JP6627452B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 150
- 230000015556 catabolic process Effects 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
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Description
本発明の半導体装置は、第1導電型の第1半導体領域と、第1半導体領域上に第1導電型と反対導電型である第2導電型の第2半導体領域と、第2半導体領域上に第1導電型の第3半導体領域と、第1半導体領域に達する溝と、第2半導体領域上に絶縁膜を介した制御電極と、溝内に前記第1半導体領域と絶縁された補助電極と、第1半導体領域と電気的に接続された第1電極と、第3半導体領域と電気的に接続された第2電極と、を備え、制御電極に電荷がチャージされ、第1電極と電気的に接続した端子の電位が低下した後に、補助電極に電荷がチャージし、オン時において、補助電極の電位は制御電極の電位以下であって、第2電極の電位より大きいことを特徴とする。
半導体装置1の断面図を図1で示す。この半導体装置1は、ドレイン領域となるn+領域2の上に、ドリフト領域となるn−領域(第1の半導体領域)3、ベース領域となるp−領域(第2の半導体領域)4を備える。また、半導体装置1は、p−領域4を貫通して底部がn−領域3に達する第1の溝(ゲートトレンチ)10を備える。第1の溝10は、図1における紙面と垂直方向に延伸し、紙面と平行方向に繰返し複数形成されている。
半導体装置1のN+層2の裏面全面には、N+層2と電気的に接続されるドレイン電極(第2の主電極)8が形成されている。
図8に第2の実施例の半導体装置1´を示す。第2の実施例の半導体装置1´は、分断した制御電極9´と、第1の溝内に絶縁膜を介してp―領域4と対向して配置された制御電極9´に離間して挟まれるように、第1の溝内に絶縁膜を介してn―領域3と対向して補助電極11´が設けられている点が図1の半導体装置1と異なる。
ここで、半導体装置1´のオン状態において、補助電極11´の電位をゲート電極9´の電位以下であってソース電極7の電位より高くする。補助電極11´の電位をソース電極と同じ電位(ソース電位)とした場合に比較して、オン時に補助電極11´と対向するn−領域3の領域に電子がより多く集まり、補助電極11´と対向するn−領域3の領域の抵抗値を下げることができる。これによって、半導体装置1´のオン抵抗を下げることができる。更に、また、半導体装置1´のオフ状態において、補助電極11´の電位をオン時の補助電極11´の電位より低く、ゲート電極9´の電位未満であってソース電極7の電位又は接地電位以上とする。これにより、半導体装置1´の耐圧を確保することができる。
更に、第2の実施例の半導体装置1´を用いて図4や図7で示す回路構成にした場合、補助電極11´をゲート電極9と電気的に接続する場合に比べて、ゲート電極9´の電圧の立ち上がり時に補助電極11´とn−領域3間の電荷Qcが増加しない。さらに、補助電極11´の電位がゲート電極9´の電荷の蓄積に影響しないので、ゲート電極9´の電荷の蓄積(電圧の立ち上がり)がゆるやかな上昇とはならず、ゲート電極9´がオンするまでの時間が遅くならない。従って、スイッチング速度が速い半導体装置1´を提供することができる。
図9に第2の実施例の半導体装置1´´を示す。図9の半導体装置1´´は、第1の溝内に絶縁膜を介してp―領域4と対向して配置された制御電極9´´の下であって、第1の溝内に絶縁膜を介してn―領域3と対向する補助電極11´´が設けられている点が図1の半導体装置1´´と異なる。
ここで、半導体装置1´´のオン状態において、補助電極11´´の電位をゲート電極9の電位以下であってソース電極7の電位より高くする。補助電極11´の電位をソース電極と同じ電位(ソース電位)とした場合に比較して、オン時に補助電極11´と対向するn−領域3の領域に電子がより多く集まり、補助電極11´´と対向するn−領域3の領域の抵抗値を下げることができる。これによって、半導体装置1´´のオン抵抗を下げることができる。更に、半導体装置1´´のオフ状態において、補助電極11´´の電位をオン時の補助電極11´´の電位より低く、ゲート電極9制御電極9´´の電位未満であってソース電極7の電位又は接地電位以上とする。これにより、半導体装置1´´の耐圧を確保することができる。
更に、第3の実施例の半導体装置1´´を用いて図4や図7で示す回路構成にした場合、補助電極11´´をゲート電極9と電気的に接続する場合に比べて、ゲート電極9´´の電圧の立ち上がり時に補助電極11´´とn−領域3間の電荷Qcが増加しない。さらに、補助電極11´´の電位がゲート電極9´´の電荷の蓄積に影響しないので、ゲート電極9´´の電荷チャージ(電圧の立ち上がり)がゆるやかな上昇にならず、ゲート電極9´´がオンするまでの時間が遅くならない。従って、スイッチング速度が速い半導体装置1´´を提供することができる。
2 n+領域
3 n−領域
4 p―領域
5 n+領域
6 p+領域
7 ソース電極
8 ドレイン電極
9 制御電極
10 第1の溝
11 補助電極
12 第2の溝
Claims (8)
- 第1導電型の第1半導体領域と
前記第1半導体領域上に第1導電型と反対導電型である第2導電型の第2半導体領域と、
前記第2半導体領域上に第1導電型の第3半導体領域と、
前記第1半導体領域に達する溝と、
前記第2半導体領域上に絶縁膜を介した制御電極と、
前記溝内に前記第1半導体領域と絶縁された補助電極と、
前記第1半導体領域と電気的に接続された第1電極と、
前記第3半導体領域と電気的に接続された第2電極と、を備え、
前記制御電極に電荷がチャージされ、前記第1電極と電気的に接続した端子の電位が低下した後に、前記補助電極に電荷がチャージし、
オン時において、前記補助電極の電位は前記制御電極の電位以下であって、前記第2電極の電位より大きいことを特徴とする半導体装置。 - オフ時において、前記補助電極の電位はオン時の電位より低いことを特徴とする請求項1の半導体装置。
- 前記補助電極がアノードと接続し、前記制御電極がカソードと接続するダイオードを備える事を特徴とする請求項1〜2の何れか1項に記載の半導体装置。
- 第1導電型の第1半導体領域と
前記第1半導体領域上に第1導電型と反対導電型である第2導電型の第2半導体領域と、
前記第2半導体領域上に第1導電型の第3半導体領域と、
前記第1半導体領域に達する溝と、
前記第2半導体領域上に絶縁膜を介した制御電極と、
前記溝内に前記第1半導体領域と絶縁された補助電極と、
前記第1半導体領域と電気的に接続された第1電極と、
前記第3半導体領域と電気的に接続された第2電極と、を備え、
前記補助電極がアノードと接続し、前記制御電極がカソードと接続するダイオードを備え、
前記制御電極に電荷がチャージされ、前記第1電極と電気的に接続した端子の電位が低下した後に、前記補助電極に電荷がチャージする事を特徴とする半導体装置。 - 前記アノードと前記補助電極との間に抵抗が接続されている事を特徴とする請求項3又は4に記載の半導体装置。
- アノードが前記補助電極と接続し、カソードがグランド電位又は前記第2電極と接続された第2ダイオードを備える事を特徴とする請求項3〜5の何れか1項に記載の半導体装
置。 - 前記制御電極は前記溝と同じ溝内において前記補助電極と離間して設けられている事を特徴とする請求項1〜6の何れか1項に記載の半導体装置。
- 前記制御電極は前記溝に挟まれた領域内に設けられた第2の溝内に設けられ、前記第2の溝は前記第2半導体領域を貫通して前記第1半導体領域に達している事を特徴とする請求
項1〜6の何れか1項に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015228237A JP6627452B2 (ja) | 2015-11-20 | 2015-11-20 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015228237A JP6627452B2 (ja) | 2015-11-20 | 2015-11-20 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017098385A JP2017098385A (ja) | 2017-06-01 |
JP6627452B2 true JP6627452B2 (ja) | 2020-01-08 |
Family
ID=58817328
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015228237A Active JP6627452B2 (ja) | 2015-11-20 | 2015-11-20 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6627452B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11538934B2 (en) | 2021-01-12 | 2022-12-27 | Sanken Electric Co., Ltd. | Semiconductor device having a group of trenches in an active region and a mesa portion |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020047726A (ja) * | 2018-09-18 | 2020-03-26 | トヨタ自動車株式会社 | 半導体装置 |
JP7295047B2 (ja) | 2020-01-22 | 2023-06-20 | 株式会社東芝 | 半導体装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5595067B2 (ja) * | 2010-02-25 | 2014-09-24 | 富士電機株式会社 | 半導体装置 |
JP2012178389A (ja) * | 2011-02-25 | 2012-09-13 | Renesas Electronics Corp | 半導体装置 |
JP6056202B2 (ja) * | 2012-06-01 | 2017-01-11 | 富士電機株式会社 | 半導体装置、半導体装置の制御方法および半導体装置の評価方法 |
-
2015
- 2015-11-20 JP JP2015228237A patent/JP6627452B2/ja active Active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11538934B2 (en) | 2021-01-12 | 2022-12-27 | Sanken Electric Co., Ltd. | Semiconductor device having a group of trenches in an active region and a mesa portion |
Also Published As
Publication number | Publication date |
---|---|
JP2017098385A (ja) | 2017-06-01 |
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A621 | Written request for application examination |
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