JP3719947B2 - 固体撮像装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は固体撮像装置及びその製造方法に関するものであり、特に半導体基板上に光変換素子を集積化した固体撮像装置及びその製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
従来、フォトダイオードで形成される光変換素子と走査素子とで構成されるＭＯＳ型固体撮像装置が知られ、例えば、特許第２５９４９９２号公報には、光変換素子としての複数のフォトダイオード上に、走査素子としてのＭＯＳ型トランジスタを形成し、１画素あたりのシリコン基板上の占有面積を小さくして、高解像度化を可能にしたＭＯＳ型固体撮像装置が記載されている。
【０００３】
このようなＭＯＳ型固体撮像装置の断面図を図８（ａ）に、その回路図を図８（ｂ）に示す。
図８（ａ）、（ｂ）に示されるように、シリコン基板１上のＰウエル２内にフォトダイオード３が形成され、フォトダイオード３の信号電荷を読み出すためのＭＯＳトランジスタスイッチ６０、信号電荷を増幅するための画素アンプＭＯＳトランジスタ６１、信号電荷をリセットするためのリセットＭＯＳトランジスタ６２等が各画素毎に設けられている。
【０００４】
フォトダイオード３は、熱酸化膜４及びＰ型拡散層５で分離され、ＭＯＳトランジスタスイッチ６０は、ゲート６０Ｇ及びドレイン６０Ｄを構成している。
リセットＭＯＳトランジスタスイッチ６２は、絶縁層６を挟んだフォトダイオード３上に形成され、ソース６２Ｓ、ゲート６２Ｇ、ドレイン６３を構成している。なお、ソース６２Ｓは画素アンプＭＯＳトランジスタ６１のゲート６１Ｇも兼ねている。
【０００５】
また、リセットＭＯＳトランジスタスイッチ６２上には絶縁膜７及び絶縁膜８、ドレイン線６４が設けられている。
このようなＭＯＳ型固体撮像装置において、フォトダイオード３上のシリコン領域における深さ方向の厚さを１００ｎｍ以下とすると、この厚さ方向に透過する光の減衰量は小さくなる。従って、シリコン領域の存在によるフォトダイオードの感度の低下を、ヒトの視覚では無視できる程度の量に抑えることができる。
【０００６】
このようなＭＯＳ型固体撮像装置には、図８（ｂ）に示す回路図に示すように、画素アンプＭＯＳトランジスタ６１によって増幅された信号電荷を転送するための垂直信号線４８と、転送されてきた信号電荷をスイッチ４９、５０を介して蓄積するための蓄積容量５１、５２が縦方向の各列毎に設けられている。
さらにスイッチ４９、５０をそれぞれ横方向に接続し、帰還抵抗５８を有する出力アンプ５７、出力端子５９へつながる水平信号線５５、６５等が設けられている。
【０００７】
ＭＯＳトランジスタスイッチ６０は、フォトゲート選択回路（図示せず）によりフォトゲート線４７を介して走査される。
画素アンプＭＯＳトランジスタ６１のドレイン及びリセットＭＯＳトランジスタ６２のドレインは、画素アンプ選択回路（図示せず）によりドレイン線４６を介して走査される。
【０００８】
リセットＭＯＳトランジスタ６２のゲートに接続されている垂直信号線４８はスイッチ５３を介してリセットゲート線５４に接続されている。
このようなＭＯＳ型固体撮像装置では、半導体基板の表面側にのみ、光変換素子及び読出し素子が形成されているので、上方から入力される光情報が、金属配線により一部反射されてしまい、信号雑音比（Ｓ／Ｎ比）が小さくなり、光信号が低下するという問題がある。
【０００９】
このような問題に対して、所定のＳ／Ｎ比を得るために、光変換素子を構成する不純物領域の占有面積を拡大する方法が知られているが、光変換素子と読出し素子とが２次元的に配列されているため、一画素当たりの占有面積が大きくなり、ある程度のところで限界が生じるという問題がある。
【００１０】
例えば、上記特許第２５９４９９２号公報には、半導体基板の表面に、信号電荷を蓄積する複数個のフォトダイオードを光情報に応じて２次元的に設けてなる光変換素子と、この光変換素子に蓄積した信号電荷を読み出すための半導体素子（以下、「読出し素子」という）とを有してなり、読出し素子の少なくとも１つが、半導体基板の光変換素子領域上に絶縁膜を介して設けられてなる固体撮像装置が開示されている。
【００１１】
しかしながら、このような方法においても、読出し素子を配線するための金属配線領域部分において光情報が反射されてしまい、Ｓ／Ｎ比の低下が発生するという問題がある。
【００１２】
本発明の目的は、光変換素子の占有面積をある程度大きくしても問題がなく、かつ光変換素子領域に入光する光が反射されて発生するノイズ（Ｓ／Ｎ比を大きくできる）小さくして、高解像度化やチップ面積の縮小化が可能なＭＯＳ型固体撮像装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記問題に鑑み、本発明者は鋭意研究した結果、第１半導体基板の表面に、光変換素子を光情報に応じて２次元的に設け、光変換素子上に遮光膜を介して、光変換素子が蓄積した信号電荷を読み出すための素子を有する第２半導体基板を設けてなる固体撮像装置により、光情報を第１半導体基板裏面から取り込むことにより、上記の問題を解決することを見出し、本発明を完成するに至った。
【００１４】
かくして本発明によれば、光情報を取り込み信号電荷に変換する光変換素子を内部に有する第１半導体基板と、第２半導体基板と、この第２半導体基板の表面に形成され、前記光変換素子に蓄積した信号電荷を読み出すための半導体素子と、前記第１半導体基板と前記第２半導体基板の表面と対向する裏面とを絶縁膜を介して貼り合わせるための金属層とを備えてなり、さらに、第２半導体基板の表面から第１半導体基板に達するコンタクトが形成されてなることを特徴とする固体撮像装置が提供される。
【００１５】
また、本発明によれば、第１半導体基板の内部に光情報を取り込み信号電荷に変換する光変換素子を形成する工程と、前記第１半導体基板上に、酸化膜および第１金属層をこの順で積層形成する工程と、第２半導体基板上に、酸化膜および第２金属層をこの順で積層形成する工程と、前記第１金属層と第２金属層を融着して、前記第１半導体基板と第２半導体基板とを貼り合わせる工程と、第２半導体基板の第２金属層と対向する表面から第１半導体基板に達するコンタクトを形成する工程と、第２半導体基板の第２金属層と対向する表面に光変換素子に蓄積した信号電荷を読み出すための半導体素子を形成する工程と、第１半導体基板を所望の厚みに研磨する工程とを含むことを特徴とする固体撮像装置の製造方法が提供される。
【００１６】
【発明の実施の形態】
フォトダイオードを使用する固体撮像装置の１つとして、ＣＭＯＳイメージセンサーがある。ＣＭＯＳイメージセンサーの１画素あたりの回路構成は、フォトダイオードと３つの読み出し用トランジスタで構成される３トランジスター型及びフォトダイオードと４つの読み出し用トランジスタとで構成される４トランジスタ型の２つが一般的に知られている。
【００１７】
３トランジスタ型ＣＭＯＳイメージセンサーのセル平面図を図５（ａ）に、また、その回路図を図６に示す。
以下、３トランジスタ型ＣＭＯＳイメージセンサーの動作方法を説明する。
【００１８】
まず、リセットトランジスタ１２をオンにすることで配線上に残っている電荷をドレイン線１８に排出した後、リセットトランジスタ１２をオフにする。次に、フォトダイオード１１の光電変換により発生したキャリアにより増幅トランジスタ１３のゲートに電荷が蓄積されて増幅トランジスタ１３がオンになる。同時に選択トランジスタ１４をオンにすると信号線１５に信号が読み出されるというしくみである。
【００１９】
次に、４トランジスタ型ＣＭＯＳイメージセンサーのセル平面図を図５（ｂ）に、またその回路図を図７に示す。
以下、４トランジスタ型ＣＭＯＳイメージセンサーの動作方法を説明する。
【００２０】
まず、リセットトランジスタ２３をオンにすることで配線上に残っている電荷をドレイン線２７に排出した後、リセットトランジスタ２３をオフにする。次に、読み出しトランジスタ２０をオンにすることでフォトダイオード１９の光電変換により発生したキャリアが増幅トランジスタ２１側に流れ込む。この際に読み出しトランジスタ２０をオフにすると増幅トランジスタ２１のゲートに電荷が蓄積されて増幅トランジスタがオンになる。同時に選択トランジスタ２２をオンにすると信号線２４に信号が読み出されるというしくみである。
【００２１】
以下、本発明を実施の形態に基づいて詳しく説明するが、本発明はこれらの実施の形態により限定されるものではない。
【００２２】
実施形態１
［３トランジスタ型ＣＭＯＳイメージセンサーの製造方法］
３トランジスタ型ＣＭＯＳイメージセンサーの製造方法を、図５（ａ）のＡ−Ｂ断面における製造工程図［図１〜図３］に基づいて説明する。
図２（ａ）に示すように、第１半導体基板としてのシリコン単結晶基板３１に、光変換素子となるフォトダイオードを形成するための不純物の注入と、各画素の光変換素子を電気的に分離する不純物領域を形成するための注入をレジストマスクを用いて行う。
【００２３】
第１半導体基板としては、シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体が挙げられる。なかでもシリコン基板が好ましい。
光変換素子を形成するための不純物の注入としては、シリコン単結晶基板３１の表面から深さ約２〜４８μｍまでの領域に、注入エネルギーを数１００ＫｅＶ〜数１０ＭｅＶ、ドーズ量を１０13〜１０16ions／ｃｍ2にしてイオン注入を複数回実施して、濃度１０17〜１０19ions／ｃｍ3程度のＮ型不純物層２８を形成する。次に、シリコン単結晶基板３１の表面から深さ約４８〜５０μｍの領域に濃度１０16〜１０17ions／ｃｍ3程度のＮ型不純物層２９を注入エネルギー数１００ｋｅＶ〜数１０ＭｅＶ、ドーズ量１０12〜１０14ions／ｃｍ2の条件でイオン注入して形成する。次に、シリコン単結晶基板３１の表面から深さ約５０〜５１μｍの領域に濃度１０17〜１０18ions／ｃｍ3程度のＰ型不純物層３０を注入エネルギー数１００ｋｅＶ〜数１０ＭｅＶ、ドーズ量１０13〜１０15ions／ｃｍ2の条件でイオン注入して形成する。
【００２４】
このＮ型不純物層２９及びＰ型不純物層３０は、後述する図１（ａ）に示すシリコン単結晶基板３１の研磨後に、研磨面にイオン注入することによりそれぞれ形成してもよい。
Ｐ型不純物層３０は、フォトダイオード（前記のＮ型不純物層２８）に形成される電荷が、表面リークにより減少するのを防止するため、空乏層が発生するＮ型不純物層２８を基板表面から遠ざけている。
【００２５】
また、各画素の光変換素子を電気的に分離するＰ型不純物領域３２を形成するための注入を行う。その注入は、光変換素子の電気的分離として機能するのであれば特に限定されるものではなく、注入エネルギー数１００ｋｅＶ〜数１０ＭｅＶ、ドーズ量１０13〜１０15ions／ｃｍ2の条件で行われ、濃度１０18〜１０20ions／ｃｍ3程度のＰ型不純物領域３２が形成される。
【００２６】
上記の不純物の注入に用いられるＰ型不純物としては、例えばホウ素を用いることができ、Ｎ型不純物としては、例えばアンチモン、ヒ素、リン等を用いることができる。
次に、図２（ｂ）に示すように、シリコン単結晶基板３１の表面にＳｉＯ2層３４を１０００〜４０００Å程度の厚さに成膜する。
次に、ＳｉＯ2層３４の上に、第１金属層としての低融点金属であるＡｌをスパッタリングしてＡｌ層３３を形成する。
【００２７】
次に、図２（ｃ）に示すように、シリコン単結晶基板３１とは別に、第２半導体基板としてのシリコン基板３７を準備し、この表面にＳｉＯ2層３６を１０００〜４０００Å程度の厚さに成膜し、ＳｉＯ2層３６上に第２金属層としてのＡｌ層をスパッタリングして形成する。
第２半導体基板としては、シリコン基板以外にも、第１半導体基板で挙げた基板を用いることができる。
第１金属層および第２金属層としては、金、銀、アルミニウム、銅、ニッケル、チタン等、酸化インジウム錫（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化錫（ＳｎＯ）等の材料から構成されるものを用いることができる。中でもアルミニウムを用いるのが好ましい。
【００２８】
シリコン単結晶基板３１のＡｌ層３３とシリコン基板３７のＡｌ層とを重ね合せて、５００〜６００℃の窒素雰囲気中でアニールすることにより、両方のＡｌ層が接着メタルとなり、互いに強く接着し、Ａｌの単層膜３５が形成される。このとき、ＳｉＯ2層３４、３６が存在するため、Ａｌの不純物がシリコン単結晶基板３１及びシリコン基板３７にそれぞれ拡散することはない。
【００２９】
次に、図２（ｄ）に示すように、シリコン基板３７を、公知の方法により、機械的又は化学的に研磨し、１０００〜５０００Å程度の厚さにしてシリコン活性層を形成する。
以上のようにして、ＳｉＯ2層内に遮光膜（Ａｌの単層膜３５）を有するＳＯＩ基板が得られる。
【００３０】
次に、図３（ａ）に示すように、シリコン基板３７の所定の位置に素子分離３８を形成する。素子分離３８の絶縁膜は、公知の素子分離形成法であるＳＴＩ法を用いて形成することができる。この場合、素子分離の膜厚は、通常、２０００〜４０００Å程度である。
【００３１】
次に、図３（ｂ）に示すように、シリコン基板３７側に、光変換素子に蓄積された信号を読み出すためのコンタクトホール４０を開口し、公知の手法であるＣＶＤ法等によりシリコン基板３７表面及びコンタクトホール４０側面に１００〜２０００Å程度の絶縁膜、例えば、ＳｉＯ2膜を形成し、全面をエッチバックすることにより、ホール側壁にのみ絶縁膜３９を形成する。
【００３２】
コンタクトホール４０は、コンタクトホール内に形成する配線を読出しトランジスタのゲートのみに接続させるものである。従って、コンタクトホール側壁（シリコン基板３７表面）の全ての領域が絶縁膜３９に覆われるようにオーバーエッチが行われる。
【００３３】
次に、図３（ｃ）に示すように、コンタクトホール４０内にのみ配線４２を形成する。その形成方法としては、Ｎ型不純物を含んだポリシリコンを公知の手法であるＣＶＤ法等でホールが完全に埋め込まれる膜厚以上の膜を堆積し、全面エッチバックを行う方法が挙げられる。
【００３４】
次に、公知の方法で、増幅トランジスタ１３、リセットトランジスタ１２（図示しない）、選択トランジスタ１４（図示しない）をシリコン基板３７上に形成する。このとき、コンタクト配線４１と読み出しトランジスタのゲート部を接続するための配線（図示しない）も形成する。
【００３５】
次に、図３（ｄ）に示すように、ＣＶＤ法により、シリコン基板３７表面に酸化膜４３を膜厚５０００〜１００００Å程度に積層し、平坦化する。次いで、コンタクトホール４４を開口し、タングステン等をＣＶＤ法でデポし、全面エッチバックを行い、コンタクトホール４４内にタングステン配線を形成する。次に、酸化膜４３及びタングステン配線上にＡｌ等の金属層を形成し、フォト、エッチにより、コンタクトホール４４上を含む所定位置に金属配線４５が形成される。
【００３６】
次に、図１（ａ）に示すように、シリコン単結晶基板３１を、公知の方法により、機械的又は化学的に研磨する。その際に、ＳｉＯ2層３４とＮ型不純物層２８との界面からシリコン単結晶基板３１裏面までの膜厚を、光変換素子に、動作時の電圧を印加したときにシリコン単結晶基板３１裏面方向に生じる空乏の深さに１０００Åを加えた厚さ以下にする。このことは、固体撮像装置に入射した光のうち、実際に信号電荷を生じるものはフォトダイオードの空乏層内に吸収されたものだけであり、フォトダイオードの空乏層下のシリコン膜厚が厚ければ厚いほどシリコン単結晶基板中に入射信号が吸収されてしまうからである。換言すれば、入射光がフォトダイオードの空乏層に入射される前に減衰し、Ｓ／Ｎ比が低下してしまうことを避けるためである。また、一般的に、人の視感度は波長５５５ｎｍ近傍で最も高く、その前後の波長では急激に低下する。また、この波長５５５ｎｍの光は、シリコン膜が１０００Å以下であればほとんど透過するという性質を有することから、シリコン膜による入射光の劣化を人の視覚では無視できる程度の量に抑えるためでもある。
【００３７】
実施形態２
［４トランジスタ型ＣＭＯＳイメージセンサーの製造方法］
次に、図５（ｂ）のＡ−Ｂ断面の工程断面図（図１〜図４）を用いて、本発明の４トランジスタ型ＣＭＯＳイメージセンサーの製造方法を詳しく説明する。
【００３８】
３トランジスタ型ＣＭＯＳイメージセンサーでの実施例［図２（ａ）〜（ｄ）］と同様に実施した後、図４（ａ）に示すように、素子分離３８を形成した後、コンタクトホール５７を開口し、公知の手法であるＣＶＤ法等でシリコン基板３７表面及びコンタクトホール側面に１００〜２０００Å程度の絶縁膜（例えばＳｉＯ2膜）を形成し、全面をエッチバックすることにより、ホール側壁にのみ絶縁膜のサイドウォールスペーサー５６を形成する。このコンタクトホール５７は、信号読み出し用トランジスタのソース領域と接続するために、コンタクトホール上部（約５０〜１００Å程度）の側壁においてサイドウォールスペーサーが無くなるようにオーバーエッチを行う。次に、コンタクトホール５７内にのみコンタクト配線を形成する。その方法は、Ｎ型不純物を含んだポリシリコンをＣＶＤ等でホールが完全に埋め込まれる膜厚以上の膜を形成し、全面をエッチバックすることにより行われる。
【００３９】
次に、図４（ｂ）に示すように、基板上に、読出しトランジスタ２０、増幅トランジスタ２１、リセットトランジスタ２３（図示せず）、選択トランジスタ２２（図示せず）を公知の方法で形成する。
このとき、コンタクト配線と読出しトランジスタ２０のソース部が接続されるように配置する。
以下、図４（ｃ）及び図１（ｂ）に示すように、実施形態１と同様にして、４トランジスタ型ＣＭＯＳイメージセンサーを製造する。
【００４０】
【発明の効果】
本発明によれば、一画素当たりの占有面積を小さくでき、かつ高解像度化が図れる。また、シリコン基板裏面から光変換素子までには、光情報を遮るか、または屈折させるような膜が存在せず、シリコン単層であるため、従来のものに比べて、Ｓ／Ｎ比、光信号の低下が改善される。また、上記の構造により、光変換素子が、半導体基板裏面において、ほぼセルピッチ大の大きさの受光部面積を確保できるため、従来技術のような集光率を高めるためのオンチップマイクロレンズが不要になり、コスト削減も同時に実現できる。
【図面の簡単な説明】
【図１】本発明の３トランジスタ型と４トランジスタ型ＣＭＯＳイメージセンサーの素子断面図である。
【図２】本発明の３トランジスタ型ＣＭＯＳイメージセンサーの素子製造工程断面図である。
【図３】本発明の３トランジスタ型ＣＭＯＳイメージセンサーの素子製造工程断面図である。
【図４】本発明の４トランジスタ型ＣＭＯＳイメージセンサーの素子製造工程断面図である。
【図５】本発明の３トランジスタ型と４トランジスタ型ＣＭＯＳイメージセンサーの単位セルの構成を示す平面図である。
【図６】本発明の３トランジスタ型ＣＭＯＳイメージセンサーの回路図である。
【図７】本発明の４トランジスタ型ＣＭＯＳイメージセンサーの回路図である。
【図８】従来のＭＯＳ型固体撮像装置の断面図及び回路図である。
【符号の説明】
１、３１、３７ シリコン基板（シリコン単結晶基板）
２ Ｐウエル
３、１１、１９ フォトダイオード
４ 熱酸化膜
５ Ｐ型拡散層
６、７、８、３９ 絶縁膜
１２、２３ リセットトランジスタ
１３、２１ 増幅トランジスタ
１４、２２ 選択トランジスタ
１５ 信号線
１６、２５ アドレス線
１７、２６ リセット線
１８、２７、４６、６４ ドレイン線
２０ 読み出しトランジスタ
５５、６５ 水平信号線
２８、２９ Ｎ型不純物層
３０ Ｐ型不純物層
３２ Ｐ型不純物領域
３３ Ａｌ層
３４、３６ ＳｉＯ2層
３５ Ａｌの単層膜
３８ 素子分離
４０、４４、５７ コンタクトホール
４１ コンタクト配線
４２ 配線
４３ 酸化膜
４５ 金属配線
４７ フォトゲート線
４８ 垂直信号線
４９、５０ スイッチ
５１、５２ 蓄積容量
５４ リセットゲート線
５６ サイドウォールスペーサー
５７ 出力アンプ
５８ 帰還抵抗
５９ 出力端子
６０ ＭＯＳトランジスタスイッチ
６１ 画素アンプＭＯＳトランジスタ
６２ リセットＭＯＳトランジスタスイッチ
６３ ドレイン
【発明の属する技術分野】
本発明は固体撮像装置及びその製造方法に関するものであり、特に半導体基板上に光変換素子を集積化した固体撮像装置及びその製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
従来、フォトダイオードで形成される光変換素子と走査素子とで構成されるＭＯＳ型固体撮像装置が知られ、例えば、特許第２５９４９９２号公報には、光変換素子としての複数のフォトダイオード上に、走査素子としてのＭＯＳ型トランジスタを形成し、１画素あたりのシリコン基板上の占有面積を小さくして、高解像度化を可能にしたＭＯＳ型固体撮像装置が記載されている。
【０００３】
このようなＭＯＳ型固体撮像装置の断面図を図８（ａ）に、その回路図を図８（ｂ）に示す。
図８（ａ）、（ｂ）に示されるように、シリコン基板１上のＰウエル２内にフォトダイオード３が形成され、フォトダイオード３の信号電荷を読み出すためのＭＯＳトランジスタスイッチ６０、信号電荷を増幅するための画素アンプＭＯＳトランジスタ６１、信号電荷をリセットするためのリセットＭＯＳトランジスタ６２等が各画素毎に設けられている。
【０００４】
フォトダイオード３は、熱酸化膜４及びＰ型拡散層５で分離され、ＭＯＳトランジスタスイッチ６０は、ゲート６０Ｇ及びドレイン６０Ｄを構成している。
リセットＭＯＳトランジスタスイッチ６２は、絶縁層６を挟んだフォトダイオード３上に形成され、ソース６２Ｓ、ゲート６２Ｇ、ドレイン６３を構成している。なお、ソース６２Ｓは画素アンプＭＯＳトランジスタ６１のゲート６１Ｇも兼ねている。
【０００５】
また、リセットＭＯＳトランジスタスイッチ６２上には絶縁膜７及び絶縁膜８、ドレイン線６４が設けられている。
このようなＭＯＳ型固体撮像装置において、フォトダイオード３上のシリコン領域における深さ方向の厚さを１００ｎｍ以下とすると、この厚さ方向に透過する光の減衰量は小さくなる。従って、シリコン領域の存在によるフォトダイオードの感度の低下を、ヒトの視覚では無視できる程度の量に抑えることができる。
【０００６】
このようなＭＯＳ型固体撮像装置には、図８（ｂ）に示す回路図に示すように、画素アンプＭＯＳトランジスタ６１によって増幅された信号電荷を転送するための垂直信号線４８と、転送されてきた信号電荷をスイッチ４９、５０を介して蓄積するための蓄積容量５１、５２が縦方向の各列毎に設けられている。
さらにスイッチ４９、５０をそれぞれ横方向に接続し、帰還抵抗５８を有する出力アンプ５７、出力端子５９へつながる水平信号線５５、６５等が設けられている。
【０００７】
ＭＯＳトランジスタスイッチ６０は、フォトゲート選択回路（図示せず）によりフォトゲート線４７を介して走査される。
画素アンプＭＯＳトランジスタ６１のドレイン及びリセットＭＯＳトランジスタ６２のドレインは、画素アンプ選択回路（図示せず）によりドレイン線４６を介して走査される。
【０００８】
リセットＭＯＳトランジスタ６２のゲートに接続されている垂直信号線４８はスイッチ５３を介してリセットゲート線５４に接続されている。
このようなＭＯＳ型固体撮像装置では、半導体基板の表面側にのみ、光変換素子及び読出し素子が形成されているので、上方から入力される光情報が、金属配線により一部反射されてしまい、信号雑音比（Ｓ／Ｎ比）が小さくなり、光信号が低下するという問題がある。
【０００９】
このような問題に対して、所定のＳ／Ｎ比を得るために、光変換素子を構成する不純物領域の占有面積を拡大する方法が知られているが、光変換素子と読出し素子とが２次元的に配列されているため、一画素当たりの占有面積が大きくなり、ある程度のところで限界が生じるという問題がある。
【００１０】
例えば、上記特許第２５９４９９２号公報には、半導体基板の表面に、信号電荷を蓄積する複数個のフォトダイオードを光情報に応じて２次元的に設けてなる光変換素子と、この光変換素子に蓄積した信号電荷を読み出すための半導体素子（以下、「読出し素子」という）とを有してなり、読出し素子の少なくとも１つが、半導体基板の光変換素子領域上に絶縁膜を介して設けられてなる固体撮像装置が開示されている。
【００１１】
しかしながら、このような方法においても、読出し素子を配線するための金属配線領域部分において光情報が反射されてしまい、Ｓ／Ｎ比の低下が発生するという問題がある。
【００１２】
本発明の目的は、光変換素子の占有面積をある程度大きくしても問題がなく、かつ光変換素子領域に入光する光が反射されて発生するノイズ（Ｓ／Ｎ比を大きくできる）小さくして、高解像度化やチップ面積の縮小化が可能なＭＯＳ型固体撮像装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記問題に鑑み、本発明者は鋭意研究した結果、第１半導体基板の表面に、光変換素子を光情報に応じて２次元的に設け、光変換素子上に遮光膜を介して、光変換素子が蓄積した信号電荷を読み出すための素子を有する第２半導体基板を設けてなる固体撮像装置により、光情報を第１半導体基板裏面から取り込むことにより、上記の問題を解決することを見出し、本発明を完成するに至った。
【００１４】
かくして本発明によれば、光情報を取り込み信号電荷に変換する光変換素子を内部に有する第１半導体基板と、第２半導体基板と、この第２半導体基板の表面に形成され、前記光変換素子に蓄積した信号電荷を読み出すための半導体素子と、前記第１半導体基板と前記第２半導体基板の表面と対向する裏面とを絶縁膜を介して貼り合わせるための金属層とを備えてなり、さらに、第２半導体基板の表面から第１半導体基板に達するコンタクトが形成されてなることを特徴とする固体撮像装置が提供される。
【００１５】
また、本発明によれば、第１半導体基板の内部に光情報を取り込み信号電荷に変換する光変換素子を形成する工程と、前記第１半導体基板上に、酸化膜および第１金属層をこの順で積層形成する工程と、第２半導体基板上に、酸化膜および第２金属層をこの順で積層形成する工程と、前記第１金属層と第２金属層を融着して、前記第１半導体基板と第２半導体基板とを貼り合わせる工程と、第２半導体基板の第２金属層と対向する表面から第１半導体基板に達するコンタクトを形成する工程と、第２半導体基板の第２金属層と対向する表面に光変換素子に蓄積した信号電荷を読み出すための半導体素子を形成する工程と、第１半導体基板を所望の厚みに研磨する工程とを含むことを特徴とする固体撮像装置の製造方法が提供される。
【００１６】
【発明の実施の形態】
フォトダイオードを使用する固体撮像装置の１つとして、ＣＭＯＳイメージセンサーがある。ＣＭＯＳイメージセンサーの１画素あたりの回路構成は、フォトダイオードと３つの読み出し用トランジスタで構成される３トランジスター型及びフォトダイオードと４つの読み出し用トランジスタとで構成される４トランジスタ型の２つが一般的に知られている。
【００１７】
３トランジスタ型ＣＭＯＳイメージセンサーのセル平面図を図５（ａ）に、また、その回路図を図６に示す。
以下、３トランジスタ型ＣＭＯＳイメージセンサーの動作方法を説明する。
【００１８】
まず、リセットトランジスタ１２をオンにすることで配線上に残っている電荷をドレイン線１８に排出した後、リセットトランジスタ１２をオフにする。次に、フォトダイオード１１の光電変換により発生したキャリアにより増幅トランジスタ１３のゲートに電荷が蓄積されて増幅トランジスタ１３がオンになる。同時に選択トランジスタ１４をオンにすると信号線１５に信号が読み出されるというしくみである。
【００１９】
次に、４トランジスタ型ＣＭＯＳイメージセンサーのセル平面図を図５（ｂ）に、またその回路図を図７に示す。
以下、４トランジスタ型ＣＭＯＳイメージセンサーの動作方法を説明する。
【００２０】
まず、リセットトランジスタ２３をオンにすることで配線上に残っている電荷をドレイン線２７に排出した後、リセットトランジスタ２３をオフにする。次に、読み出しトランジスタ２０をオンにすることでフォトダイオード１９の光電変換により発生したキャリアが増幅トランジスタ２１側に流れ込む。この際に読み出しトランジスタ２０をオフにすると増幅トランジスタ２１のゲートに電荷が蓄積されて増幅トランジスタがオンになる。同時に選択トランジスタ２２をオンにすると信号線２４に信号が読み出されるというしくみである。
【００２１】
以下、本発明を実施の形態に基づいて詳しく説明するが、本発明はこれらの実施の形態により限定されるものではない。
【００２２】
実施形態１
［３トランジスタ型ＣＭＯＳイメージセンサーの製造方法］
３トランジスタ型ＣＭＯＳイメージセンサーの製造方法を、図５（ａ）のＡ−Ｂ断面における製造工程図［図１〜図３］に基づいて説明する。
図２（ａ）に示すように、第１半導体基板としてのシリコン単結晶基板３１に、光変換素子となるフォトダイオードを形成するための不純物の注入と、各画素の光変換素子を電気的に分離する不純物領域を形成するための注入をレジストマスクを用いて行う。
【００２３】
第１半導体基板としては、シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体が挙げられる。なかでもシリコン基板が好ましい。
光変換素子を形成するための不純物の注入としては、シリコン単結晶基板３１の表面から深さ約２〜４８μｍまでの領域に、注入エネルギーを数１００ＫｅＶ〜数１０ＭｅＶ、ドーズ量を１０13〜１０16ions／ｃｍ2にしてイオン注入を複数回実施して、濃度１０17〜１０19ions／ｃｍ3程度のＮ型不純物層２８を形成する。次に、シリコン単結晶基板３１の表面から深さ約４８〜５０μｍの領域に濃度１０16〜１０17ions／ｃｍ3程度のＮ型不純物層２９を注入エネルギー数１００ｋｅＶ〜数１０ＭｅＶ、ドーズ量１０12〜１０14ions／ｃｍ2の条件でイオン注入して形成する。次に、シリコン単結晶基板３１の表面から深さ約５０〜５１μｍの領域に濃度１０17〜１０18ions／ｃｍ3程度のＰ型不純物層３０を注入エネルギー数１００ｋｅＶ〜数１０ＭｅＶ、ドーズ量１０13〜１０15ions／ｃｍ2の条件でイオン注入して形成する。
【００２４】
このＮ型不純物層２９及びＰ型不純物層３０は、後述する図１（ａ）に示すシリコン単結晶基板３１の研磨後に、研磨面にイオン注入することによりそれぞれ形成してもよい。
Ｐ型不純物層３０は、フォトダイオード（前記のＮ型不純物層２８）に形成される電荷が、表面リークにより減少するのを防止するため、空乏層が発生するＮ型不純物層２８を基板表面から遠ざけている。
【００２５】
また、各画素の光変換素子を電気的に分離するＰ型不純物領域３２を形成するための注入を行う。その注入は、光変換素子の電気的分離として機能するのであれば特に限定されるものではなく、注入エネルギー数１００ｋｅＶ〜数１０ＭｅＶ、ドーズ量１０13〜１０15ions／ｃｍ2の条件で行われ、濃度１０18〜１０20ions／ｃｍ3程度のＰ型不純物領域３２が形成される。
【００２６】
上記の不純物の注入に用いられるＰ型不純物としては、例えばホウ素を用いることができ、Ｎ型不純物としては、例えばアンチモン、ヒ素、リン等を用いることができる。
次に、図２（ｂ）に示すように、シリコン単結晶基板３１の表面にＳｉＯ2層３４を１０００〜４０００Å程度の厚さに成膜する。
次に、ＳｉＯ2層３４の上に、第１金属層としての低融点金属であるＡｌをスパッタリングしてＡｌ層３３を形成する。
【００２７】
次に、図２（ｃ）に示すように、シリコン単結晶基板３１とは別に、第２半導体基板としてのシリコン基板３７を準備し、この表面にＳｉＯ2層３６を１０００〜４０００Å程度の厚さに成膜し、ＳｉＯ2層３６上に第２金属層としてのＡｌ層をスパッタリングして形成する。
第２半導体基板としては、シリコン基板以外にも、第１半導体基板で挙げた基板を用いることができる。
第１金属層および第２金属層としては、金、銀、アルミニウム、銅、ニッケル、チタン等、酸化インジウム錫（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化錫（ＳｎＯ）等の材料から構成されるものを用いることができる。中でもアルミニウムを用いるのが好ましい。
【００２８】
シリコン単結晶基板３１のＡｌ層３３とシリコン基板３７のＡｌ層とを重ね合せて、５００〜６００℃の窒素雰囲気中でアニールすることにより、両方のＡｌ層が接着メタルとなり、互いに強く接着し、Ａｌの単層膜３５が形成される。このとき、ＳｉＯ2層３４、３６が存在するため、Ａｌの不純物がシリコン単結晶基板３１及びシリコン基板３７にそれぞれ拡散することはない。
【００２９】
次に、図２（ｄ）に示すように、シリコン基板３７を、公知の方法により、機械的又は化学的に研磨し、１０００〜５０００Å程度の厚さにしてシリコン活性層を形成する。
以上のようにして、ＳｉＯ2層内に遮光膜（Ａｌの単層膜３５）を有するＳＯＩ基板が得られる。
【００３０】
次に、図３（ａ）に示すように、シリコン基板３７の所定の位置に素子分離３８を形成する。素子分離３８の絶縁膜は、公知の素子分離形成法であるＳＴＩ法を用いて形成することができる。この場合、素子分離の膜厚は、通常、２０００〜４０００Å程度である。
【００３１】
次に、図３（ｂ）に示すように、シリコン基板３７側に、光変換素子に蓄積された信号を読み出すためのコンタクトホール４０を開口し、公知の手法であるＣＶＤ法等によりシリコン基板３７表面及びコンタクトホール４０側面に１００〜２０００Å程度の絶縁膜、例えば、ＳｉＯ2膜を形成し、全面をエッチバックすることにより、ホール側壁にのみ絶縁膜３９を形成する。
【００３２】
コンタクトホール４０は、コンタクトホール内に形成する配線を読出しトランジスタのゲートのみに接続させるものである。従って、コンタクトホール側壁（シリコン基板３７表面）の全ての領域が絶縁膜３９に覆われるようにオーバーエッチが行われる。
【００３３】
次に、図３（ｃ）に示すように、コンタクトホール４０内にのみ配線４２を形成する。その形成方法としては、Ｎ型不純物を含んだポリシリコンを公知の手法であるＣＶＤ法等でホールが完全に埋め込まれる膜厚以上の膜を堆積し、全面エッチバックを行う方法が挙げられる。
【００３４】
次に、公知の方法で、増幅トランジスタ１３、リセットトランジスタ１２（図示しない）、選択トランジスタ１４（図示しない）をシリコン基板３７上に形成する。このとき、コンタクト配線４１と読み出しトランジスタのゲート部を接続するための配線（図示しない）も形成する。
【００３５】
次に、図３（ｄ）に示すように、ＣＶＤ法により、シリコン基板３７表面に酸化膜４３を膜厚５０００〜１００００Å程度に積層し、平坦化する。次いで、コンタクトホール４４を開口し、タングステン等をＣＶＤ法でデポし、全面エッチバックを行い、コンタクトホール４４内にタングステン配線を形成する。次に、酸化膜４３及びタングステン配線上にＡｌ等の金属層を形成し、フォト、エッチにより、コンタクトホール４４上を含む所定位置に金属配線４５が形成される。
【００３６】
次に、図１（ａ）に示すように、シリコン単結晶基板３１を、公知の方法により、機械的又は化学的に研磨する。その際に、ＳｉＯ2層３４とＮ型不純物層２８との界面からシリコン単結晶基板３１裏面までの膜厚を、光変換素子に、動作時の電圧を印加したときにシリコン単結晶基板３１裏面方向に生じる空乏の深さに１０００Åを加えた厚さ以下にする。このことは、固体撮像装置に入射した光のうち、実際に信号電荷を生じるものはフォトダイオードの空乏層内に吸収されたものだけであり、フォトダイオードの空乏層下のシリコン膜厚が厚ければ厚いほどシリコン単結晶基板中に入射信号が吸収されてしまうからである。換言すれば、入射光がフォトダイオードの空乏層に入射される前に減衰し、Ｓ／Ｎ比が低下してしまうことを避けるためである。また、一般的に、人の視感度は波長５５５ｎｍ近傍で最も高く、その前後の波長では急激に低下する。また、この波長５５５ｎｍの光は、シリコン膜が１０００Å以下であればほとんど透過するという性質を有することから、シリコン膜による入射光の劣化を人の視覚では無視できる程度の量に抑えるためでもある。
【００３７】
実施形態２
［４トランジスタ型ＣＭＯＳイメージセンサーの製造方法］
次に、図５（ｂ）のＡ−Ｂ断面の工程断面図（図１〜図４）を用いて、本発明の４トランジスタ型ＣＭＯＳイメージセンサーの製造方法を詳しく説明する。
【００３８】
３トランジスタ型ＣＭＯＳイメージセンサーでの実施例［図２（ａ）〜（ｄ）］と同様に実施した後、図４（ａ）に示すように、素子分離３８を形成した後、コンタクトホール５７を開口し、公知の手法であるＣＶＤ法等でシリコン基板３７表面及びコンタクトホール側面に１００〜２０００Å程度の絶縁膜（例えばＳｉＯ2膜）を形成し、全面をエッチバックすることにより、ホール側壁にのみ絶縁膜のサイドウォールスペーサー５６を形成する。このコンタクトホール５７は、信号読み出し用トランジスタのソース領域と接続するために、コンタクトホール上部（約５０〜１００Å程度）の側壁においてサイドウォールスペーサーが無くなるようにオーバーエッチを行う。次に、コンタクトホール５７内にのみコンタクト配線を形成する。その方法は、Ｎ型不純物を含んだポリシリコンをＣＶＤ等でホールが完全に埋め込まれる膜厚以上の膜を形成し、全面をエッチバックすることにより行われる。
【００３９】
次に、図４（ｂ）に示すように、基板上に、読出しトランジスタ２０、増幅トランジスタ２１、リセットトランジスタ２３（図示せず）、選択トランジスタ２２（図示せず）を公知の方法で形成する。
このとき、コンタクト配線と読出しトランジスタ２０のソース部が接続されるように配置する。
以下、図４（ｃ）及び図１（ｂ）に示すように、実施形態１と同様にして、４トランジスタ型ＣＭＯＳイメージセンサーを製造する。
【００４０】
【発明の効果】
本発明によれば、一画素当たりの占有面積を小さくでき、かつ高解像度化が図れる。また、シリコン基板裏面から光変換素子までには、光情報を遮るか、または屈折させるような膜が存在せず、シリコン単層であるため、従来のものに比べて、Ｓ／Ｎ比、光信号の低下が改善される。また、上記の構造により、光変換素子が、半導体基板裏面において、ほぼセルピッチ大の大きさの受光部面積を確保できるため、従来技術のような集光率を高めるためのオンチップマイクロレンズが不要になり、コスト削減も同時に実現できる。
【図面の簡単な説明】
【図１】本発明の３トランジスタ型と４トランジスタ型ＣＭＯＳイメージセンサーの素子断面図である。
【図２】本発明の３トランジスタ型ＣＭＯＳイメージセンサーの素子製造工程断面図である。
【図３】本発明の３トランジスタ型ＣＭＯＳイメージセンサーの素子製造工程断面図である。
【図４】本発明の４トランジスタ型ＣＭＯＳイメージセンサーの素子製造工程断面図である。
【図５】本発明の３トランジスタ型と４トランジスタ型ＣＭＯＳイメージセンサーの単位セルの構成を示す平面図である。
【図６】本発明の３トランジスタ型ＣＭＯＳイメージセンサーの回路図である。
【図７】本発明の４トランジスタ型ＣＭＯＳイメージセンサーの回路図である。
【図８】従来のＭＯＳ型固体撮像装置の断面図及び回路図である。
【符号の説明】
１、３１、３７ シリコン基板（シリコン単結晶基板）
２ Ｐウエル
３、１１、１９ フォトダイオード
４ 熱酸化膜
５ Ｐ型拡散層
６、７、８、３９ 絶縁膜
１２、２３ リセットトランジスタ
１３、２１ 増幅トランジスタ
１４、２２ 選択トランジスタ
１５ 信号線
１６、２５ アドレス線
１７、２６ リセット線
１８、２７、４６、６４ ドレイン線
２０ 読み出しトランジスタ
５５、６５ 水平信号線
２８、２９ Ｎ型不純物層
３０ Ｐ型不純物層
３２ Ｐ型不純物領域
３３ Ａｌ層
３４、３６ ＳｉＯ2層
３５ Ａｌの単層膜
３８ 素子分離
４０、４４、５７ コンタクトホール
４１ コンタクト配線
４２ 配線
４３ 酸化膜
４５ 金属配線
４７ フォトゲート線
４８ 垂直信号線
４９、５０ スイッチ
５１、５２ 蓄積容量
５４ リセットゲート線
５６ サイドウォールスペーサー
５７ 出力アンプ
５８ 帰還抵抗
５９ 出力端子
６０ ＭＯＳトランジスタスイッチ
６１ 画素アンプＭＯＳトランジスタ
６２ リセットＭＯＳトランジスタスイッチ
６３ ドレイン
Claims (7)
- 光情報を取り込み信号電荷に変換する光変換素子を内部に有する第１半導体基板と、第２半導体基板と、この第２半導体基板の表面に形成され、前記光変換素子に蓄積した信号電荷を読み出すための半導体素子と、前記第１半導体基板と前記第２半導体基板の表面と対向する裏面とを絶縁膜を介して貼り合わせるための金属層とを備えてなり、さらに、第２半導体基板の表面から第１半導体基板に達するコンタクトが形成されてなることを特徴とする固体撮像装置。
- 金属層がアルミニウムである請求項１に記載の固体撮像装置。
- 光変換素子に蓄積した信号電荷を読み出すための半導体素子が、フォトダイオードと３つの読み出し用トランジスタとで構成された３トランジスタ型又はフォトダイオードと４つの読み出し用トランジスタとで構成された４トランジスタ型である請求項１又は２に記載の固体撮像装置。
- 光変換素子が、光変換素子に動作電圧を印加したときに生じる空乏の深さに１０００Åを加えた厚さ以下の膜厚を有するＮ型層を構成してなる請求項１〜３のいずれかに記載の固体撮像装置。
- 第１半導体基板の内部に光情報を取り込み信号電荷に変換する光変換素子を形成する工程と、
前記第１半導体基板上に、酸化膜および第１金属層をこの順で積層形成する工程と、
第２半導体基板上に、酸化膜および第２金属層をこの順で積層形成する工程と、
前記第１金属層と第２金属層を融着して、前記第１半導体基板と第２半導体基板とを貼り合わせる工程と、
第２半導体基板の第２金属層と対向する表面から第１半導体基板に達するコンタクトを形成する工程と、
第２半導体基板の第２金属層と対向する表面に光変換素子に蓄積した信号電荷を読み出すための半導体素子を形成する工程と、
第１半導体基板を所望の厚みに研磨する工程とを含むことを特徴とする固体撮像装置の製造方法。 - 第１金属層及び第２金属層としてアルミニウムを用いる請求項５に記載の固体撮像装置の製造方法。
- 光変換素子に蓄積した信号電荷を読み出すための半導体素子として、フォトダイオードと３つの読み出し用トランジスタとで構成された３トランジスタ型又はフォトダイオードと４つの読み出し用トランジスタとで構成された４トランジスタ型を用いる請求項５又は６に記載の固体撮像装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001120020A JP3719947B2 (ja) | 2001-04-18 | 2001-04-18 | 固体撮像装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001120020A JP3719947B2 (ja) | 2001-04-18 | 2001-04-18 | 固体撮像装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002314061A JP2002314061A (ja) | 2002-10-25 |
| JP3719947B2 true JP3719947B2 (ja) | 2005-11-24 |
Family
ID=18970138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001120020A Expired - Fee Related JP3719947B2 (ja) | 2001-04-18 | 2001-04-18 | 固体撮像装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3719947B2 (ja) |
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| CN105474394A (zh) * | 2013-08-28 | 2016-04-06 | 索尼公司 | 固态成像装置及其制造方法和电子设备 |
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| DE102005026242B4 (de) | 2005-06-07 | 2007-05-03 | Austriamicrosystems Ag | Photodiode mit integrierter Halbleiterschaltung und Verfahren zur Herstellung |
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| JP5482025B2 (ja) | 2009-08-28 | 2014-04-23 | ソニー株式会社 | 固体撮像装置とその製造方法、及び電子機器 |
| FR2954831B1 (fr) * | 2009-12-30 | 2013-02-08 | Commissariat Energie Atomique | Dispositif imageur pixelise integre a transduction par diamant et procede de realisation |
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| TWI660490B (zh) * | 2014-03-13 | 2019-05-21 | 日商半導體能源研究所股份有限公司 | 攝像裝置 |
| JP6215246B2 (ja) * | 2014-05-16 | 2017-10-18 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像素子および固体撮像素子の製造方法、並びに電子機器 |
-
2001
- 2001-04-18 JP JP2001120020A patent/JP3719947B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2002314061A (ja) | 2002-10-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040625 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041019 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041206 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050830 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050906 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080916 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090916 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090916 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100916 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110916 Year of fee payment: 6 |
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