JP5959562B2

JP5959562B2 - 配線基板

Info

Publication number: JP5959562B2
Application number: JP2014067354A
Authority: JP
Inventors: 誠司服部; 馨荒木
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2013-05-30
Filing date: 2014-03-28
Publication date: 2016-08-02
Anticipated expiration: 2034-03-28
Also published as: JP2015179795A

Description

本発明は、電極ピッチの異なる複数の半導体素子等を搭載するための配線基板に関するものである。

近年、携帯電話や音楽プレーヤーなどに代表される電子機器の高機能化が進む中で、それらに使用される配線基板には、様々な機能を持つ複数の半導体素子が搭載されるものがある。その一例として、メモリー用の小型の半導体素子を上面に搭載し、演算処理用の大型の半導体素子を下面に搭載した配線基板が挙げられる。

図５に、このような複数の半導体素子が搭載される従来の配線基板Ｂを示す。配線基板Ｂは、絶縁基板２１と、配線導体２２と、第１および第２絶縁層２３ａ、２３ｂと、ソルダーレジスト層２４とを備えている。配線基板Ｂの上面外周部には、メモリー用等の小型の第１半導体素子Ｓ１を搭載するための第１搭載部２１ａが形成されている。また、配線基板Ｂの下面中央部には、演算処理用等の大型の第２半導体素子Ｓ２を搭載するための第２搭載部２１ｂが形成されている。

絶縁基板２１は、例えばガラス−エポキシ樹脂から成る。絶縁基板２１には、その上面から下面にかけて貫通する複数のスルーホール２５が形成されている。絶縁基板２１の上下面およびスルーホール２５内には、配線導体２２が被着されている。絶縁基板２１上面の配線導体２２は、配線基板Ｂ上面側における第１下層導体２６ａを形成している。また、絶縁基板２１下面の配線導体２２は、配線基板Ｂ下面側における第２下層導体２６ｂを形成している。

第１絶縁層２３ａは、絶縁基板２１の上面に積層されており、第２絶縁層２３ｂは、絶縁基板２１の下面に積層されている。第１絶縁層２３ａには複数の第１ビアホール２７ａが形成されており、第２絶縁層２３ｂには複数の第２ビアホール２７ｂが形成されている。第１絶縁層２３ａの上面および第１ビアホール２７ａ内、そして第２絶縁層２３ｂの下面および第２ビアホール２７ｂ内には配線導体２２が被着されている。第１絶縁層２３ａの上面に被着された配線導体２２は、配線基板Ｂ上面側における第１上層導体２８ａを形成している。また、第２絶縁層２３ｂの下面に被着された配線導体２２は、配線基板Ｂ下面側における第２上層導体２８ｂを形成している。そして、第１ビアホール２７ａ内に被着された配線導体２２は、第１上層導体２８ａと第１下層導体２６ａとを接続する第１ビア導体２９ａを形成している。また、第２ビアホール２７ｂ内に被着された配線導体２２は、第２上層導体２８ｂと第２下層導体２６ｂとを接続する第２ビア導体２９ｂを形成している。

第１搭載部２１ａには、第１半導体素子Ｓ１の電極Ｔ１と接続される第１半導体素子接続パッド３０ａが電極Ｔ１と対応する配列で形成されている。第１半導体素子接続パッド３０ａは、その直下に形成された第１ビア導体２９ａにより第１下層導体２６ａに接続されている。また、第２搭載部２１ｂには、第２半導体素子Ｓ２の電極Ｔ２と接続される第２半導体素子接続パッド３０ｂが電極Ｔ２と対応する配列で形成されている。第２半導体素子接続パッド３０ｂは、その直下（絶縁基板２１側）に形成された第２ビア導体２９ｂにより第２下層導体２６ｂに接続されている。さらに、第２半導体素子Ｓ２における、電極Ｔ２が形成されている面と反対側の面には、外部の電気回路基板と接続される外部接続電極Ｔ３が形成されている。なお、第２半導体素子Ｓ２の電極Ｔ２は、比較的大きな第２電極ピッチＰ２で配置されており、第１半導体素子Ｓ１は、第２電極ピッチＰ２より小さい第１電極ピッチＰ１で配置されている。また、第１ビア導体２９ａおよび第２ビア導体２９ｂは同じ直径である。

ソルダーレジスト層２４は、第１絶縁層２３ａの上面および第２絶縁層２３ｂの下面に被着されている。第１絶縁層２３ａ側のソルダーレジスト層２４は、第１半導体素子接続パッド３０ａを露出する第１開口部２４ａを有している。そして、第２絶縁層２３ｂ側のソルダーレジスト層２４は、第２半導体素子接続パッド３０ｂを露出する第２開口部２４ｂを有している。

そして、第１および第２半導体素子Ｓ１、Ｓ２の電極Ｔ１、Ｔ２を、それぞれ対応する第１および第２半導体素子接続パッド３０ａ、３０ｂに半田を介して接続するとともに、外部接続電極Ｔ３を外部の電気回路基板の配線導体に半田を介して接続することにより、第１および第２半導体素子Ｓ１、Ｓ２が外部の電気回路基板に電気的に接続されて稼働する。

ところが、上述のように電子機器の高機能化に伴い第２半導体素子Ｓ２が大型化してくると、第２半導体素子Ｓ２を配線基板Ｂに半田で接続するときや、第２半導体素子Ｓ２が稼働するときの熱履歴により、第２半導体素子Ｓ２と配線基板Ｂとの間に大きな熱伸縮差が生じるようになる。その結果、第２半導体素子Ｓ２の電極Ｔ２とこれに接続された第２半導体素子接続パッド３０ｂとの間に大きな熱応力が発生し、その熱応力が第２ビア導体２９ｂと第２下層導体２６ｂとの接続部に集中して作用することにより、第２ビア導体２９ｂと第２下層導体２６ｂとの接合面にクラックが発生してしまい、第２半導体素子Ｓ２を安定的に稼働させることができない場合がある。

特開２００３−３２４１８０号公報

本発明は、ビア導体と下層導体との接合強度を向上させることで、半導体素子と配線基板との熱伸縮差により生じる応力でビア導体と下層導体との間にクラックが発生することを抑制する。これにより、半導体素子を安定的に稼働させることが可能な配線基板を提供することを課題とする。

本発明の配線基板は、上面に第１下層導体と下面に第２下層導体とを有する絶縁基板と、絶縁基板の上面に第１下層導体を覆うようにして積層された第１絶縁層と、絶縁基板の下面に第２下層導体を覆うようにして積層された第２絶縁層と、第１絶縁層上に形成されており第１電極ピッチを有する第１半導体素子を搭載する第１搭載部と、第２絶縁層上に形成されており第１電極ピッチより大きい第２電極ピッチを有するとともに第１半導体素子の対角線長さよりも大きい対角線長さを有する第２半導体素子を搭載する第２搭載部と、第１搭載部に第１電極ピッチと同ピッチで形成された第１半導体素子接続パッドと、第２搭載部に第２電極ピッチと同ピッチで形成された第２半導体素子接続パッドと、第１半導体素子接続パッド下の第１絶縁層に形成された第１ビアホールと、第２半導体素子接続パッド下の第２絶縁層に形成された第２ビアホールと、第１半導体素子接続パッドと一体的に形成されており第１ビアホールを充填して第１下層導体と電気的に接続された第１ビア導体と、第２半導体素子接続パッドと一体的に形成されており第２ビアホールを充填して第２下層導体と電気的に接続された第２ビア導体と、を具備して成る配線基板であって、第２ビア導体の径が、第１ビア導体の径よりも大きいことを特徴とするものである。

本発明の別の配線基板は、上面に第１下層導体と下面に第２下層導体とを有する絶縁基板と、絶縁基板の上面に第１下層導体を覆うようにして積層された第１絶縁層と、絶縁基板の下面に第２下層導体を覆うようにして積層された第２絶縁層と、第１絶縁層上に形成されており第１電極ピッチを有する第１半導体素子を搭載する第１搭載部と、第２絶縁層上に形成されており第１電極ピッチより大きい第２電極ピッチを有するとともに第１半導体素子の対角線長さよりも大きい対角線長さを有する第２半導体素子を搭載する第２搭載部と、第１搭載部に第１電極ピッチと同ピッチで形成された第１半導体素子接続パッドと、第２搭載部に第２電極ピッチと同ピッチで形成された第２半導体素子接続パッドと、第１半導体素子接続パッド下の第１絶縁層に形成された第１ビアホールと、第２半導体素子接続パッド下の第２絶縁層に形成された第２ビアホールと、第１半導体素子接続パッドと一体的に形成されており第１ビアホールを充填して第１下層導体と電気的に接続された第１ビア導体と、第２半導体素子接続パッドと一体的に形成されており第２ビアホールを充填して第２下層導体と電気的に接続された第２ビア導体と、を具備して成る配線基板であって、第２搭載部において、外周部に配設された第２半導体素子接続パッドと一体的に形成された第２ビア導体の径が、中央部に配設された第２半導体素子接続パッドと一体的に形成された第２ビア導体の径および、第１ビア導体の径よりも大きいことを特徴とする配線基板。

本発明の別の配線基板によれば、第２半導体素子の電極が接続される第２半導体素子接続パッドと一体的に形成された第２ビア導体は、第１半導体素子の電極が接続される第１半導体素子接続パッドと一体的に形成された第１ビア導体よりも大きな径を有している。したがって、第２ビア導体と第２下層導体との接続面を大きくすることで第２ビア導体と第２下層導体との接合強度を向上させることができる。これにより、第１半導体素子の対角線長さよりも大きな対角線長さを有する第２半導体素子と配線基板との熱伸縮の差に起因して発生する応力により第２ビア導体と第２下層導体との間にクラックが発生することを抑制して、半導体素子を安定的に稼働させることが可能な配線基板を提供することができる。なお、第２半導体素子の電極ピッチは第１半導体素子の電極ピッチよりも大きいことから、第２ビア導体の径を大きなものとしたとしても、第２ビア導体同士の間に十分な絶縁間隔を設けることができる。さらに、第１半導体素子は対角線長さが短いことから、第１半導体素子と配線基板との熱伸縮差に起因する大きな応力が発生することはなく、したがって第１ビア導体の径が小さいままであっても第１ビア導体と第１下層導体との間にクラックが発生することはない。

本発明の配線基板によれば、第２搭載部において、外周部に配設された第２半導体素子接続パッドと一体的に形成された第２ビア導体の径が、中央部に配設された第２半導体素子接続パッドと一体的に形成された第２ビア導体の径、および第１ビア導体の径よりも大きな径を有している。したがって、第２搭載部の外周部に配設された第２半導体素子接続パッドと一体的に形成された第２ビア導体と第２下層導体との接続面を大きくすることで第２ビア導体と第２下層導体との接合強度を向上させることができる。これにより、第１半導体素子の対角線長さよりも大きな対角線長さを有する第２半導体素子と配線基板との熱伸縮の差に起因して発生する応力が特に集中する第２搭載部の外周部の第２ビア導体と第２下層導体との間にクラックが発生することを抑制して、半導体素子を安定的に稼働させることが可能な配線基板を提供することができる。
なお、第２半導体素子の電極ピッチは第１半導体素子の電極ピッチよりも大きいことから、第２ビア導体の径を大きなものとしたとしても、第２ビア導体同士の間に十分な絶縁間隔を設けることができる。さらに、第１半導体素子は対角線長さが短いことから、第１半導体素子と配線基板との熱伸縮差に起因する大きな応力が発生することはなく、したがって第１ビア導体の径が小さいままであっても第１ビア導体と第１下層導体との間にクラックが発生することはない。

図１は、本発明の配線基板の実施の形態の一例を示す概略断面図である。図２は、本発明の配線基板の別の実施の形態の一例を示す概略断面図である。図３は、本発明の配線基板のさらに別の実施の形態の一例を示す概略断面図である。図４は、本発明の配線基板の異なる実施の形態の一例を示す概略断面図である。図５は、従来の配線基板の実施の形態の一例を示す概略断面図である。

次に、本発明の配線基板の実施形態の一例を、図１を基に説明する。
配線基板Ａは、絶縁基板１と、配線導体２と、第１および第２絶縁層３ａ、３ｂと、ソルダーレジスト層４とを備えている。配線基板Ａの上面外周部には、メモリー用等の小型の第１半導体素子Ｓ１を搭載するための第１搭載部１ａが形成されている。また、配線基板Ａの下面中央部には、演算処理用等の大型の第２半導体素子Ｓ２を搭載するための第２搭載部１ｂが形成されている。

絶縁基板１には、その上面から下面にかけて貫通する複数のスルーホール５が形成されている。絶縁基板１の上下面およびスルーホール５内には、配線導体２の一部が被着されている。絶縁基板１上面の配線導体２は、配線基板Ａ上面側における第１下層導体６ａを形成している。また、絶縁基板１下面の配線導体２は、配線基板Ａ下面側における第２下層導体６ｂを形成している。そして、スルーホール５内に被着された配線導体２により、第１下層導体６ａと第２下層導体６ｂとが電気的に接続されている。

絶縁基板１は、例えば次のように形成される。まず、ガラスクロスにエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含浸させた電気絶縁材料を、圧力下で熱硬化して絶縁板を形成する。次に、ドリル加工やブラスト加工、あるいはレーザー加工によりスルーホール５を形成することで絶縁基板１が形成される。

第１絶縁層３ａは、絶縁基板１の上面に積層されており、第２絶縁層３ｂは、絶縁基板１の下面に積層されている。第１絶縁層３ａには複数の第１ビアホール７ａが形成されており、第２絶縁層３ｂには複数の第２ビアホール７ｂが形成されている。第１および第２絶縁層３ａは、例えばエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂から成る電気絶縁シートを、真空状態で絶縁基板１上にラミーネートした後で熱硬化することで形成される。第１および第２ビアホール７ａ、７ｂは、例えばレーザー加工で形成される。なお、レーザー加工後は、デスミア処理を行うことが好ましい。なお、第１ビアホール７ａおよび第２ビアホール７ｂは、それぞれ第１下層導体６ａおよび第２下層導体６ｂを底面として形成されている。

第１絶縁層３ａの上面および第１ビアホール７ａ内、そして第２絶縁層３ｂの下面および第２ビアホール７ｂ内には配線導体２の一部が被着されている。第１絶縁層３ａの上面に被着された配線導体２は、配線基板Ａ上面側における第１上層導体８ａを形成している。そして、第１ビアホール７ａ内に被着された配線導体２は、第１上層導体８ａと一体的に形成された第１ビア導体９ａを形成している。また、第２絶縁層３ｂの下面に被着された配線導体２は、配線基板Ａ下面側における第２上層導体８ｂを形成している。そして、第２ビアホール７ｂ内に被着された配線導体２は、第２上層導体８ｂと一体的に形成された第２ビア導体９ｂを形成している。第１ビア導体９ａは、第１ビアホール７ａ内を充填しており、第１上層導体８ａと第１下層導体６ａとを接続している。また、第２ビア導体９ｂは、第２ビアホール７ｂ内を充填しており、第２上層導体８ｂと第２下層導体６ｂとを接続している。これらの第１および第２上層導体８ａ、８ｂ、そして第１および第２ビア導体９ａ、９ｂは、銅めっき等の良導電性材料から成り、例えば周知のセミアディティブ法により形成される。

第１上層導体８ａの一部は、第１搭載部１ａにおいて、第１半導体素子Ｓ１の電極Ｔ１と接続される第１半導体素子接続パッド１０ａを形成している。第１半導体素子接続パッド１０ａは、第１半導体素子Ｓ１の電極Ｔ１と対応する配列で形成されている。第１半導体素子接続パッド１０ａは、その直下に形成された第１ビア導体９ａにより第１下層導体６ａに接続されている。
また、第２上層導体８ｂの一部は、第２搭載部１ｂにおいて、第２半導体素子Ｓ２の電極Ｔ２と接続される第２半導体素子接続パッド１０ｂを形成している。第２半導体素子接続パッド１０ｂは、第２半導体素子Ｓ２の電極Ｔ２と対応する配列で形成されている。第２半導体素子接続パッド１０ｂは、その直下（絶縁基板１側）に形成された第２ビア導体９ｂにより第２下層導体６ｂに接続されている。
さらに、第２半導体素子Ｓ２における、電極Ｔ２が形成されている面と反対側の面には、外部の電気回路基板と接続される外部接続電極Ｔ３が形成されている。
なお、第２半導体素子Ｓ２の電極Ｔ２は、比較的大きな第２電極ピッチＰ２で配置されており、第１半導体素子Ｓ１の電極Ｔ１は、第２電極ピッチＰ２より小さい第１電極ピッチＰ１で配置されている。第１電極ピッチＰ１は、およそ５０〜６０μｍ程度であり、第２電極ピッチＰ２は、およそ１５０〜１６０μｍ程度である。

第１ビアホール７ａの径は、およそφ２０〜２５μｍ程度であり、第２ビアホール７ｂの径は、およそφ２８〜３３μｍ程度である。
第１および第２ビア導体９ａ、９ｂは、それぞれ第１および第２ビアホール７ａ、７ｂ内を充填しているため、第２ビア導体９ｂの径は、第１ビア導体９ａの径よりも大きい。

ソルダーレジスト層４は、第１絶縁層３ａの上面および第２絶縁層３ｂの下面に被着されている。第１絶縁層３ａ側のソルダーレジスト層４は、第１半導体素子接続パッド１０ａを露出する第１開口部４ａを有している。そして、第２絶縁層３ｂ側のソルダーレジスト層４は、第２半導体素子接続パッド１０ｂを露出する第２開口部４ｂを有している。
なお、図１に示すように、第２開口部４ｂの開口径は、第１開口部４ａの開口径よりも大きいことが好ましい。このように、第２半導体素子Ｓ２の電極Ｔ２と第２半導体素子接続パッド１０ｂとの接続面積を大きくすることで両者の接合強度が向上できる。その結果、第１半導体素子Ｓ１の対角線長さよりも大きな対角線長さを有する第２半導体素子Ｓ２と配線基板Ａとの熱伸縮の差に起因して発生する応力に対しても、第２半導体素子Ｓ２と配線基板Ａとの接続を強固に維持することが可能になる。

ソルダーレジスト層４は、例えばエポキシ樹脂やポリイミド樹脂等の熱硬化性樹脂を含有する電気絶縁材料から成る樹脂ペーストまたはフィルムを絶縁基板１の上に塗布または貼着して熱硬化させることにより形成される。

そして、第１および第２半導体素子Ｓ１、Ｓ２の電極Ｔ１、Ｔ２を、それぞれ対応する第１および第２半導体素子接続パッド１０ａ、１０ｂに半田を介して接続するとともに、外部接続電極Ｔ３を外部の電気回路基板の配線導体に半田を介して接続することにより、第１および第２半導体素子Ｓ１、Ｓ２が外部の電気回路基板に電気的に接続されて稼働する。

ところで、本発明においては、上述したように、第２半導体素子Ｓ２の電極Ｔ２が接続される第２半導体素子接続パッド１０ｂと一体的に形成された第２ビア導体９ｂは、第１半導体素子Ｓ１の電極Ｔ１が接続される第１半導体素子接続パッド１０ａと一体的に形成された第１ビア導体９ａよりも大きな径を有している。したがって、第２ビア導体９ｂと第２下層導体６ｂとの接続面を大きくすることで第２ビア導体９ｂと第２下層導体６ｂとの接合強度を向上させることができる。これにより、第１半導体素子Ｓ１の対角線長さよりも大きな対角線長さを有する第２半導体素子Ｓ２と配線基板Ａとの熱伸縮の差に起因して発生する応力により第２ビア導体９ｂと第２下層導体６ｂとの間にクラックが発生することを抑制して、半導体素子を安定的に稼働させることが可能な配線基板を提供することができる。なお、第２半導体素子Ｓ２の電極ピッチは第１半導体素子Ｓ１の電極ピッチよりも大きいことから、第２ビア導体９ｂの径を大きなものとしたとしても、第２ビア導体９ｂ同士の間に十分な絶縁間隔を設けることができる。さらに、第１半導体素子Ｓ１は対角線長さが短いことから、第１半導体素子Ｓ１と配線基板Ａとの熱伸縮差に起因する大きな応力が発生することはなく、したがって第１ビア導体９ａの径が小さいままであっても第１ビア導体９ａと第１下層導体６ａとの間にクラックが発生することはない。

なお、本発明は上述の実施形態の一例に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば種々の変更は可能である。例えば、上述の実施形態の一例では、図１に示したように、第１および第２絶縁層３ａ、３ｂは、絶縁基板１の上下面にそれぞれ単層で積層された構造であるが、同一または異なる電気絶縁材料から成る複数の絶縁層を多層に積層した多層構造であってもよい。

また、例えば、上述の実施形態の一例では、図１に示したように、全ての第２ビア導体９ｂの径が第１ビア導体９ａの径よりも大きい例を示したが、図２に示す配線基板Ａ２のように、第２搭載部１ｂにおいて、外周部に配設された第２半導体素子接続パッド１０ｖと一体的に形成された第２ビア導体９ｖの径のみを、中央部に配設された第２半導体素子接続パッド１０ｗと一体的に形成された第２ビア導体９ｗの径、および第１ビア導体９ａの径より大きくしても良い。このようにすることによって、第２半導体素子Ｓ２と配線基板Ａ２との熱伸縮の差に起因して発生する応力が特に集中する第２搭載部１ｂの外周部において第２半導体素子接続パッド１０ｖと一体的に形成された第２ビア導体９ｖと第２下層導体６ｂとの接合強度を向上させることができる。その結果、第２搭載部１ｂの外周部の第２半導体素子接続パッド１０ｖに接続された第２ビア導体９ｖと第２下層導体６ｂとの間にクラックが生じることを抑制できる。
なお、大きな対角線長さを有する第２搭載部１ｂに配設された第２半導体素子接続パッド１０ｖおよび第２ビア導体９ｖならびに第２半導体素子接続パッド１０ｗおよび第２ビア導体９ｗをセミアディティブ法により形成する場合、セミアディティブ法における電解めっきを被着させると、電解めっきのための電流分布は第２搭載部１ｂの外周部に集中して大きくなり、中央部では分散して小さくなる傾向にある。そのため、第２搭載部１ｂの外周部では電解めっきの析出性が高いものの、中央部では低いものとなってしまう。しかしながら本例の配線基板Ａ２の場合、第２搭載部１ｂの外周部に配設された第２ビア導体９ｖのみの径を大きくし、中央部の第２ビア導体９ｗの径を小さいままとしておくことで、セミアディティブ法における電解めっきを被着させる際に、電解めっきの析出性の低い中央部においても、第２ビア導体９ｗを良好に析出させることができる。したがって、本例の配線基板Ａ２によれば、第２搭載部１ｂの外周部のみならず、中央部においても電気的な接続信頼性に優れる配線基板Ａ２を提供することができる。

さらに、図２に示した実施形態例では、第２搭載部１ｂにおいて、外周部に配設された第２半導体素子接続パッド１０ｖと、中央部に配設された第２半導体素子接続パッド１０ｗとを露出する開口部４ｂの開口径の大きさが同じ例を示したが、図３に示す配線基板Ａ３のように、第２半導体素子接続パッド１０ｖを露出する開口部１４ｂの開口径を、第２半導体素子接続パッド１０ｗを露出する開口部４ｂの開口径より大きくしてもよい。このようにすることによって、第２半導体素子Ｓ２と配線基板Ａ３との熱伸縮の差に起因して発生する応力が特に集中する第２搭載部１ｂの外周部において、第２半導体素子Ｓ２の電極Ｔ１２と第２半導体素子接続パッド１０ｖとの接続面積を大きくすることで両者の接合強度が向上できる。その結果、第２半導体素子Ｓ２と配線基板Ａ３との熱伸縮の差に起因して発生する応力が特に集中する第２搭載部１ｂの外周部においても、第２半導体素子Ｓ２と配線基板Ａ３との接続を強固に維持することが可能になる。

また、上述した実施形態例では、いずれも半導体素子接続パッドがソルダーレジスト層の開口部に露出している例を示したが、図４に示す配線基板Ａ４のように、第１半導体素子接続パッド１０ａおよび第２半導体素子接続パッド１０ｖ、１０ｗの表面に、銅ポストＣ１、Ｃ２、Ｃ３を形成しておいてもよい。これらの銅ポストは、第２搭載部１ｂの外周部に配設された第２半導体素子接続パッド１０ｖ表面に形成された銅ポストＣ１の径が、第２搭載部１ｂの中央部に配設された第２半導体素子接続パッド１０ｗ表面に形成された銅ポストＣ２の径、および第１半導体素子接続パッド１０ａ表面に形成された銅ポストＣ３の径よりも大きく形成されている。各銅ポストＣ１、Ｃ２、Ｃ３の径を同一に形成しても構わないが、上述のように形成することで、第２半導体素子Ｓ２と配線基板Ａ４との熱伸縮の差に起因して発生する応力が特に集中する第２搭載部１ｂの外周部において、第２半導体素子Ｓ２の電極Ｔ１２と銅ポストＣ１との接続面積を大きくすることで両者の接合強度が向上できる。その結果、第２搭載部１ｂの外周部においても、第２半導体素子Ｓ２と配線基板Ａ４との接続を強固に維持することが可能になる。
なお、銅ポストＣ１とＣ２の径を同ポストＣ３よりも大きな同一径としてもよい。
さらに、銅ポストＣ１およびＣ２のみを設けてもよい。この場合、銅ポストＣ１とＣ２の径を同一径としても良いし、銅ポストＣ１の径が銅ポストＣ２の径より大きくてもよい。
さらに、銅ポストＣ３のみを設けてもよい。このような各銅ポストＣ１、Ｃ２、Ｃ３は、例えば次のように形成すればよい。まず、絶縁層３ａ、３ｂ表面に各半導体素子接続パッドを露出する開口部を有するソルダーレジスト層４を上述した方法で被着させる。次に、ソルダーレジスト層４表面および開口部の内面に無電解めっきを被着させてから電解銅めっき層を析出させる。そして、各半導体素子接続パッドに対応する電解銅めっき層上にエッチングレジストを被着した後、エッチングレジストから露出する電解銅めっき層とその下側の無電解めっきとをエッチング除去することで銅ポストＣ１、Ｃ２、Ｃ３が形成される。

１絶縁基板
１ａ第１搭載部
１ｂ第２搭載部
３ａ第１絶縁層
３ｂ第２絶縁層
６ａ第１下層導体
６ｂ第２下層導体
７ａ第１ビアホール
７ｂ第２ビアホール
９ａ第１ビア導体
９ｂ、９ｖ、９ｗ第２ビア導体
１０ａ第１半導体素子接続パッド
１０ｂ、１０ｖ、１０ｗ第２半導体素子接続パッド
Ａ、Ａ２配線基板
Ｐ１第１電極ピッチ
Ｐ２第２電極ピッチ
Ｓ１第１半導体素子
Ｓ２第２半導体素子

Claims

上面に第１下層導体と下面に第２下層導体とを有する絶縁基板と、該絶縁基板の上面に前記第１下層導体を覆うようにして積層された第１絶縁層と、前記絶縁基板の下面に前記第２下層導体を覆うようにして積層された第２絶縁層と、前記第１絶縁層上に形成されており第１電極ピッチを有する第１半導体素子を搭載する第１搭載部と、前記第２絶縁層上に形成されており前記第１電極ピッチより大きい第２電極ピッチを有するとともに前記第１半導体素子の対角線長さよりも大きい対角線長さを有する第２半導体素子を搭載する第２搭載部と、前記第１搭載部に前記第１電極ピッチと同ピッチで形成された第１半導体素子接続パッドと、前記第２搭載部に前記第２電極ピッチと同ピッチで形成された第２半導体素子接続パッドと、前記第１半導体素子接続パッド下の前記第１絶縁層に形成された第１ビアホールと、前記第２半導体素子接続パッド下の前記第２絶縁層に形成された第２ビアホールと、前記第１半導体素子接続パッドと一体的に形成されており前記第１ビアホールを充填して前記第１下層導体と電気的に接続された第１ビア導体と、前記第２半導体素子接続パッドと一体的に形成されており前記第２ビアホールを充填して前記第２下層導体と電気的に接続された第２ビア導体と、を具備して成る配線基板であって、前記第２ビア導体の径が、前記第１ビア導体の径よりも大きいことを特徴とする配線基板。
上面に第１下層導体と下面に第２下層導体とを有する絶縁基板と、該絶縁基板の上面に前記第１下層導体を覆うようにして積層された第１絶縁層と、前記絶縁基板の下面に前記第２下層導体を覆うようにして積層された第２絶縁層と、前記第１絶縁層上に形成されており第１電極ピッチを有する第１半導体素子を搭載する第１搭載部と、前記第２絶縁層上に形成されており前記第１電極ピッチより大きい第２電極ピッチを有するとともに前記第１半導体素子の対角線長さよりも大きい対角線長さを有する第２半導体素子を搭載する第２搭載部と、前記第１搭載部に前記第１電極ピッチと同ピッチで形成された第１半導体素子接続パッドと、前記第２搭載部に前記第２電極ピッチと同ピッチで形成された第２半導体素子接続パッドと、前記第１半導体素子接続パッド下の前記第１絶縁層に形成された第１ビアホールと、前記第２半導体素子接続パッド下の前記第２絶縁層に形成された第２ビアホールと、前記第１半導体素子接続パッドと一体的に形成されており前記第１ビアホールを充填して前記第１下層導体と電気的に接続された第１ビア導体と、前記第２半導体素子接続パッドと一体的に形成されており前記第２ビアホールを充填して前記第２下層導体と電気的に接続された第２ビア導体と、を具備して成る配線基板であって、前記第２搭載部において、外周部に配設された前記第２半導体素子接続パッドと一体的に形成された前記第２ビア導体の径が、中央部に配設された前記第２半導体素子接続パッドと一体的に形成された前記第２ビア導体の径および、前記第１ビア導体の径よりも大きいことを特徴とする配線基板。
前記第１および第２絶縁層の表面に、前記第１および第２半導体素子接続パッドを露出する開口部を有するソルダーレジスト層が被着されているとともに、前記第２半導体素子接続パッドを露出する開口部の径が、前記第１半導体素子接続パッドを露出する開口部の径よりも大きいことを特徴とする請求項１記載の配線基板。
前記第１および第２絶縁層の表面に、前記第１および第２半導体素子接続パッドを露出する開口部を有するソルダーレジスト層が被着されているとともに、前記第２搭載部の外周部の前記第２半導体素子接続パッドを露出する開口部の径が、前記第２搭載部の中央部の前記第２半導体素子接続パッドを露出する開口部の径、および前記第１半導体素子接続パッドを露出する開口部の径よりも大きいことを特徴とする請求項２記載の配線基板。
前記第１および第２半導体素子接続パッド上の少なくとも一方に、円柱状の銅ポストが形成されていることを特徴とする請求項１または２に記載の配線基板。
前記第１および第２半導体素子接続パッド上に円柱状の銅ポストが形成されているとともに、前記第２半導体素子接続パッド上の銅ポストの径が、前記第１半導体素子接続パッド上の銅ポストの径よりも大きいことを特徴とする請求項１に記載の配線基板。
前記第１および第２半導体素子接続パッド上に円柱状の銅ポストが形成されているとともに、前記第２搭載部の外周部に配設された前記第２半導体素子接続パッド上の銅ポストの径が、前記第２搭載部の中央部に配設された前記第２半導体素子接続パッド上の銅ポストの径、および前記第１半導体素子接続パッド上の銅ポストの径よりも大きいことを特徴とする請求項２に記載の配線基板。
前記第２半導体素子接続パッド上に円柱状の銅ポストが形成されているとともに、前記第２搭載部の外周部に配設された前記第２半導体素子接続パッド上の銅ポストの径が、前記第２搭載部の中央部に配設された前記第２半導体素子接続パッド上の銅ポストの径よりも大きいことを特徴とする請求項２に記載の配線基板。