JP4987896B2 - 半導体記憶装置 - Google Patents
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Description
前記ローカルセンスアンプにて増幅された信号に基づいて、前記グローバルビット線を駆動する駆動回路と、前記第1のプリチャージ回路にて前記ビット線がプリチャージされた後に、前記駆動回路および前記ローカルセンスアンプを動作させる電源の電圧を切り替える第1の電源電圧切替回路とを備えることを特徴とする半導体記憶装置を提供する。
図1は、本発明の一実施形態に係る半導体記憶装置の概略構成を示すブロック図、図2は、図1のバンクBAの概略構成を示すブロック図であるである。
図2において、半導体記憶装置には、1ビット分のデータを記憶するメモリセルMCが設けられ、メモリセルMCが行方向および列方向にマトリックス状に配列されている。
また、Nチャンネル電界効果トランジスタM45のゲートと、Nチャンネル電界効果トランジスタM46のゲートは、ワード線WLに接続されている。
ここで、各メモリセルMCを動作させる電源として高電圧電源VCSが用いられ、Pチャンネル電界効果トランジスタM41、M42のソースは、高電圧電源VCSに接続されている。
そして、センス用ビット線SABL、SABLBには、メモリセルMCから読み出された信号を増幅するローカルセンスアンプLAおよびセンス用ビット線SABL、SABLBをプリチャージするプリチャージ回路PC2が接続されている。
また、センス用ビット線SABL、SABLBは、駆動回路R1、R2をそれぞれ介してグローバルビット線GBL〈k〉、GBLB〈k〉に接続されている。
ここで、プリチャージ回路PC3を動作させる電源として低電圧電源VDDが用いられ、Pチャンネル電界効果トランジスタM3、M4のソースは、低電圧電源VDDに接続されている。
図3において、図2のメモリセルMCからのデータの読み出し前には、プリチャージ信号Preがロウレベルに維持される。そして、プリチャージ信号Preがロウレベルの場合、Pチャンネル電界効果トランジスタM11〜M13がオンし、ビット線BL〈i〉、BLB〈i〉に低電圧電源VDDが接続されることで、ビット線BL〈i〉、BLB〈i〉の電位が低電圧電源VDDの電圧になるようにプリチャージされる。
図4は、本発明の第2実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図4において、この半導体記憶装置には、図1および図2の構成に加え、プリチャージ回路PC3にてグローバルビット線GBL〈k〉、GBLB〈k〉がプリチャージされた後に、グローバルセンスアンプGAを動作させる電源の電圧を切り替える電源電圧切替回路SL2が設けられている。
図5において、ローカルセンスアンプLAにて増幅されたセンス用ビット線SABL、SABLBの電圧が駆動回路R1、R2にそれぞれ入力されると、センス用ビット線SABL、SABLBのいずれか一方の電位の低下に伴なってグローバルビット線GBL〈k〉、GBLB〈k〉のいずれか一方の電位も低下するまでは(時刻t1〜t4)、図3の動作と同様である。
Claims (5)
- データを記憶するメモリセルと、
前記メモリセルから読み出された信号を増幅するローカルセンスアンプと、
前記メモリセルから読み出された信号を前記ローカルセンスアンプに伝送するビット線と、
前記ビット線をプリチャージする第1のプリチャージ回路と、
前記ローカルセンスアンプにて増幅された信号を伝送するグローバルビット線と、
前記グローバルビット線をプリチャージする第2のプリチャージ回路と、
前記グローバルビット線にて伝送された信号を増幅するグローバルセンスアンプと、
前記ローカルセンスアンプにて増幅された信号に基づいて、前記グローバルビット線を駆動する駆動回路と、
前記第1のプリチャージ回路にて前記ビット線がプリチャージされた後に、前記駆動回路および前記ローカルセンスアンプを動作させる電源の電圧を切り替える第1の電源電圧切替回路とを備えることを特徴とする半導体記憶装置。 - 前記第2のプリチャージ回路にて前記グローバルビット線がプリチャージされた後に、前記グローバルセンスアンプを動作させる電源の電圧を切り替える第2の電源電圧切替回路をさらに備えることを特徴とする請求項1に記載の半導体記憶装置。
- 前記第1の電源電圧切替回路は、前記第1のプリチャージ回路によるプリチャージ時の電圧よりも大きくなるように、前記駆動回路および前記ローカルセンスアンプを動作させる電源の電圧を切り替えることを特徴とする請求項1または2に記載の半導体記憶装置。
- 前記メモリセルおよび前記ローカルセンスアンプを動作させる電源は高電圧電源が用いられ、前記第1のプリチャージ回路の電源は低電圧電源が用いられることを特徴とする請求項1から3のいずれか1項に記載の半導体記憶装置。
- 前記第1の電源電圧切替回路は、前記ローカルセンスアンプの動作を許容するセンスアンプイネーブル信号がオフの時には、前記第1のプリチャージ回路によるプリチャージ時の電圧を前記駆動回路および前記ローカルセンスアンプに供給し、前記センスアンプイネーブル信号がオンの時には、前記第1のプリチャージ回路によるプリチャージ時の電圧よりも大きな電圧を前記駆動回路および前記ローカルセンスアンプに供給することを特徴とする1から4のいずれか1項に記載の半導体記憶装置。
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