JPH06120827A - A/d変換器 - Google Patents
A/d変換器Info
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Abstract
る。 【構成】 第1の標本化回路3が標本化動作から追従動
作に移る前に、第2の標本化回路9はアナログ信号1と
参照電圧2との差電圧を標本化する。第1及び第2の標
本化回路3,9のパイプライン動作により、第1の標本
化回路3が追従動作に移ったのちにおいてもアナログ信
号1と参照電圧2との差電圧が論理レベル増幅回路10
に入力される。論理電圧に増幅された論理レベル増幅回
路10の出力は、論理回路11によってA/D変換出力
12に変換される。
Description
たA/D変換器と、容量による補間方式を採用したA/
D変換器とに関するものである。
化する機能を有するA/D変換器は、産業上の利用にお
いて、変換精度(分解能、微分非直線性誤差)、変換周
波数、消費電力が重要な特性となるが、これらの特性は
相反するため、それぞれの産業分野に適合する特性に合
わせてA/D変換器が開発されている。
変換器の応用として携帯型ビデオカメラの信号処理に利
用されることが頻搬になってきた。この分野のA/D変
換器はイメージセンサの出力信号を処理するため20M
Hz近辺の変換周波数ながら電池駆動であり低消費電力
であることが必須の条件となっている。
保持容量と緩衝回路で構成された標本化回路77によっ
てアナログ電圧を標本化し、電圧増幅回路78は標本化
されたアナログ電圧と参照電圧間の電圧差を増幅する。
増幅されたアナログ電圧と参照電圧間の電圧差を論理電
圧に増幅する論理レベル増幅回路10によって増幅さ
れ、論理回路11によってA/D変換出力12として変
換される。
て図11に、CMOSトランジスタで構成されているモ
ノリシックA/D変換器を示す。変換動作を述べるに先
だって、構成要素の一つである電圧比較器の動作を説明
する。下位電圧比較器96のSW5、SW6、SW7、
SW8はスイッチであり、PMOS単体のトランスファ
ーゲート、NMOS単体のトランスファーゲート、CM
OSのトランスファーゲートから選択して適用できる。
SW6の一方の入力端子はアナログ信号1に接続され、
SW6の他方の端子は容量C1に接続されている。SW
5の一方の端子は基準抵抗列及びスイッチ列84に接続
され、SW5の他方の端子は容量C1の端子のうちSW
6が接続されている端子に接続されている。SW5、S
W6の接続されていない側の容量C1の端子は、インバ
ータ82の入力端子に接続されている。ところでインバ
ータ82、インバータ83、インバータ97はCMOS
インバータ、E/Dインバータ、E/Eインバータを選
択して適用できる。SW7の一方の端子はインバータ8
2の入力に接続され、SW7の他方の端子はインバータ
82の出力に接続されている。容量C2の一方の端子は
インバータ83の入力端子に接続され、容量C2の他方
の端子はインバータ82の出力端子に接続されている。
SW8の一方の端子はインバータ83の入力端子に接続
され、SW8の他方の端子はインバータ83の出力端子
に接続されている。インバータ83の出力端子は、イン
バータ97の入力端子に接続されている。以上が下位電
圧比較器96の構成である。
5、SW6、SW7、SW8のタイミングチャートであ
る。このタイミングチャートではクロックがハイレベル
のときスイッチはON状態を、ローレベルのときスイッ
チはOFF状態を示している。サンプル期間ではSW
6、SW7、SW8がON状態となる。これによってア
ナログ信号1が容量C1に接続される。これによってア
ナログ信号1が接続されている容量C1の一方の端子は
アナログ信号1の電圧値となる。容量C1の他方の端子
の電圧値はSW7がON状態となっているので、インバ
ータ82の入力端子と出力端子は、インバータの入出力
静特性曲線と、入力電圧と出力電圧とが等しくなる直線
との交点の電圧値Va(図19を参照)となる。同様に
してSW8がON状態となっているのでインバータ83
の入力端子と出力端子の電圧値はVaとなる。次にホー
ルド期間ではSW6、SW7、SW8がOFF状態にな
る。この時点でのアナログ電圧が容量C1に保持され
る。すなわち容量C1の両端子の電圧はホールド期間に
入った時点で保持されたアナログ電圧とVaとの電圧差
となって、容量C1に保持されることになるわけであ
る。
として表す場合は平行平板型コンデンサの蓄積電荷と端
子電圧差の関係を適用することができ、次式で表せる。
インバータ82の入力端子の電圧Vbと参照電圧Vre
fとの電位差が、容量C1の両端子に印加される。SW
7はOFF状態でありインバータ82の入力端子はMO
Sトランジスタのゲートであるため入力インピーダンス
が高くゲート電流の流入出が殆ど無視できるためインバ
ータ82の入力端子の電荷がホールド期間から保持され
ているので、 Q1=C1(Vref−Vb) (2) Vref 参照電圧 が成り立つ。式(2)に式(1)を代入して、Q1を消
去し、Vbについて解くと、 Vb=Vref−Vin+Va (3) となる。
ref−Vin(参照電圧と保持されたアナログ入力電
圧の差分)の電圧分が変化する。したがって、インバー
タ82の出力電圧Vofは、 Vof=Gf(Vref−Vin)+Va (4) Gf <−1 Gf インバータ82の電圧利得 で表される(図19参照)。インバータ83においても
同じ動作で入力電圧を増幅する。インバータ83のVa
からの電圧変化量はインバータ82の出力電圧Vofの
うちVaからの変化分となるので出力電圧Vosは、 Vos=Gf・Gs(Vref−Vin)+Va (5) Gs<−1 Gs インバータ83の電圧利得 で表される。
比例していて、比例係数はGf・Gsとなっていること
がわかる。すなわち参照電圧Vrefとサンプリングさ
れたアナログ信号電圧Vinとの差電圧がGf・Gs倍
されて出力されていることがわかる。Vosに増幅され
た電圧はインバータ97によって論理電圧レベルまで更
に増幅されて、電圧比較結果として出力される。以上が
電圧比較器の動作である。
ついて述べる。上位電圧比較範囲が2ビットであり、下
位電圧比較範囲が3ビット構成の5ビット直並列型A/
D変換器である。上位電圧比較範囲の電圧比較を行なう
上位比較器列79と、下位電圧比較範囲の電圧比較を行
なう下位比較器列80、94と、上位比較器列79によ
って判別された下位電圧比較範囲を下位比較器列80、
94に印加する機能を有する基準抵抗列及びスイッチ列
84と、上位論理回路86と、下位論理回路87、95
と、加算回路88とによって構成されている。各構成要
素の接続は次のようになる。上位比較器列79の構成要
素である上位電圧比較器群のSW2の容量C1が接続さ
れていない側の端子が、基準抵抗列98によって分割さ
れた基準電圧2と基準電圧3の1/4、2/4、3/4
の分割点にそれぞれ接続され、SW1はアナログ信号1
に接続されている。上位比較器列79の出力端子は上位
論理回路86に接続されている。下位比較器列80の構
成要素である下位電圧比較器群のSW5はスイッチ列8
5、91〜93に接続され、SW6はアナログ信号1に
接続され、出力端子は下位論理回路87に接続されてい
る。さらに、下位比較器列94の構成要素である電圧比
較器も同様に接続されている。スイッチ列85、91〜
93は上位電圧比較範囲の1/8、2/8、3/8、・
・・、7/8の分割点にスイッチがそれぞれ接続されて
いる。上位論理回路86及び下位論理回路87、95の
出力端子は加算回路88に接続されている。さらに加算
回路88の出力結果がA/D変換出力89となる。以上
が従来の5ビット直並列型A/D変換器の構成である。
6、99の動作内容は図16に示している。次に動作の
説明を図16に従って行なうことにする。サンプル期間
では上位電圧比較器群のSW1、3、4及び下位電圧比
較器群のSW6、7、8がON状態になる。従って上位
電圧比較器群及び下位電圧比較器群は共通のアナログ信
号電圧をサンプリングする。次に、上位電圧比較器群は
上位比較期間にはいるが、この期間ではSW1、3、4
がOFF状態になり、SW2がON状態になる。前述の
電圧比較器の動作説明に従って上位電圧比較器群は上位
比較結果を出力し、上位論理回路は上位比較結果にした
がってスイッチ列85、91〜93のうちの一列を選択
する信号S1〜S4を出力する。上位電圧比較器群が上
位比較期間にあるとき第1の下位電圧比較器群はホール
ド期間にあって上位電圧比較器群の比較結果が出力され
ることにより下位電圧比較範囲が決定されるまでアナロ
グ電圧をホールドする必要があるわけである。下位電圧
比較範囲が決定されると次に下位比較期間にはいること
になる。このとき第1の下位電圧比較器群のSW5は上
位電圧比較器群の比較結果に従って選択されたスイッチ
列に接続される。前述の電圧比較器の動作に従って第1
の下位電圧比較器群は下位比較結果を出力する。上位比
較結果は上位論理回路86によって2ビットのデータと
なり、下位比較結果は第1の下位論理回路87によって
3ビットのデータとなる。さらに加算回路88によって
加算され5ビットのA/D変換出力89として出力され
る。
群が1サイクルの変換動作を行なうために基本クロック
の1周期を必要とし、下位電圧比較範囲が決定したのち
に下位電圧比較器群が変換動作を行なうために下位比較
器の比較期間は基本クロックの1周期が必要になる。し
たがって、アナログ信号電圧をサンプリングしてから上
位動作と下位動作が行なわれ、比較結果が出力されるま
で基本クロックの2周期が必要になるわけである。基本
クロックの1周期で上位及び下位の比較結果を出力する
ために第1の下位比較器列80に加えて第2の下位比較
器列94を備える必要があることになる。第1の下位比
較器列80と第2の下位比較器列94とは交互の動作を
行なっている。すなわち、第1の下位比較器列80が下
位比較期間にはいると第2の下位比較器列94はサンプ
ル期間にはいる、このとき上位比較器列79はすでに第
1の下位比較器列80の下位比較範囲を決定するための
上位比較結果を出力しているので上位比較器列79は第
2の下位比較器列94と共通のアナログ信号電圧をサン
プリングする。以下の動作は前述の上位比較器列79及
び第1の下位比較器列80と同様の動作を行なう。すな
わち2系列ある下位比較器列80、94が交互に動作を
行なうことで基本クロックの1周期ごとにA/D変換出
力89を出力することができるわけである。以上が図1
1の5ビット直並列型A/D変換器の動作である。
は、A/D変換器のデジタル出力結果の変化点のしきい
値電圧を決めている。比較精度の低下は、微分非直線性
を劣化させる。比較精度については、アナログ電圧と参
照電圧の電圧差を論理電圧レベルに増幅する論理レベル
増幅回路の増幅量を減少させることと、増幅時間を長く
とることが必要である。
るSW5、SW6、SW7、SW8は、NMOSトラン
スファーゲート、PMOSトランスファーゲートまたは
CMOSトランスファーゲートが適用される。これらト
ランスファーゲートはMOSトランジスタのゲートに印
加するクロック信号(以下スイッチ制御信号と呼ぶこと
にする)によってドレインとソース間がON状態(導通
状態)とOFF状態(非導通状態)を制御している。ト
ランスファーゲートの特徴のひとつとして、フィードス
ルーと呼ばれる現象がある。フィードスルーとは、MO
Sトランジスタのゲートとドレイン間(またはゲートと
ソース間)の容量によってスイッチ制御信号がON状態
電圧レベルからOFF状態電圧レベルに(またはOFF
状態電圧レベルからON状態電圧レベルに)遷移すると
きに交流結合されドレイン(またはソース)に電荷が注
入されるというものである。ところで、サンプル状態か
らホールド状態に遷移したときのアナログ入力信号電圧
Vinを保持する動作において、SW6、SW7、SW
8がOFF状態に遷移するときに、容量C1とインバー
タ82との接続点と、容量C2とインバータ83との接
続点とに電荷が注入(または抽出)されVinに誤差電
圧が発生する。フィードスルーによって注入される電荷
量はMOSトランジスタのドレイン(またはソース)の
電圧値や、ゲート長、ゲート幅、しきい値電圧(以下デ
バイスパラメータと呼ぶことにする)に依存する。A/
D変換器には多数の電圧比較器が必要であり、微分非直
線性誤差はこれらの電圧比較器のデバイスパラメータの
整合性のことであるが、それぞれの電圧比較器に注入さ
れる電荷がデバイスパラメータのばらつきによってばら
つくことで、保持電圧にばらつきが生じ、その結果とし
て、微分非直線性誤差を劣化させることになる。
が存在するために1系統の下位比較器列でも微分非直線
性誤差が劣化することを述べたが、図11のように2系
統の下位比較器列を持つ場合には下位比較器列間でも保
持電圧がばらつくために微分非直線性誤差がさらに劣化
することが問題になっている。さらに、フィードスルー
による保持電圧誤差は電圧比較器群の電圧比較精度を劣
化させているので最小電圧比較範囲を決めることにな
り、その結果A/D変換器の分解能の限界を決めていた
という問題がある。さらに、電圧比較器に適用される3
個のインバータが、サンプル期間及びホールド期間にお
いて、すべてVa(図19を参照)にバイアスされてい
るため総貫通電流が増加し、消費電力が大きくなるとい
う問題があった。
ラメータのばらつきによる微分非直線性誤差の劣化を緩
和することを目的とする。そして、電圧比較器の最小比
較電圧範囲を向上させてA/D変換器の分解能の限界値
を改善し、消費電力を減少させることを他の目的とす
る。
A/D変換器では、アナログ信号を追従して保持し、保
持電圧と参照電圧との差電圧を出力する第1の標本化回
路と前記保持電圧と参照電圧との差電圧を追従して保持
する第2の標本化回路を備えて、第1の標本化回路がア
ナログ信号を追従していても第2の標本化回路の保持動
作により、アナログ信号の保持電圧と参照電圧の差電圧
を保持する時間が長くなる。比較信号となるアナログ信
号の保持電圧と参照電圧の差電圧を論理値電圧に増幅す
ることで、A/D変換器の比較精度を向上している。
は、アナログ信号を追従して保持し、保持電圧と参照電
圧の差電圧を出力する第1の標本化回路と保持電圧と参
照電圧との差電圧を増幅する電圧増幅器の出力を追従し
保持する第2の標本化回路を備えて、第1の標本化回路
がアナログ信号を追従していても第2の標本化回路の保
持動作により、電圧増幅されたアナログ信号の保持電圧
と参照電圧の差電圧を保持する時間が長くなる。比較信
号となる増幅されたアナログ信号の保持電圧と参照電圧
の差電圧を論理値電圧に増幅することで、A/D変換器
の比較精度を向上している。
は、アナログ信号を追従して保持し、保持電圧と参照電
圧との差電圧を出力する第1の標本化回路と保持電圧と
参照電圧との差電圧に含まれるオフセット電圧を減算す
る減算回路の出力電圧を追従し保持する第2の標本化回
路を備えて、第1の標本化回路がアナログ信号を追従し
ていても第2の標本化回路の保持動作により、オフセッ
ト電圧が取り除かれたアナログ信号の保持電圧と参照電
圧の差電圧を保持する時間が長くなる。比較信号となる
オフセット電圧が取り除かれたアナログ信号の保持電圧
と参照電圧の差電圧を論理値電圧に増幅することで、A
/D変換器の比較精度を向上している。
は、アナログ信号を追従して保持する第1の標本化回路
と、保持電圧と参照電圧との差電圧を増幅する電圧増幅
器の出力から第1の標本化回路のオフセット電圧を減算
する減算回路の出力電圧を追従し保持する第2の標本化
回路を備えて、第1の標本化回路がアナログ信号を追従
していても第2の標本化回路の保持動作により、オフセ
ット電圧が差し引かれて電圧増幅されたアナログ信号の
保持電圧と参照電圧の差電圧を保持する時間が長くな
る。比較信号となるオフセット電圧が差し引かれて増幅
されたアナログ信号の保持電圧と参照電圧の差電圧を論
理値電圧に増幅することで、A/D変換器の比較精度を
向上している。
は、入出力端を短絡することで入出力端にバイアス電圧
を発生する増幅器と保持容量を用いてアナログ信号を追
従して保持する第1の標本化回路と、電圧増幅された保
持電圧と参照電圧の差電圧を出力する電圧増幅器の出力
を追従し保持する第2の標本化回路を備えて、第1の標
本化回路がアナログ信号を追従していても第2の標本化
回路の保持動作により、電圧増幅されたアナログ信号の
保持電圧と参照電圧の差電圧を保持する時間が長くな
る。比較信号となる増幅されたアナログ信号の保持電圧
と参照電圧の差電圧を論理値電圧に増幅することで、A
/D変換器の比較精度を向上している。
は、入出力端を短絡することで入出力端にバイアス電圧
を発生する第1の増幅器と保持容量を用いてアナログ信
号を追従して保持する第1の標本化回路と、入出力端を
短絡することで入出力端にバイアス電圧を発生する第2
の増幅器と第2の保持容量を用いて第1の標本化回路の
出力電圧を追従し保持する第2の標本化回路を備えて、
第1の標本化回路がアナログ信号を追従していても第2
の標本化回路の保持動作により、電圧増幅されたアナロ
グ信号の保持電圧と参照電圧の差電圧を保持する時間が
長くなる。比較信号となる増幅されたアナログ信号の保
持電圧と参照電圧の差電圧を論理値電圧に増幅すること
で、A/D変換器の比較精度を向上している。
は、標本化回路と隣接する標本化回路が、それぞれ参照
電圧Vr1,Vr2(ただし、Vr1<Vr2)と標本化したア
ナログ入力電圧Vinとの電位差A1 (Vr1−Vin),A
1 (Vr2 −Vin)を出力する。ただしA1は電圧利得
である。ところで一方では、これらの出力電圧はそれぞ
れの後段の電圧増幅回路(電圧増幅度A2 )によって、
それぞれA1 ・A2 (Vr1−Vin)とA1 ・A2 (Vr2
−Vin)に増幅される。もう一方では、複数の容量と電
圧増幅回路(電圧増幅度A2 )を用いて標本化されて、
平均化される。その結果、A1 (Vr1−Vin)とA1
(Vr2−Vin)の中間電圧を増幅した電圧A1 ・A2
{(Vr2+Vr1)/2−Vin}を出力する。このように
前段の増幅回路の出力電圧を増幅する回路と複数の容量
と電圧増幅器で構成された前段の増幅回路の出力電圧の
中間電圧を増幅する回路を直列接続することでアナログ
電圧と隣接する参照電圧の各々の分割点との電圧を増幅
することができる。このために必要な標本化回路と電圧
増幅器の必要数を削減できる。
は、標本化する複数の標本化手段と、標本化された各々
のアナログ入力電圧Vinと各々の参照電圧Vr1,Vr2の
電位差Vr1−Vin,Vr2−Vinをそれぞれを後段の入出
力間を短絡したときに入出力端にバイアス電圧Va を発
生する増幅器と保持容量を用いて標本化し、Va を基準
電圧としてA1 (Vr1−Vin)+Va ,A1 (Vr2−V
in)+Va に増幅する。さらに、標本化されたアナログ
入力電圧と参照電圧間の電圧差を入出力間を短絡したと
きに入出力端にバイアス電圧を発生する増幅器と複数の
保持容量を用いて電圧Vr1−Vin,Vr2−Vinをそれぞ
れ標本化し、Va を基準電圧として、標本化された電圧
の中間電圧を増幅し、その結果A1 {(Vr2+Vr1)/
2−Vin}+Va を出力する。次に、電圧A1 (Vr1−
Vin)+Va を入出力間を短絡したときに入出力端にバ
イアス電圧Va を発生する増幅器(電圧増幅度A2 )と
保持容量を用いて標本化してA1 ・A2 (Vr1−Vin)
+Va に増幅し、A/D変換器の比較信号とする。一方
では、A1 (Vr2−Vin)+Va とA1 {(Vr2+Vr
1)/2−Vin}+Va を入出力間を短絡したときに入
出力端にバイアス電圧Va を発生する増幅器(電圧増幅
度A2 )と保持容量を用いて標本化し、A1 ・A2
{(3・Vr2+Vr1)/4−Vin}+Va に増幅し、A
/D変換器の比較信号とする。このように前段の増幅回
路の出力電圧を標本化して増幅する回路と複数の容量と
電圧増幅器で構成され、前段の増幅回路の出力電圧の中
間電圧を増幅する回路を直列接続することでアナログ電
圧と隣接する参照電圧の各々の分割点との電圧を増幅す
る。このために必要な標本化回路と電圧増幅器の必要数
を削減できる。
器では、容量とスイッチ及びインバータで構成される電
圧比較回路を縦続接続し、前段の電圧比較回路が比較動
作を行なった結果、出力される比較電圧を次段の電圧比
較回路がサンプリングする。さらに前段の電圧比較器が
サンプリング動作を行なうことで出力電圧がVaとなる
ので、次段の電圧比較回路はVaと比較する。すなわち
前段の電圧比較器の電圧比較結果を次段の電圧比較回路
でサンプリングした後、さらに比較動作を行なうパイプ
ライン動作で次段の電圧比較回路に送る方式を用いるこ
とによって、これまで2系列を必要とした下位比較器列
を、1系列の下位比較器列とすることで直並列型A/D
変換器の微分非直線性誤差を向上する。
換器では、隣接する前段の電圧比較回路の出力端子と、
これら隣接する前段の電圧比較回路列間に配置された次
段の電圧比較回路の入力端子との間に容量を接続する。
これによって隣接する前段の電圧比較器の出力電圧が容
量によって分割される。分割電圧を隣接する前段の電圧
比較回路列間に配置された次段の電圧比較回路が比較す
ることで前段の電圧比較回路を減少することができる。
すなわち消費電力を減少することができる。さらに前段
の増幅された電圧比較回路の出力電圧を次段の電圧比較
回路が比較するためフィードスルーによる前段の電圧比
較回路による比較誤差を緩和できる。さらに容量による
電圧分割を行なう電圧比較器を直列接続することによっ
て分解能を向上できる。すなわち容量による電圧分割を
行なう電圧比較器を直列接続することによって直並列型
A/D変換器の分解能及び微分非直線性誤差を向上し、
消費電力を削減することができる。
は、請求項9の発明と請求項12の発明とを組み合わせ
ることで相乗的に微分非直線性誤差を向上する。
は、電圧利得を1倍に設定できる電圧比較器を採用し
た。前述のパイプライン動作時に各段の電圧利得によっ
てパイプラインの段数の増加にしたがって電圧比較器の
出力電圧が次段の電圧比較器の線形増幅領域から外れる
ことなく設計することができる。すなわち分解能を向上
することができる。
は、隣接する電圧比較器間に容量を接続することで電圧
比較器の電圧利得のばらつきを分散させ、微分非直線性
誤差を向上させる。
ら次段の標本化回路にアナログ電圧と参照電圧間の電圧
をパイプライン動作によって転送することで、アナログ
電圧と参照電圧間の電圧の保持時間を延長し、A/D変
換器の比較信号として用いることで微分非直線性誤差を
向上することができる。アナログ入力電圧と参照電圧間
の増幅電圧をパイプライン動作によって転送すること
で、アナログ入力電圧参照電圧間の増幅電圧の保持時間
を延長し、A/D変換器の比較信号として用いることで
微分非直線性誤差を向上することができる。これまで2
系列を必要とした下位比較器列を1系列にできる。これ
によって微分非直線性誤差が向上する。さらに容量によ
って比較電圧を分割する標本化回路を複数段接続するこ
とによってインバータ数を削減し、分解能及び微分非直
線性誤差を向上し、消費電力を削減する。
ついて説明する。
例について述べる。図1に、電圧転送方式を採用した本
発明の第1の実施例のA/D変換器の構成を示す。まず
構成について説明する。第1の標本化回路3において、
保持容量4aの第1の端子は接地されており、第2の端
子は第1の端子がアナログ信号1に接続されているスイ
ッチ4の第2の端子に接続されている。緩衝回路5の第
1の入力端子はスイッチ4の第2の端子と保持容量4a
の第2の端子との接続点に接続され、第2の端子は参照
電圧2に接続されている。この緩衝回路5の出力端子
は、第2の標本化回路9の入力端子であるスイッチ6の
第1の端子に接続されている。スイッチ6の第2の端子
と第1の端子が接地された保持容量7の第2の端子と
は、緩衝回路8の入力端子に接続されている。この緩衝
回路8の出力端子は論理レベル増幅回路10の入力端子
に接続されており、該論理レベル増幅回路10の出力端
子は論理回路11の入力端子に接続されている。12は
A/D変換出力である。
3はアナログ信号1を標本化する。第2の標本化回路9
の出力は、第1の標本化回路3の出力電圧である標本化
されたアナログ電圧と参照電圧2との差電圧に追従して
変化する。第1の標本化回路3が標本化動作から追従動
作に移る前に、第2の標本化回路9は第1の標本化回路
3の出力電圧を標本化する。これにより、第1の標本化
回路3が追従動作に移ったのちにおいてもアナログ信号
1と参照電圧2との差電圧が論理レベル増幅回路10に
入力される。論理電圧に増幅された論理レベル増幅回路
10の出力は、論理回路11によってA/D変換出力1
2に変換される。
0の電圧増幅に必要な時間(増幅時間)を従来に比較し
て長く取ることができ、増幅精度が向上する。したがっ
て、A/D変換器の微分非直線性誤差が小さくなる。
例について述べる。図2に、電圧転送方式を採用した本
発明の第2の実施例のA/D変換器の構成を示す。まず
構成について説明する。第1の標本化回路13におい
て、保持容量4aの第1の端子は接地されており、第2
の端子は第1の端子がアナログ信号1に接続されている
スイッチ4の第2の端子に接続されている。緩衝回路1
4の入力端子はスイッチ4の第2の端子と保持容量4a
の第2の端子との接続点に接続されている。この緩衝回
路14の出力端子は第2の端子が参照電圧2に接続され
た電圧増幅回路15の第1の端子に接続され、この電圧
増幅回路15の出力端子は、第2の標本化回路9の入力
端子であるスイッチ6の第1の端子に接続されている。
第2の標本化回路9以降の構成は第1の実施例と同様で
ある。
13はアナログ信号1を標本化する。電圧増幅回路15
は、第1の標本化回路13の出力電圧である標本化され
たアナログ電圧と参照電圧2との差電圧を増幅して出力
する。第2の標本化回路9の出力は、電圧増幅回路15
の出力である増幅された差電圧に追従して変化する。第
1の標本化回路13が標本化動作から追従動作に移る前
に、第2の標本化回路9は電圧増幅回路15の出力電圧
を標本化する。これにより、第1の標本化回路13が追
従動作に移ったのちにおいてもアナログ信号1と参照電
圧2との差電圧を増幅した電圧が論理レベル増幅回路1
0に入力される。論理電圧に増幅された論理レベル増幅
回路10の出力は、論理回路11によってA/D変換出
力12に変換される。
0の電圧増幅に必要な時間を従来に比較して長く取るこ
とができるだけでなく、電圧増幅を電圧増幅回路15と
論理レベル増幅回路10とで分担することができるの
で、増幅精度が向上する。したがって、A/D変換器の
微分非直線性誤差が小さくなる。
例について述べる。図3に、電圧転送方式を採用した本
発明の第3の実施例のA/D変換器の構成を示す。本実
施例の構成は、図1(実施例1)中の第1の標本化回路
3の出力端子と第2の標本化回路9の入力端子との間
に、オフセット電圧を差し引くための減算回路16を介
在させたものである。
0の電圧増幅に必要な時間を従来に比較して長く取るこ
とができるだけでなく、第1の標本化回路3の出力に生
じるオフセット電圧を除去できるので、増幅精度が向上
する。したがって、A/D変換器の微分非直線性誤差が
小さくなる。
例について述べる。図4に、電圧転送方式を採用した本
発明の第4の実施例のA/D変換器の構成を示す。本実
施例の構成は、図2(実施例2)中の電圧増幅回路15
の出力端子と第2の標本化回路9の入力端子との間に、
オフセット電圧を差し引くための減算回路16を介在さ
せたものである。
0の電圧増幅に必要な時間を従来に比較して長く取るこ
とができるだけでなく、電圧増幅を電圧増幅回路15と
論理レベル増幅回路10とで分担することができ、かつ
電圧増幅回路15の出力に生じるオフセット電圧を除去
できるので、増幅精度が向上する。したがって、A/D
変換器の微分非直線性誤差が小さくなる。
例について述べる。図5に、電圧転送方式を採用した本
発明の第5の実施例のA/D変換器の構成を示す。まず
構成について説明する。第1の標本化回路24は、スイ
ッチ25と、保持容量26と、入出力端子間が短絡され
る第1の電圧増幅回路27とを有する。第1の標本化回
路24の出力端子すなわちスイッチ25と保持容量26
との接続点は、第2の端子が参照電圧2に接続された第
2の電圧増幅回路28の第1の端子に接続されている。
第2の電圧増幅回路28の出力端子は、第2の標本化回
路9の入力端子に接続されている。第2の標本化回路9
以降の構成は第1の実施例と同様である。
24は、入出力端子が短絡したときにバイアスされる第
1の電圧増幅回路27のバイアス電圧とアナログ信号1
の電圧との差電圧を保持容量26で保持することによ
り、アナログ信号1を標本化する。第2の電圧増幅回路
28は、第1の標本化回路24の出力電圧である標本化
されたアナログ電圧と参照電圧2との差電圧を増幅して
出力する。第2の標本化回路9の出力は、第2の電圧増
幅回路28の出力である増幅された差電圧に追従して変
化する。第1の標本化回路24が標本化動作から追従動
作に移る前に、第2の標本化回路9は第2の電圧増幅回
路28の出力電圧を標本化する。これにより、第1の標
本化回路24が追従動作に移ったのちにおいてもアナロ
グ信号1と参照電圧2との差電圧を増幅した電圧が論理
レベル増幅回路10に入力される。論理電圧に増幅され
た論理レベル増幅回路10の出力は、論理回路11によ
ってA/D変換出力12に変換される。
0の電圧増幅に必要な時間を従来に比較して長く取るこ
とができるだけでなく、電圧増幅を第2の電圧増幅回路
28と論理レベル増幅回路10とで分担することができ
るので、増幅精度が向上する。したがって、A/D変換
器の微分非直線性誤差が小さくなる。
例について述べる。図6に、電圧転送方式を採用した本
発明の第6の実施例のA/D変換器の構成を示す。まず
構成について説明する。第1の標本化回路24は、スイ
ッチ25と、保持容量26と、入出力端子間が短絡され
る第1の電圧増幅回路27とを有する。第1の標本化回
路24の出力端子すなわちスイッチ25と保持容量26
との接続点は、第2の端子が参照電圧2に接続された第
2の電圧増幅回路28の第1の端子に接続されている。
第2の電圧増幅回路28の出力電圧は、第2の標本化回
路31に供給される。第2の標本化回路31は、第1の
標本化回路24と同様に、スイッチ32と、保持容量3
3と、入出力端子間が短絡される第3の電圧増幅回路3
4とを有する。第2の標本化回路31の出力端子すなわ
ちスイッチ32と保持容量33との接続点は、第2の端
子が第1の電圧増幅回路27の出力端子に接続された第
4の電圧増幅回路30の第1の端子に接続されている。
第4の電圧増幅回路30の出力端子は論理レベル増幅回
路10の入力端子に接続されており、該論理レベル増幅
回路10の出力端子は論理回路11の入力端子に接続さ
れている。12はA/D変換出力である。
24は、入出力端子が短絡したときにバイアスされる第
1の電圧増幅回路27のバイアス電圧とアナログ信号1
の電圧との差電圧を保持容量26で保持することによ
り、アナログ信号1を標本化する。第2の電圧増幅回路
28は、第1の標本化回路24の出力電圧である標本化
されたアナログ電圧と参照電圧2との差電圧を増幅して
出力する。つまり、第2の標本化回路31の入力電圧
は、アナログ信号1と参照電圧2との差電圧に追従して
変化する。第2の標本化回路31は、入出力端子が短絡
したときにバイアスされる第3の電圧増幅回路34のバ
イアス電圧と第2の電圧増幅回路28の出力電圧との差
電圧を保持容量33で保持することにより、第1の標本
化回路24が標本化動作から追従動作に移る前に第2の
電圧増幅回路28の出力電圧を標本化する。第4の電圧
増幅回路30は、第2の標本化回路31の出力電圧から
第1の電圧増幅回路27のバイアス電圧を差し引いた電
圧を増幅して出力する。これにより、第1の標本化回路
24が追従動作に移ったのちにおいてもアナログ信号1
と参照電圧2との差電圧を増幅した電圧が論理レベル増
幅回路10に入力される。論理電圧に増幅された論理レ
ベル増幅回路10の出力は、論理回路11によってA/
D変換出力12に変換される。
0の電圧増幅に必要な時間を従来に比較して長く取るこ
とができるだけでなく、電圧増幅を第2及び第4の電圧
増幅回路28,30と論理レベル増幅回路10とで分担
することができ、増幅精度が向上する。したがって、A
/D変換器の微分非直線性誤差が小さくなる。
例について述べる。図7に、容量による補間方式を採用
した本発明の第7の実施例のA/D変換器の構成を示
す。まず構成について説明する。アナログ電圧に接続さ
れた標本化回路35の出力端子が第2の入力端子が第1
の参照電圧2aに接続された電圧増幅回路37の第1の
入力端子に接続されている。アナログ電圧に接続された
標本化回路36の出力端子が第2の入力端子が第2の参
照電圧2bに接続された電圧増幅回路43の第1の入力
端子に接続されている。前記電圧増幅回路37の出力端
子は電圧増幅回路38の入力端子と第2の端子が電圧増
幅回路42の第1の端子に接続された補間容量40の第
1の端子に接続されている。電圧増幅器43の出力端子
は、電圧増幅回路44の入力端子と、第2の端子が前記
電圧増幅器42の第2の端子に接続された補間容量41
の第1の端子に接続されている。電圧増幅回路38の出
力端子は電圧増幅回路39の入力端子と第2の端子が電
圧増幅回路46の第1の端子に接続されている補間容量
45の第1の端子に接続されている。電圧増幅器42の
出力端子は電圧増幅回路48の入力端子と第2の端子が
電圧増幅器46の第2の端子に接続されている補間容量
47の第1の端子と第2の端子が電圧増幅回路50の第
1の端子に接続されている補間容量49の第1の端子と
に接続されている。電圧増幅回路44の出力端子は電圧
増幅器52の入力端子と第2の端子が電圧増幅器50の
第2の端子に接続されている補間容量51の第1の端子
に接続されている。電圧増幅回路39、46、48、5
0、52の出力端子は出力端子が論理回路11の入力端
子に接続された論理レベル増幅回路10の入力端子に接
続されている。12はA/D変換出力である。
36はアナログ電圧Vinを標本化し、標本化されたアナ
ログ電圧と電圧値Vr1の第1の参照電圧2aとの差電圧
Vr1−Vinを電圧増幅回路37(電圧増幅度A1 )によ
ってA1 (Vr1−Vin)に増幅し、標本化されたアナロ
グ電圧と電圧値Vr2(>Vr1)の第2の参照電圧2bと
の差電圧を電圧増幅回路43(電圧増幅度A1 )によっ
てA1 (Vr2−Vin)に増幅する。A1 (Vr1−Vin)
とA2 (Vr2−Vin)の電圧を補間容量40、41によ
って等分割し、A1 {(Vr2+Vr1)/2−Vin}とす
る。等分割された電圧は電圧増幅回路42(電圧増幅度
A2 )によってA1 ・A2 {(Vr2+Vr1)/2−Vi
n}に増幅される。すなわち、電圧増幅回路42は標本
化アナログ電圧Vinと第1の参照電圧と第2の参照電圧
の中間電圧(Vr2+Vr1)/2の差電圧を増幅すること
になり、補間容量40、41によって第1の参照電圧と
第2の参照電圧の中間電圧が発生していることがわか
る。同様に、補間容量45、47と電圧増幅回路46
(電圧増幅度A3 )によって第2の参照電圧Vr2と(V
r1+Vr2)/2間の中間電圧3・Vr2/4+Vr1/4と
標本化アナログ電圧との差電圧をA1 ・A2 ・A3
{(3・Vr2+Vr1)/4−Vin}に増幅する。補間容
量49、51と電圧増幅回路50(電圧増幅度A3 )に
よって(Vr2+Vr1)/2と第1の参照電圧Vr1の中間
電圧(Vr2+3・Vr1)/4と標本化アナログ電圧との
差電圧をA1 ・A2 ・A3 {(Vr2+3・Vr1)/4−
Vin}に増幅する。電圧増幅回路39(電圧増幅度A
3)は電圧増幅回路38の出力電圧をA1 ・A2 ・A3
(Vr1−Vin)に増幅する。同様に、電圧増幅回路4
8、52(各々の電圧増幅度A3 )は前段増幅回路の出
力電圧をA1 ・A2 ・A3 {(Vr2+Vr1)/2−Vi
n}、A1 ・A2 ・A3 (Vr2−Vin)にそれぞれ増幅
する。電圧増幅回路39、46、48、50、52の出
力電圧は論理レベル増幅回路10によって論理電圧レベ
ルに電圧増幅され、論理回路11によってA/D変換出
力12として出力される。
を等分割した電圧点を前段の標本化回路の出力端子間に
接続された補間容量と前段の電圧増幅回路の出力端子間
に接続された補間容量によって発生させることで電圧増
幅回路の必要数が削減され、消費電力が低減される。
例について述べる。図8に、電圧転送方式と容量による
補間方式との双方を採用した本発明の第8の実施例のA
/D変換器の構成を示す。まず構成について説明する。
標本化回路21の出力端子は標本化回路53の入力端子
と標本化回路58の第1の入力端子に接続されている。
標本化回路22の出力端子は標本化回路65の入力端子
と標本化回路58の第2の入力端子に接続されている。
標本化回路53はスイッチ54と保持容量55と入出力
端を短絡するとバイアス電圧を発生する電圧増幅回路5
6とを構成要素とし、保持容量55によってバイアス電
圧と入力電圧との差電圧を標本化する機能を持ってい
る。標本化回路65は標本化回路53と同様の構成であ
る。標本化回路58はスイッチ59、61と保持容量6
0、63と入出力端を短絡したときにバイアス電圧を発
生する電圧増幅回路62を構成要素とし、保持容量60
によってバイアス電圧と第1の入力端子に入力された電
圧との差電圧を標本化し、保持容量63によってバイア
ス電圧と第2の入力端子に入力された電圧を標本化する
構成である。標本化回路53の出力端子と、標本化回路
66の入力端子と標本化回路68の第1の端子との接続
点との間には、電圧増幅回路57が接続されている。標
本化回路58の出力端子と、標本化回路68の第2の入
力端子と標本化回路70の入力端子と標本化回路72の
第1の入力端子との接続点との間には、電圧増幅回路6
4が接続されている。標本化回路65の出力端子と、標
本化回路72の第2の入力端子と標本化回路74の入力
端子との接続点との間には、電圧増幅回路76が接続さ
れている。標本化回路66、68、70、72、74の
各々の出力端子は電圧増幅回路67、69、71、7
3、75の各々の入力端子に接続されている。電圧増幅
回路67、69、71、73、75の各々の出力端子
は、出力端子が論理回路11の入力端子に接続された論
理レベル増幅回路10の出力端子に接続されている。1
2はA/D変換出力である。
標本化されたアナログ電圧Vinと電圧値Vr1の第1の参
照電圧2aとの差電圧Vr1−Vinを出力する。標本化回
路22は標本化されたアナログ電圧と電圧値Vr2(>V
r1)の第2の参照電圧2bとの差電圧Vr2−Vinを出力
する。標本化されたアナログ電圧と第1の参照電圧との
電圧差を標本化回路53が標本化し、標本化されたアナ
ログ電圧と第2の参照電圧との電位差を標本化回路65
が標本化する。標本化されたアナログ電圧と第1の参照
電圧間の電圧差Vr1−Vinは保持容量60によって標本
化され、標本化されたアナログ電圧と第2の参照電圧の
電圧差Vr2−Vinは保持容量63によって標本化され
る。電圧増幅回路57、76(電圧増幅度A1 )は標本
化回路53、65の出力電圧をA1 (Vr1−Vin),A
1 (Vr2−Vin)に増幅する。電圧増幅回路64(電圧
増幅度A1 )は標本化されたアナログ電圧と第1の参照
電圧間の電圧と標本化されたアナログ電圧と第2の参照
電圧間の中間電圧を増幅し、A1 {(Vr2+Vr1)/2
−Vin}とする。すなわち標本化されたアナログ電圧V
inと第1の参照電圧と第2の参照電圧の中間電圧(Vr2
+Vr1)/2との差電圧を増幅する。標本化回路66、
70、74は各々、電圧増幅回路57、64、76の出
力電圧を標本化し、電圧増幅回路67、71、75(電
圧増幅度A2 )が各々の標本化された電圧を増幅し、そ
れぞれA1 ・A2 (Vr1−Vin),A1・A2 {(Vr2
+Vr1)/2−Vin},A1 ・A2 (Vr2−Vin)とす
る。標本化回路68は電圧増幅回路57、64の出力電
圧A1 (Vr1−Vin),A1 {(Vr2+Vr1)/2−V
in}を標本化し、電圧増幅回路69(電圧増幅度A2 )
によって標本化された電圧の中間電圧A1 ・A2 {(V
r2+3Vr1)/4−Vin}を増幅する。すなわち、標本
化されたアナログ電圧Vinと第1の参照電圧と第1、2
の参照電圧間の中間電圧(Vr2+3Vr1)/4との電圧
差を増幅するわけである。標本化回路72は標本化回路
68と同様の動作を行なうことにより、標本化されたア
ナログ電圧と第1、2の参照電圧の中間電圧と第2の参
照電圧との電圧差を増幅し、A1 ・A2 {(3Vr2+V
r1)/4−Vin}とする。電圧増幅回路67、69、7
1、73、75の出力信号は、論理レベル増幅回路10
によって論理レベルに増幅され、論理回路11によって
A/D変換出力12として出力される。
を等分割した電圧点を標本化回路の構成要素である電圧
増幅回路に接続された2つの保持容量によって発生させ
ることで標本化回路の必要数が削減され、消費電力が低
減される。
例を示す。本発明の請求項9〜11に係る5ビット直並
列型A/D変換器の構成が示されている。まず構成につ
いて説明する。下位比較器列80の構成要素である下位
電圧比較器90の構成はSW5、SW6、SW7、SW
8はスイッチであり、前述した構成のMOSトランジス
タによるトランスファーゲートである。SW6の第1の
端子はアナログ信号1に接続され、SW6の第2の端子
は容量C1の第1の端子に接続されている。SW5の第
1の端子は基準抵抗列及びスイッチ列84に接続され、
SW5の第2の端子は容量C1の第1の端子に接続され
ている。容量C1の第2の端子はインバータ82の入力
端子に接続される。インバータ82、83は前述したM
OSトランジスタによる構成である。SW7はインバー
タ82と並列接続されている。容量C2の第1の端子は
インバータ83の入力端子に接続され、容量C2の第2
の端子はインバータ82の出力端子に接続されている。
SW8はインバータ83と並列接続されている。以上が
下位電圧比較器90の構成である。なお、容量C1、ス
イッチSW7及びインバータ82は1段目電圧比較回路
Xを構成し、容量C2、スイッチSW8及びインバータ
83は2段目電圧比較回路Yを構成する。
比較器81は下位電圧比較器90と同等の構成である。
上位比較器列79の構成要素である上位電圧比較器群の
SW2の容量C1が接続されていない側の端子が、基準
抵抗列98によって分割された基準電圧2a(電圧Vr
0)と基準電圧2b(電圧Vr32)の1/4、2/
4、3/4の分割点(端子電圧Vr8、Vr16、Vr
24点)にそれぞれ接続され、SW1はアナログ信号1
に接続されている。上位比較器列79の出力端子は上位
論理回路86に接続されている。下位比較器列80の構
成要素である下位電圧比較器群のSW5はスイッチ列8
5、91〜93に接続され、出力端子は下位論理回路8
7に接続され、SW6はアナログ信号1に接続されてい
る。
基準電圧2aと基準電圧2bの1/32、2/32、3
/32、4/32、5/32、6/32、7/32の分
割点(端子電圧Vr1、Vr2、Vr3、Vr4、Vr
5、Vr6、Vr7点)に接続されている。スイッチ列
91の構成要素のスイッチ群は基準電圧2aと基準電圧
2bの9/32、10/32、11/32、12/3
2、13/32、14/32、15/32の分割点(端
子電圧Vr9、Vr10、Vr11、Vr12、Vr1
3、Vr14、Vr15点)に接続されている。スイッ
チ列92の構成要素のスイッチ群は基準電圧2aと基準
電圧2bの17/32、18/32、19/32、20
/32、21/32、22/32、23/32の分割点
(端子電圧Vr17、Vr18、Vr19、Vr20、
Vr21、Vr22、Vr23点)に接続されている。
スイッチ列93の構成要素のスイッチ群は基準電圧2a
と基準電圧2bの25/32、26/32、27/3
2、28/32、29/32、30/32、31/32
の分割点(端子電圧Vr25、Vr26、Vr27、V
r28、Vr29、Vr30、Vr31点)に接続され
ている。上位論理回路86の出力端子と下位論理回路8
7の出力端子とは加算回路88に接続されている。加算
回路88はA/D変換出力89を出力する。以上が5ビ
ット直並列型A/D変換器の構成である。
に、上位比較器列79と下位比較器列80のスイッチの
動作タイミングを示す。上位電圧比較器群は待機期間に
おいてSW1〜4はOFF状態となっている。待機期間
では、上位電圧比較器群は電圧比較器としての動作であ
るサンプル動作、ホールド動作、比較動作のいずれの動
作も行なっていない。次のサンプル期間に備えているだ
けである。次の動作期間であるサンプル期間はSW1、
3、4がON状態となり前述における電圧比較器の動作
に従ってアナログ信号電圧をサンプリングする。次の動
作である上位比較期間では、SW2がON状態になり、
上位電圧比較器群は出力結果を出力する。以上が上位電
圧比較器群の動作内容であり基本クロックの1周期で1
サイクルの動作が行なわれている。基本クロックとはA
/D変換器の場合は外部からA/D変換器に入力される
クロックのことである。
する。1段目電圧比較回路群は上位電圧比較器群と同じ
期間においてサンプル期間となり、SW6、7はON状
態となりアナログ信号電圧をサンプリングする。次のホ
ールド期間ではSW6、7はOFF状態となりアナログ
信号電圧は保持される。上位電圧比較器群と同等のアナ
ログ信号電圧を保持するわけである。次の下位比較期間
ではSW5がON状態になり、上位電圧比較器群の比較
結果に従って選択された下位電圧比較範囲が1段目電圧
比較回路に印加され比較動作が行なわれる。1段目電圧
比較回路の下位比較期間のときには2段目電圧比較回路
がサンプル期間となるようにSW8はON状態となり、
2段目電圧比較回路は1段目電圧比較回路から出力され
る比較電圧をサンプリングする。次の下位比較期間は1
段目電圧比較回路がサンプル期間に相当する期間であ
り、SW8がOFF状態、SW7がON状態となり、2
段目電圧比較回路がサンプリングした電圧と1段目電圧
比較回路のバイアス電圧Vaが比較される。次に待機期
間にはいる。以上のように1段目電圧比較回路及び2段
目電圧比較回路は基本クロックの1周期で1サイクルの
動作が行なわれている。動作が開始する時間が異なって
おりパイプライン動作を行なっているわけである。した
がって、基本クロックの1周期ごとに下位比較結果が出
力される。
器列を有するA/D変換器では避け得なかった電圧比較
器列間のしきい値電圧のばらつきによる精度低下をなく
すことができる。すなわち微分非直線性誤差が小さくな
る。
ち、図24に示すように、従来の直並列型A/D変換器
(図11)では下位電圧比較器の比較電圧の不感帯がT
iと比較的大きいのに対して、本実施例の直並列型A/
D変換器ではTjと短い時間となる。不感帯時間は次の
ような理由で生じる。下位電圧比較器が基準抵抗列にス
イッチ列によって接続された時点での基準抵抗からのパ
ルス電流及び、SW5のフィードスルーによって注入
(または抽出)された電荷によるパルス電流によって出
力電圧が変動するが、この電圧変動の方向が比較電圧の
セトリング電圧と異なる場合は、異なる方向に移動して
いる時間が存在することになる。これが不感帯時間とな
るわけである。従来方式では下位電圧比較器96は下位
比較器間においてインバータ3段の電圧利得のためにパ
ルス電流による電圧変動が大きくなり比較電圧のしきい
値であるVaにもどるのに多くの時間を要した。これに
対して本実施例(図10)によれば、パルス電流が印加
される時点では下位比較器間にあるのはインバータ8
2、SW7、C1で構成される1段目電圧比較回路のみ
であるため、1段のみの電圧利得でパルス電流による小
さな電圧変動が生じることになりVaにもどるのに必要
な時間は従来方式に比べて短い時間となる。したがっ
て、従来方式の不感帯時間Tiに比べて本実施例の場合
の不感帯時間Tjは短くなり、これによって変換速度が
向上する。
の場合のクロックのタイミング(図14)と従来のクロ
ックのタイミング(図16)とを比較すると、従来は下
位電圧比較器の3段のインバータがサンプル期間とホー
ルド期間を合わせて基本クロックの1周期の間、貫通電
流が流れていたが、本実施例では1段目電圧比較回路は
サンプル期間とホールド期間を合わせて3/4周期の間
であり、2段目電圧比較回路では1/4周期の間であ
り、貫通電流が従来に較べて減少することがわかる。
実施例を示す。本発明の請求項12〜15に係る6ビッ
ト直並列型A/D変換器の構成が示されている。まず構
成について説明する。基準抵抗列及びスイッチ列84、
上位比較器列79、アナログ信号1、基準電圧2a、2
b、加算回路88は図10に示した構成と同等である。
異なる点は下位比較器列120の構成である。すなわち
SW5の第1の端子は基準抵抗列130に接続されてお
り、SW5の第2の端子は入力段110の出力端子とな
っている。SW6の第1の端子はアナログ信号1に接続
されており、SW6の第2の端子は入力段110の出力
端子になっている。SW5の第2の端子とSW6の第2
の端子は接続されている。
路111の入力端子になっており、容量C1の第2の端
子がインバータ99の入力端子に接続されており、SW
7とインバータ99は並列接続されており、インバータ
99の出力端子は1段目電圧比較回路111の出力端子
となっている。容量C2の第1の端子は2段目電圧比較
回路112の入力端子となり、容量C2の第2の端子は
インバータ100の入力端子と接続されており、SW8
とインバータ100は並列接続されており、インバータ
100の出力端子は2段目電圧比較回路112の出力端
子となる。第1の容量C3の第1の端子は2段目電圧比
較回路113の第1の入力端子となり、第1の容量C3
の第2の端子はインバータ103の入力端子に接続され
ており、第2の容量C3の第1の端子は2段目電圧比較
回路113の第2の入力端子となり、第2の容量C3の
第2の端子はインバータ103の入力端子に接続されて
おり、SW8とインバータ103は並列接続されてお
り、インバータ103の出力端子は2段目電圧比較回路
113の出力端子となっている。2段目電圧比較回路1
14は2段目電圧比較回路112と同等の構成をなして
いる。
路115の入力端子になっており、C4の第2の端子が
インバータ101の入力端子に接続されており、SW9
とインバータ101は並列接続されており、インバータ
101の出力端子は3段目電圧比較回路115の出力端
子となる。第1の容量C5の第1の端子は3段目電圧比
較回路116の第1の入力端子となり、第1の容量C5
の第2の端子はインバータ104の入力端子に接続され
ており、第2の容量C5の第1の端子は3段目電圧比較
回路116の第2の入力端子となり、第2の容量C5の
第2の端子はインバータ104の入力端子に接続されて
おり、SW9とインバータ104は並列接続されてお
り、インバータ104の出力端子は3段目電圧比較回路
116の出力端子となっている。3段目電圧比較回路1
17、119は3段目電圧比較回路115と同等の構成
になっている。3段目電圧比較回路118は3段目電圧
比較回路116と同等の構成になっている。
回路111の入力端子に接続されており、1段目電圧比
較回路111の出力端子は2段目電圧比較回路112の
入力端子に接続されており、2段目電圧比較回路112
の出力端子は3段目電圧比較回路115の入力端子に接
続されており、3段目電圧比較回路115の出力端子は
下位論理回路109に接続されている。2段目電圧比較
回路113の第1の入力端子は1段目電圧比較回路11
1の出力端子に接続されており、第2の入力端子は1段
目電圧比較回路121の出力端子に接続され、2段目電
圧比較回路113の出力端子は3段目電圧比較回路11
7の入力端子に接続されており、3段目電圧比較回路1
17の出力端子は下位論理回路109に接続されてい
る。3段目電圧比較回路116の第1の入力端子は2段
目電圧比較回路112の出力端子に接続されており、第
2の入力端子は2段目電圧比較回路113の出力端子に
接続されており、3段目電圧比較回路118の第1の入
力端子は2段目電圧比較回路113の出力端子に接続さ
れており、第2の入力端子は2段目電圧比較回路114
の出力端子に接続されている。1段目電圧比較回路11
1、2段目電圧比較回路112、113、3段目電圧比
較回路115、116、117、118の構成をもつ下
位電圧比較器が隣接する下位電圧比較器間で構成され
て、下位比較器列120を構成している。
に従って動作の詳細な説明をする。上位電圧比較器群は
待機期間ではSW1〜4はOFF状態である。サンプル
期間にはいるとSW1、3、4はON状態となる。上位
比較期間にはいるとSW2はON状態になる。以上の1
サイクルの動作で前述の電圧比較器の動作で説明したよ
うにアナログ信号電圧と参照電圧が比較される。下位電
圧比較器群における1段目電圧比較回路のサンプル期間
は上位電圧比較回路のサンプル期間と同等の期間であ
る。次にホールド期間がある。この時、上位電圧比較器
群と同等のアナログ信号電圧を保持するわけである。こ
のホールド期間に上位比較器列が上位比較結果を出力
し、下位電圧比較範囲を決定する。次の第1の下位比較
期間では、1段目電圧比較回路からアナログ信号電圧と
下位電圧比較範囲に相当する参照電圧との比較結果であ
る第1の比較電圧が出力される。1段目電圧比較回路が
第1の下位比較期間にあるとき、2段目電圧比較回路は
サンプル期間であり、第1の比較電圧がサンプリングさ
れる。次に2段目電圧比較回路の比較期間である第2の
下位比較期間にはいる。このとき1段目電圧比較回路は
サンプル期間であるから2段目電圧比較回路は第1の比
較電圧とVaを比較することになり第2の比較電圧を出
力する。第2の下位比較期間において3段目電圧比較回
路はサンプル期間となっているから、第2の比較電圧は
3段目の電圧比較回路がサンプリングすることとなる。
次に3段目電圧比較回路は比較期間である第3の下位比
較期間にはいる。このとき2段目電圧比較回路はサンプ
ル期間にはいっているので、第2の比較電圧とVaを比
較して第3の比較電圧を出力することになる。第3の比
較電圧は下位論理回路109に入力されることになる。
回路112〜114の電圧比較動作を説明する。図20
に示すように、時刻T4におけるアナログ電圧値Vi4
がA/D変換器にVin1としてサンプリングされるも
のとする。2段目電圧比較回路112〜114の入力端
子電圧の変化は図21(a)のように表される。1段目
電圧比較回路111の出力電圧VO2はアナログ信号電
圧Vin1がVr10<Vin1<Vr11の条件を満
たしているとき、参照電圧Vr11と比較するので、式
(4)を参照するとVaのオフセット電圧をもちGfを
比例係数としてVr11−Vin1に比例した電圧であ
ることが説明され、図21(a)において、Vr11を
通る直線で表される。次に1段目電圧比較回路121の
出力電圧VO1は参照電圧Vr10と比較することか
ら、Vaのオフセット電圧をもちGfを比例係数として
Vr10−Vin1に比例した電圧であることが説明さ
れ、図21(a)において、Vr10を通る直線で表さ
れる。容量C1〜C5には寄生容量が存在しないとする
と、VO1=VI1、VO2=VI2となり、VO1と
VO2は容量C3によって電圧分割されてVII1=1
/2(VO2−VO1)となり、図21(a)における
1/2(Vr11−Vr10)すなわちA点を通る直線
になる。すなわち2段目電圧比較回路113のしきい値
電圧が1/2(Vr11−Vr10)となり、見かけ上
の参照電圧点が発生したことになることがわかる。
する場合はC2/C3=2のように2段目電圧比較回路
を構成するインバータの入力端子に付加される寄生容量
が等しくなるように容量C2、C3の容量比を決めれ
ば、容量C2、C3と寄生容量による電価再分配が同等
に発生するので、インバータの見かけ上の電圧利得が等
しくなり、上述のしきい値電圧は1/2(Vr11−V
r10)に発生する。VII2についても同様であり、
VII2=1/2(VO3−VO2)となり、1/2
(Vr12−Vr11)の電圧レベルであるB点に見か
け上の参照電圧点が発生することになる。3段目電圧比
較回路115、117、119の入力端子電圧VI3、
VI4、VI5は、上述のVI1とVI2の電圧変化と
同様の理由で変化するので、図21(b)に示すよう
に、1/4(Vr10−Vr11)、1/2(Vr10
−Vr11)、3/4(Vr10−Vr11)に見かけ
上の参照電圧点が発生する。以上の電圧変化によって、
Vr10とVr11間に4分割されたC、A、D点の参
照電圧点が発生することがわかる。図23において例え
ばE点とF点間にアナログ信号電圧が存在すると判定さ
れると、上位ビットデジタル出力は10(2進数)を出
力し、下位ビットデジタル出力は0010(2進数)を
出力する。この結果は加算回路88によってA/D変換
出力100010(2進数)として出力されるわけであ
る。
する1段目電圧比較回路間に印加される参照電圧及び4
分割された見かけ上の参照電圧点によって4ビットの変
換を行なうわけである。この様子を図22に示した。以
下、図22にしたがって説明をする。インバータの上位
比較電圧範囲と、上位電圧比較器群が比較結果を出力す
ることで選択される下位比較電圧範囲とが示されてい
る。さらに、電圧比較回路の構成要素であるインバータ
の電圧利得の作用によって次のようなことが言える。す
なわち、下位比較電圧範囲を変換する1〜3段目電圧比
較回路が各段で隣接する電圧比較回路間の比較電圧範囲
がインバータの電圧利得によって増大し、後段の電圧比
較回路の比較精度を緩和することになるので微分非直線
性誤差が小さくなるわけである。これによって分解能を
向上させることが可能となる。さらに容量による比較電
圧の分割によって見かけ上の参照電圧を発生させ、電圧
比較回路を減少させている。したがって、電圧比較回路
の構成要素であるインバータの個数を減少することがで
き、サンプル期間及びホールド期間におけるインバータ
の総貫通電流を減少することができ、その結果として消
費電力を減少することができる。これら参照電圧点はデ
バイスパラメータによるしきい値のばらつきを緩和して
いる。
0の3段目電圧比較回路の出力端子の後に、本発明の構
成の電圧比較回路列を縦続接続することで向上すること
が可能となる。電圧比較回路の構成要素であるインバー
タの電圧利得直線領域は有限であるから、次段のインバ
ータの電圧利得直線領域に前段のインバータの出力電圧
がはいるように前段のインバータの電圧利得を調整する
必要がある。このような調整可能な電圧増幅器を適用す
ることで分解能をさらに向上することが可能になるわけ
である。電圧利得を調整することができる電圧比較器
を、図18(a)〜(c)に示した。これらを本発明の
第10の実施例である図12の6ビット直並列型A/D
変換器に適用することで分解能を向上することができ
る。
20における入力段110と1段目電圧比較回路111
の構成に加えて容量Csが加えられている。C1とCs
の電価再分配によって電圧利得を調整することができ
る。
20における入力段110と1段目電圧比較回路111
の構成に加えて反転増幅器129が付加されている。ス
イッチのタイミングは図15で示されたものと同等であ
る。インバータ128は反転増幅器129の入力端子を
Vaに設定し、反転増幅器129はPMOSの相互コン
ダクタンスとNMOSの相互コンダクタンスの比によっ
て例えば電圧利得を−1に設定することができる。
子を入力端子とし、C1の第2の端子とソースフォロア
回路である非反転増幅回路125の入力端子が接続され
ており、インバータ128とSW3は並列接続されてお
りインバータ128の入力端子は非反転増幅回路125
の入力端子に接続されている。インバータ128はSW
3がON状態となると非反転増幅器125がVaにバイ
アスされ、電圧利得が1倍である非反転増幅器125に
よって電圧フォロアーされる。すなわち電圧利得1倍に
設定された電圧比較器となるわけである。スイッチのタ
イミングは図15で示されたものと同等である。
スイッチのタイミングで説明したが、SW9の動作をS
W8の動作と同等として図14に示したスイッチのタイ
ミングにおいても下位比較器列120の動作は可能であ
り、前述の効果を得ることが可能となる。さらに図12
の実施例は2、3段目電圧比較回路において容量による
隣接する前段電圧比較回路の比較電圧の分割電圧を用い
た電圧比較回路を適用しているが、2段目電圧比較回路
及び3段目電圧比較回路の一方の電圧比較回路について
適用しても動作は可能であり、前述の効果を得ることが
可能となる。
ット並列型A/D変換器に本発明の電圧比較器列X、
Y、Zを適用することができ、前述の効果を得ることが
できることは自明である。なお、図17において、2
a,2bは基準電圧、123は基準抵抗列、124は論
理回路、Ciは補間容量である。
容量結合網を追加した変形例を図13に示す。すなわ
ち、隣接する電圧点間の電圧差が等しくなるように設計
された端子間に容量を接続するように、まず1段目電圧
比較回路群Xの構成要素である隣接インバータの入力端
子間を容量で結合する。また、2段目電圧比較回路群Y
の構成要素である隣接インバータの入力端子間を容量で
結合する。さらに、3段目電圧比較回路群Zの構成要素
である隣接インバータの入力端子間を容量で結合する。
1〜3段目電圧比較回路X、Y、Zには冗長電圧比較回
路を適用して終端の誤差電圧による効果を緩和すること
もできる。容量結合網N1、N2、N3を採用により、
特に1段目電圧比較回路群Xではスイッチからのフィー
ドスルーによって注入される(抽出される)電荷量のば
らつきによる微分非直線性の劣化を緩和できる。2、3
段目電圧比較回路群Y、Zでは、フィードスルーによっ
て注入される電荷のばらつきが緩和され、1、2段目イ
ンバータの電圧利得のばらつきが緩和される。インバー
タの電圧利得のばらつきが緩和されることにより、微分
非直線性誤差が低減されるのである。なお、これら1〜
3段目電圧比較回路に接続されている容量結合網N1、
N2、N3はいずれかを接続しない場合、例えば2段目
電圧比較回路Yに接続されている容量結合網N2を接続
しない構成も可能である。
インバータとスイッチと容量とで構成された1入力端
子、1出力端子の電圧比較器を採用したものであるが、
差動構成の電圧比較器を応用することも可能である。図
25に差動電圧比較器で構成された6ビット直並列型A
/D変換器を示す。上位比較器列132は容量とスイッ
チと差動増幅回路とで構成された電圧比較器である。下
位比較器列133は入力段と1〜3段目電圧比較回路と
で構成されている。
号電圧と参照電圧を切り換えるスイッチで構成されてい
る。1段目電圧比較回路Xは、差動増幅回路136の正
転入力端子にソースフォロア134が接続され、反転入
力端子にソースフォロア135が接続され、ソースフォ
ロア134の入力端子に第1の容量C5が接続されて第
1の入力端子となっており、ソースフォロア135の入
力端子に第2の容量C5が接続されて第2の入力端子と
なっている。2段目電圧比較回路Y1、Y2は、差動増
幅器の正転入力端子と反転出力端子との間をスイッチで
接続し、反転入力端子と正転出力端子との間をスイッチ
で接続し、1段目電圧比較回路の比較電圧をサンプリン
グする回路と、隣接する1段目電圧比較回路の比較電圧
を容量で分割してサンプリングする回路とで構成されて
いる。3段目電圧比較回路Z1、Z2は、2段目電圧比
較回路Y1、Y2と同等の構成であり、2段目電圧比較
回路の比較電圧をサンプリングする回路と、隣接する2
段目電圧比較回路の比較電圧を容量で分割してサンプリ
ングする回路とで構成されている。スイッチのタイミン
グを図27及び図28に示した。アナログ電圧を転送す
ることで下位電圧比較器を1系列にまとめており、さら
に容量補間によって電圧比較器の要求されるべき比較精
度を緩和している。微分非直線性誤差及び分解能が向上
し、消費電力が削減される。図26には容量結合を組み
込んだ変形例を示した。図26の構成によれば、スイッ
チのフィードスルーに加えて差動増幅器の電圧利得のば
らつきが緩和され、微分非直線性が向上する。
よれば、初段の標本化回路が標本化動作から追従動作に
移る前に次段の標本化回路はアナログ電圧と参照電圧間
の電圧を標本化することで前段の標本化回路が追従状態
に移ったのちにおいてもアナログ電圧と参照電圧間の電
圧を論理電圧に増幅する論理レベル増幅回路に入力され
る。そのために論理レベル増幅回路の電圧増幅に必要な
時間を従来に比較して長く取ることができ、増幅精度が
向上する。したがって、A/D変換器の微分非直線性が
向上する。
れば、前段の標本化回路が標本化動作から追従動作に移
る前に次段の標本化回路は増幅されたアナログ電圧と参
照電圧間の電圧を標本化することで前段の標本化回路が
追従状態に移ったのちにおいても増幅されたアナログ電
圧と参照電圧間の電圧を論理電圧に増幅する論理レベル
増幅回路に入力される。そのために論理レベル増幅回路
の電圧増幅に必要な時間を従来に比較して長く取ること
ができ、アナログ電圧と参照電圧間の電圧増幅度を電圧
増幅回路と分担することができ増幅精度が向上する。し
たがって、A/D変換器の微分非直線性が向上する。
れば、前段の標本化回路が標本化動作から追従動作に移
る前に次段の標本化回路は減算回路によって前段の標本
化回路のオフセット電圧を差し引かれたアナログ電圧と
参照電圧間の電圧を標本化することで前段の標本化回路
が追従状態に移ったのちにおいてもアナログ電圧と参照
電圧間の電圧を論理電圧に増幅する論理レベル増幅回路
に入力される。そのために論理レベル増幅回路がオフセ
ット電圧を差し引いたアナログ電圧と参照電圧間の電圧
の増幅に必要な時間を従来に比較して長く取ることがで
き増幅精度が向上する。したがって、A/D変換器の微
分非直線性が向上する。
れば、前段の標本化回路が標本化動作から追従動作に移
る前に次段の標本化回路は減算回路によって前段の標本
化回路のオフセット電圧を差し引かれたアナログ電圧と
参照電圧間の増幅電圧を標本化することで前段の標本化
回路が追従状態に移ったのちにおいてもアナログ電圧と
参照電圧間の電圧を論理電圧に増幅する論理レベル増幅
回路に入力される。そのために論理レベル増幅回路が増
幅されオフセット電圧を差し引いたアナログ電圧と参照
電圧間の電圧の増幅に必要な時間を従来に比較して長く
取ることができ増幅精度が向上する。したがって、A/
D変換器の微分非直線性が向上する。
れば、前段の標本化回路が標本化動作から追従動作に移
る前に次段の標本化回路はアナログ電圧と参照電圧間の
増幅電圧を標本化することで前段の標本化回路が追従状
態に移ったのちにおいても増幅されたアナログ電圧と参
照電圧間の電圧を論理電圧に増幅する論理レベル増幅回
路に入力される。そのために論理レベル増幅回路が増幅
されたアナログ電圧と参照電圧間の電圧の増幅に必要な
時間を従来に比較して長く取ることができ増幅精度が向
上する。したがって、A/D変換器の微分非直線性が向
上する。
れば、前段の標本化回路が標本化動作から追従動作に移
る前に次段の標本化回路は前段の標本化回路のオフセッ
ト電圧を差し引かれたアナログ電圧と参照電圧間の増幅
電圧を標本化することで前段の標本化回路が追従状態に
移ったのちにおいてもアナログ電圧と参照電圧間の電圧
を論理電圧に増幅する論理レベル増幅回路に入力され
る。そのために論理レベル増幅回路が増幅されオフセッ
ト電圧を差し引いたアナログ電圧と参照電圧間の電圧の
増幅に必要な時間を従来に比較して長く取ることができ
増幅精度が向上する。したがって、A/D変換器の微分
非直線性が向上する。
れば、第1、2の参照電圧間を等分割した電圧点を前段
の標本化回路の出力端子間に接続された補間容量と前段
の電圧増幅回路の出力端子間に接続された補間容量によ
って発生させ、電圧増幅回路によって標本化されたアナ
ログ電圧と参照電圧の等分割電圧間の電圧を増幅するこ
とで前段の電圧増幅器の必要数を削減し、消費電力を減
少させる。
れば、第1、2の参照電圧間を等分割した電圧点を前段
の標本化回路の出力端子間に接続された2つの保持容量
によってによって発生させて、2つの保持容量と電圧増
幅回路によって標本化されたアナログ電圧と第1、2の
参照電圧間の等分割電圧との電圧差を増幅することで前
段の標本化回路と電圧増幅回路の必要数を削減し、消費
電力を減少させる。
器によれば、前段電圧比較回路から出力される比較電圧
を次段の電圧比較回路がサンプリングすることで、これ
まで2系列必要とした下位比較器列を1系列とした。こ
れによって、従来2系列の電圧比較器列を有するA/D
変換器では避けることのできなかった電圧比較器列間の
しきい値電圧のばらつきによる精度低下をなくすことが
できる。すなわち微分非直線性が向上する。また、従来
方式に比べて不感帯時間が短くなり、変換速度が向上す
る。さらに、消費電力を削減できる。
換器によれば、隣接する前段電圧比較回路から出力され
る比較電圧を容量によって分割して見かけ上の参照電圧
を発生させる。これによって前段電圧比較回路が減少す
るため消費電力が減少する。さらに、1段目電圧比較回
路数が減少するために入力容量数が減少し、A/D変換
器の入力容量値が減少し、A/D変換器の前段の回路の
負荷容量を減少することになり、S/N比を向上するこ
とができる。さらに見かけ上の参照電圧間及び比較電圧
間は増幅されているので、次段電圧比較回路の比較誤差
が緩和され、微分非直線性誤差が向上する。
換器によれば、電圧比較器の要求される電圧精度が緩和
され、高速、低微分非直線性誤差が実現する。
よれば、パイプライン動作時に各段の電圧利得によって
パイプラインの段数の増加にしたがって電圧比較器の出
力電圧が次段の電圧比較器の線形増幅領域から外れるこ
となく設計することができる。すなわち分解能を向上す
ることができる。
成図である。
成図である。
成図である。
成図である。
成図である。
成図である。
成図である。
成図である。
型A/D変換器の構成図である。
図である。
型A/D変換器の構成図である。
た変形例の構成図である。
る。
る。
る。
/D変換器の構成図である。
比較回路の構成図、(b)は相互コンダクタンス比によ
って電圧利得を設定できる電圧比較回路の構成図、
(c)は電圧利得が1倍の電圧比較回路の構成図であ
る。
る。
ある。
力端子電圧曲線を、(b)は3段目電圧比較回路のイン
バータ入力端子電圧曲線を各々示す図である。
び下位電圧比較比較範囲を示す図である。
データ出力を、(b)はA/D変換器の下位ビットデジ
タルデータ出力を示す各々示す図である。
説明するための図である。
圧比較器を用いた6ビット直並列型A/D変換器の構成
図である。
た変形例の構成図である。
る。
ある。
Claims (21)
- 【請求項1】 アナログ入力電圧を標本化するための第
1の標本化手段と、 標本化されたアナログ入力電圧と参照電圧の電位差を標
本化するための第2の標本化手段とを備え、 前記第2の標本化手段の出力電圧を比較信号としてA/
D変換を行なうことを特徴とするA/D変換器。 - 【請求項2】 アナログ入力電圧を標本化するための第
1の標本化手段と、 標本化されたアナログ入力電圧と参照電圧の電位差を増
幅するための増幅手段と、 前記増幅手段の出力電圧を標本化するための第2の標本
化手段とを備え、 前記第2の標本化手段の出力電圧を比較信号としてA/
D変換を行なうことを特徴とするA/D変換器。 - 【請求項3】 アナログ入力電圧を標本化し、標本化さ
れたアナログ電圧と参照電圧の差電圧を出力するための
第1の標本化手段と、 前記第1の標本化手段のオフセット電圧を減算するため
の減算回路手段と、 前記減算回路手段の出力電圧を標本化するための第2の
標本化手段とを備え、 前記第2の標本化手段の出力電圧を比較信号としてA/
D変換を行なうことを特徴とするA/D変換器。 - 【請求項4】 アナログ入力電圧を標本化するための第
1の標本化手段と、 標本化されたアナログ入力電圧と参照電圧間の電位差を
増幅するための増幅手段と、 前記増幅手段の出力電圧から該増幅手段のオフセット電
圧を差し引くための減算回路手段と、 前記減算回路手段の出力電圧を標本化するための第2の
標本化手段とを備え、 前記第2の標本化手段の出力電圧を比較信号としてA/
D変換を行なうことを特徴とするA/D変換器。 - 【請求項5】 保持容量と入出力間を短絡した時に入出
力端にバイアス電圧を発生する増幅器とを用いてアナロ
グ入力信号を標本化するための第1の標本化手段と、 標本化されたアナログ入力電圧と参照電圧の電位差を増
幅するための増幅手段と、 前記増幅手段の出力電圧を標本化するための第2の標本
化手段とを備え、 前記第2の標本化手段の出力電圧を比較信号としてA/
D変換を行なうことを特徴とするA/D変換器。 - 【請求項6】 第1の保持容量と入出力間を短絡した時
に入出力端にバイアス電圧を発生する第1の増幅器とを
用いてアナログ入力信号を標本化するための第1の標本
化手段と、 標本化されたアナログ入力電圧と参照電圧の電位差を増
幅するための第1の増幅手段と、 第2の保持容量と入出力間を短絡した時に入出力端にバ
イアス電圧を発生する第2の増幅器とを用いて前記第1
の増幅手段の出力電圧を標本化するための第2の標本化
手段と、 標本化された前記第1の増幅手段の出力電圧と前記第1
の増幅器が発生するバイアス電圧との差電圧を増幅する
ための第2の増幅手段とを備え、 前記第2の増幅手段の出力電圧を比較信号としてA/D
変換を行なうことを特徴とするA/D変換器。 - 【請求項7】 アナログ入力電圧を標本化するための複
数の標本化手段を備え、 標本化された各々のアナログ入力電圧と各々の参照電圧
の電位差を増幅する増幅手段の出力電圧を増幅する増幅
手段の出力電圧と複数の補間容量と電圧増幅器を用い
て、増幅されたアナログ電圧と参照電圧間の電圧と増幅
されたアナログ電圧と隣接する参照電圧間の電圧を平均
化してアナログ電圧と隣接する参照電圧の中間電圧間の
電圧を増幅する増幅手段の出力電圧との各々の出力電圧
を増幅する増幅手段の出力電圧と複数の補間容量と電圧
増幅器を用いて、標本化された各々のアナログ入力電圧
と各々の参照電圧の電位差を増幅する増幅手段の出力電
圧を増幅する増幅手段の出力電圧と複数の補間容量と電
圧増幅器を用いて、アナログ電圧と隣接する参照電圧の
中間電圧間を増幅した電圧を増幅する増幅手段の出力電
圧との中間電圧を増幅する増幅手段の出力電圧を比較信
号としてA/D変換を行なうことを特徴とするA/D変
換器。 - 【請求項8】 アナログ入力電圧を標本化するための複
数の標本化手段を備え、 標本化された各々のアナログ入力電圧と各々の参照電圧
の電位差を入出力間を短絡したときに入出力端にバイア
ス電圧を発生する第1の増幅器の入出力端を短絡した第
1の増幅器と第1の保持容量を用いて標本化し、標本化
したアナログ電圧と参照電圧間の電圧を増幅する第1の
増幅手段と入出力間を短絡したときに入出力端にバイア
ス電圧を発生する第2の増幅器の入出力端を短絡した第
2の増幅器と第2の保持容量を用いて標本化し、標本化
したアナログ電圧と参照電圧の増幅された差電圧を増幅
する第2の増幅手段と、入出力間を短絡したときに入出
力端にバイアス電圧を発生する第3の増幅器の入出力端
を短絡した第3の増幅器と複数の保持容量を用いて隣接
するアナログ入力電圧と参照電圧の差電圧を各々標本化
しアナログ入力電圧と隣接する参照電圧間の中間電圧間
の電圧差を増幅する第3の増幅手段とアナログ入力電圧
と隣接する参照電圧間の中間電圧を増幅した差電圧を入
出力間を短絡したときに入出力端にバイアス電圧を発生
する第4,8の増幅器の入出力端を短絡した第4,8の
増幅器と第3,4の保持容量を用いて標本化し、標本化
された電圧を増幅する第4,8の増幅手段の出力電圧を
比較信号とし、アナログ入力電圧と参照電圧の増幅され
た差電圧とアナログ入力電圧と参照電圧の中間電圧の増
幅された差電圧を入出力間を短絡したときに入出力端に
バイアス電圧を発生する第5,7の増幅器の入出力端を
短絡した第5,7の増幅器と複数の保持容量を用いて標
本化し、アナログ電圧と隣接する参照電圧の中間電圧と
参照電圧の中間電圧の差電圧を増幅する第5,7の増幅
手段の出力電圧を比較信号とし、アナログ入力電圧と隣
接する参照電圧間の中間電圧間を増幅した差電圧を入出
力間を短絡したときに入出力端にバイアス電圧を発生す
る第6の増幅器の入出力端を短絡した第6の増幅器と第
5の保持容量を用いて標本化し、標本化された電圧を増
幅する第6の増幅手段の出力電圧を比較信号としてA/
D変換を行なうことを特徴とするA/D変換器。 - 【請求項9】 第1のアナログ電圧を追従し、保持する
時刻を決定する第1の制御信号に従って前記第1のアナ
ログ電圧を保持したのち、比較対照となる第2のアナロ
グ電圧と比較するための第1の保持及び比較回路と、 第3のアナログ電圧を追従し、保持する時刻を決定する
第2の制御信号に従って前記第3のアナログ電圧を保持
したのち、比較対照となる第4のアナログ電圧と比較す
るための第2の保持及び比較回路とを備え、 前記第1のアナログ電圧と前記第2のアナログ電圧を前
記第1の保持及び比較回路が比較した比較結果を第1の
比較電圧として出力し、該第1の比較電圧は前記第3の
アナログ電圧であるA/D変換器において、 前記第1の保持及び比較回路は、 第1の容量と、 第1の電圧増幅器と、 第1のスイッチと、 第1のアナログ電圧が印加されている端子と前記第1の
電圧比較器の入力端子との間を導通状態及び非導通状態
を切り替える機能と、前記第1のアナログ電圧の比較の
対照になる参照電圧と前記第1の電圧比較器の入力端子
との接続及び既参照電圧が印加されている端子との間を
導通状態及び非導通状態を切り替える機能とを兼ね備え
た入力段とを備え、 前記第1の電圧増幅器は前記第1のスイッチが並列接続
され、前記第1の容量の第1の端子は前記第1の電圧増
幅器の入力端子と前記第1のスイッチが接続されている
端子に接続され、前記第1のスイッチが導通状態となっ
ているときに前記第1の電圧増幅器は入力電圧と出力電
圧とが等しい第1の平衡電圧を発生し、前記第1の容量
の第2の端子は前記入力段の出力端子に接続され、 前記第2の保持及び比較回路は、 第2の容量と第2の電圧増幅器と第2のスイッチとを備
え、 前記第2の電圧増幅器は前記第2のスイッチが並列接続
され、前記第2の容量の第1の端子は前記第2の電圧増
幅器の入力端子と前記第2のスイッチが接続されている
端子に接続され、前記第2のスイッチが導通状態となっ
ているときに前記第2の電圧増幅器は入力電圧と出力電
圧とが等しい第2の平衡電圧を発生し、前記第2の容量
の第2の端子は前記第1の電圧比較器の出力端子に接続
され、 前記第2、4のアナログ電圧はそれぞれ既参照電圧であ
りかつ前記第1の平衡電圧であることを特徴とするA/
D変換器。 - 【請求項10】 請求項9記載のA/D変換器におい
て、 前記第1、2の電圧増幅器は、 入力電圧の変動分がないときにはそれぞれ第1、2平衡
電圧が出力され、入力電圧の変動分が前記第1、2の平
衡電圧よりも高い電圧となる場合は出力電圧は前記第
1、2の平衡電圧よりも低い電圧となる負の符号の電圧
利得をもつ反転増幅器を備えたことを特徴とするA/D
変換器。 - 【請求項11】 請求項9記載のA/D変換器におい
て、 前記第2の保持及び比較回路の出力端子に該第2の保持
及び比較回路と同等の他の保持及び比較回路が少なくと
も1つ以上、縦続接続回路として接続されており、 それぞれの保持及び比較回路の入力端子に接続されてい
る保持及び比較回路の出力端子から出力される比較電圧
を追従し保持し、比較対照となるアナログ電圧と比較
し、比較電圧を出力することで追従及び保持動作と比較
動作を連続して縦続に行なうことを特徴とするA/D変
換器。 - 【請求項12】第1のアナログ電圧を追従し、保持する
時刻を決定する第1の制御信号に従って前記第1のアナ
ログ電圧を保持したのち、比較対照となる第2のアナロ
グ電圧と比較するための第1の保持及び比較回路と、 第3のアナログ電圧を追従し、保持する時刻を決定する
第2の制御信号に従って第3のアナログ電圧を保持した
のち、比較対照となる第4のアナログ電圧と比較するた
めの第2の保持及び比較回路とを備え、 前記第1の保持及び比較回路が前記第1のアナログ電圧
を追従するときの出力電圧を第1の平衡電圧とし、該第
1の平衡電圧は前記第3のアナログ電圧であり、前記第
1のアナログ電圧と前記第2のアナログ電圧とを前記第
1の保持電圧及び比較回路で比較した結果を第1の比較
電圧とし、該第1の比較電圧は前記第4のアナログ電圧
であり、 前記第1のアナログ電圧を追従し、保持する時刻を決定
する前記第1の制御信号に従って前記第1のアナログ電
圧を保持したのち、比較対照となる第5のアナログ電圧
と比較するための第3の保持及び比較回路と、 第6のアナログ電圧を追従し、保持する時刻を決定する
前記第2の制御信号に従って前記第6のアナログ電圧を
保持したのち、比較対照となる第7のアナログ電圧と比
較するための第4の保持及び比較回路とを更に備え、 前記第3の保持及び比較回路が前記第1のアナログ電圧
を追従するときの出力電圧を第2の平衡電圧とし、該第
2の平衡電圧は前記第6のアナログ電圧であり、前記第
1のアナログ電圧と前記第5のアナログ電圧とを前記第
3の保持電圧及び比較回路で比較した結果を第2の比較
電圧とし、該第2の比較電圧は前記第7のアナログ電圧
であり、 前記第1の保持及び比較回路の出力端子と前記第3の保
持及び比較回路の出力端子間にそれぞれの第1、2の平
衡電圧を平均化し、平均化電圧を第1の補間電圧とし、
それぞれの比較結果である第1の比較電圧と第2の比較
電圧を平均化し、平均化電圧を第2の補間電圧とする手
段と、 前記第1の補間電圧を追従し、保持する時刻を決定する
前記第2の制御信号に従って前記第1の補間電圧を保持
したのち比較対照となる前記第2の補間電圧を比較する
ための第5の保持及び比較回路とを更に備えたことを特
徴とするA/D変換器。 - 【請求項13】 請求項12記載のA/D変換器におい
て、 前記第1、3の保持及び比較回路は、 第1の容量と、 第1の電圧増幅器と、 第1のスイッチと、 第1のアナログ電圧が印加されている端子と前記第1の
電圧比較器の入力端子との間を導通状態及び非導通状態
を切り替える機能と、前記第1のアナログ電圧の比較の
対照になる参照電圧と前記第1の電圧比較器の入力端子
との接続及び既参照電圧が印加されている端子との間を
導通状態及び非導通状態を切り替える機能とを兼ね備え
た入力段とを備え、 前記第1の電圧増幅器は前記第1のスイッチが並列接続
され、前記第1の容量の第1の端子は前記第1の電圧増
幅器の入力端子と前記第1のスイッチが接続されている
端子に接続され、前記第1のスイッチが導通状態となっ
ているときに前記第1の電圧増幅器は入力電圧と出力電
圧とが等しい第1、2の平衡電圧を発生し、前記第1の
容量の第2の端子は前記入力段の出力端子に接続され、 前記第2、4の保持及び比較回路は、 第2の容量と第2の電圧増幅器と第2のスイッチとを備
え、 前記第2の電圧増幅器は前記第2のスイッチが並列接続
され、前記第2の容量の第1の端子は前記第2の電圧増
幅器の入力端子と前記第2のスイッチが接続されている
端子に接続され、第3、4の平衡電圧を発生し、前記第
2の容量の第2の端子は前記第2、4の保持及び比較回
路の出力端子に接続され、 前記第2、4のアナログ電圧はそれぞれ隣接する参照電
圧であり、 前記第5の保持及び比較回路は、 第3、4の容量と第3の電圧増幅器と第3のスイッチと
を備え、 前記第3の電圧増幅器は前記第3のスイッチが並列接続
され、前記第3の容量の第1の端子は前記第1の保持及
び比較回路の出力端子に接続され、前記第4の容量の第
1の端子は前記第3の保持及び比較回路の出力端子に接
続され、前記第3の容量の第2の端子と前記第4の容量
の第2の端子と前記第3の電圧増幅器の入力端子と前記
第3のスイッチとの4者が共通接続されていることを特
徴とするA/D変換器。 - 【請求項14】 請求項13記載のA/D変換器におい
て、 前記第1〜3の電圧増幅器は、 入力電圧の変動分がないときにはそれぞれ第1〜3の平
衡電圧が出力され、それぞれの入力電圧の変動分がそれ
ぞれの前記第1〜3の平衡電圧よりも高い電圧となる場
合は出力電圧は前記第1〜3の平衡電圧よりも低い電圧
となる負の符号の電圧利得をもつ反転増幅器を備えたこ
とを特徴とするA/D変換器。 - 【請求項15】 請求項12記載のA/D変換器におい
て、 前記第3〜5の保持及び比較回路の出力端子に前記第
3、4の保持及び比較回路と同等の他の保持及び比較回
路が少なくも1列以上、前段の平衡電圧を保持しかつ比
較対照となるアナログ電圧とそれぞれの隣接する保持及
び比較回路が比較することを順次連続して行なうよう第
1の縦続接続回路として接続されており、 前記第1の縦続接続回路の各々の隣接する保持及び比較
回路の出力端子間に前記第5の保持及び比較回路と同等
の更に他の回路を備えたことを特徴とするA/D変換
器。 - 【請求項16】 請求項12記載のA/D変換器におい
て、 前記第1の保持及び比較回路は、 第1の差動増幅回路の正転入力端子に第1の容量が接続
され、反転入力端子に第2の容量が接続され、前記正転
入力端子を第1の入力端子とし、前記反転入力端子を第
2の入力端子とし、正転出力端子を第1の出力端子と
し、反転出力端子を第2の出力端子とする第1の差動増
幅部と、 前記第1のアナログ電圧と比較対照となる第2のアナロ
グ電圧を順次に切り換えるためのスイッチ手段を有する
入力部とを備え、 前記第2の保持及び比較回路は、 第2の差動増幅回路の正転入力端子に第3の容量の第1
の端子が接続され、反転入力端子に第4の容量の第1の
端子が接続され、前記正転入力端子と反転出力端子をス
イッチで接続し、前記反転入力端子と正転出力端子を他
のスイッチで接続し、前記第3の容量の第2の端子を第
3の入力端子とし、前記第4の容量の第2の端子を第4
の入力端子とし、前記正転出力端子を第3の出力端子と
し、前記反転出力端子を第4の出力端子とする第2の差
動増幅部を備えたことを特徴とするA/D変換器。 - 【請求項17】 請求項16記載のA/D変換器におい
て、 前記第1の差動増幅回路の正転出力端子は第5の容量の
第1の端子に接続され、該第1の差動増幅回路の反転出
力端子は第6の容量の第1の端子に接続され、かつ前記
第1の差動増幅回路に隣接し、かつ正転出力端子が第7
の容量の第1の端子に接続され、反転出力端子が第8の
容量の第1の端子に接続された第3の差動増幅回路を更
に備え、 前記第5の容量の第2の端子と前記第7の容量の第2の
端子と前記第3の差動増幅回路の反転入力端子との3者
が共通接続され、前記第6の容量の第2の端子と前記第
8の容量の第2の端子と前記第3の差動増幅器の正転入
力端子との3者が共通接続されていることを特徴とする
A/D変換器。 - 【請求項18】 請求項17記載のA/D変換器におい
て、 前記第2の保持及び比較回路の出力端子に該第2の保持
及び比較回路と同等の差動増幅器を備えた他の保持及び
比較回路が少なくとも1つ以上、縦続接続回路として接
続されており、 それぞれの保持及び比較回路の入力端子に接続されてい
る保持及び比較回路の出力端子から出力される比較電圧
を追従し保持し、比較対照となるアナログ電圧と比較
し、比較電圧を出力することで縦続接続された電圧比較
器のそれぞれの電圧比較の追従及び保持動作と比較動作
を連続して行なうことを特徴とするA/D変換器。 - 【請求項19】 請求項9記載のA/D変換器におい
て、 前記第1の保持及び比較回路が前記第1のアナログ電圧
を追従するときの出力電圧を第1の平衡電圧とし、該第
1の平衡電圧は前記第3のアナログ電圧であり、前記第
1のアナログ電圧と前記第2のアナログ電圧とを前記第
1の保持電圧及び比較回路で比較した結果を第1の比較
電圧とし、該第1の比較電圧は前記第4のアナログ電圧
であり、 前記第1のアナログ電圧を追従し、保持する時刻を決定
する前記第1の制御信号に従って前記第1のアナログ電
圧を保持したのち、比較対照となる第5のアナログ電圧
と比較するための第3の保持及び比較回路と、 第6のアナログ電圧を追従し、保持する時刻を決定する
前記第2の制御信号に従って前記第6のアナログ電圧を
保持したのち、比較対照となる第7のアナログ電圧と比
較するための第4の保持及び比較回路とを更に備え、 前記第3の保持及び比較回路が前記第1のアナログ電圧
を追従するときの出力電圧を第2の平衡電圧とし、該第
2の平衡電圧は前記第6のアナログ電圧であり、前記第
1のアナログ電圧と前記第5のアナログ電圧とを前記第
3の保持電圧及び比較回路で比較した結果を第1の比較
電圧とし、該第2の比較電圧は前記第7のアナログ電圧
であり、 前記第1の保持及び比較回路の出力端子と前記第3の保
持及び比較回路の出力端子間にそれぞれの第1、2の平
衡電圧を等しく分割し、分割された電圧を第1の補間電
圧とし、それぞれの比較結果である第1の比較電圧と第
2の比較電圧を等しく分割し、分割された電圧を第2の
補間電圧とする手段と、 前記第1の補間電圧を追従し、保持する時刻を決定する
前記第2の制御信号に従って前記第1の補間電圧を保持
したのち比較対照となる前記第2の補間電圧を比較する
ための第5の保持及び比較回路とを更に備えたことを特
徴とするA/D変換器。 - 【請求項20】 請求項12記載のA/D変換器におい
て、 第1のアナログ電圧と比較対照となる第2のアナログ電
圧とを順次に切り替えて出力するための入力回路を更に
備え、 第1の入力容量の第1の端子が前記入力回路の出力端子
に接続され、前記第1の入力容量の第2の端子が非反転
増幅器の入力端子に接続され、スイッチと反転増幅器が
並列接続されたバイアス回路の入力端子が前記非反転増
幅器と前記第1の入力容量の第2の端子が接続された端
子に接続され、前記非反転増幅器はソースフォロア回路
からなることを特徴とするA/D変換器。 - 【請求項21】 請求項13記載のA/D変換器におい
て、 前記第1、2の保持及び比較回路の第1、2の電圧増幅
器間の電圧利得のばらつきを分散するように、 前記第3〜5の保持及び比較回路は、 前記第3の電圧増幅器の入力端子と前記第5の電圧増幅
器の入力端子との間が第1の結合容量で接続され、かつ
前記第4の電圧増幅器の入力端子と前記第5の電圧増幅
器の入力端子間が第2の結合容量で接続されたことを特
徴とするA/D変換器。
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