JPH06120827A - Ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】 【目的】 Ａ／Ｄ変換器の微分非直線性誤差を低減す
る。 【構成】 第１の標本化回路３が標本化動作から追従動
作に移る前に、第２の標本化回路９はアナログ信号１と
参照電圧２との差電圧を標本化する。第１及び第２の標
本化回路３，９のパイプライン動作により、第１の標本
化回路３が追従動作に移ったのちにおいてもアナログ信
号１と参照電圧２との差電圧が論理レベル増幅回路１０
に入力される。論理電圧に増幅された論理レベル増幅回
路１０の出力は、論理回路１１によってＡ／Ｄ変換出力
１２に変換される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電圧転送方式を採用し
たＡ／Ｄ変換器と、容量による補間方式を採用したＡ／
Ｄ変換器とに関するものである。

【０００２】

【従来の技術】アナログ電圧値をデジタル電圧値に量子
化する機能を有するＡ／Ｄ変換器は、産業上の利用にお
いて、変換精度（分解能、微分非直線性誤差）、変換周
波数、消費電力が重要な特性となるが、これらの特性は
相反するため、それぞれの産業分野に適合する特性に合
わせてＡ／Ｄ変換器が開発されている。

【０００３】近年になって画像処理分野におけるＡ／Ｄ
変換器の応用として携帯型ビデオカメラの信号処理に利
用されることが頻搬になってきた。この分野のＡ／Ｄ変
換器はイメージセンサの出力信号を処理するため２０Ｍ
Ｈｚ近辺の変換周波数ながら電池駆動であり低消費電力
であることが必須の条件となっている。

【０００４】図９に従来の構成のＡ／Ｄ変換器を示す。
保持容量と緩衝回路で構成された標本化回路７７によっ
てアナログ電圧を標本化し、電圧増幅回路７８は標本化
されたアナログ電圧と参照電圧間の電圧差を増幅する。
増幅されたアナログ電圧と参照電圧間の電圧差を論理電
圧に増幅する論理レベル増幅回路１０によって増幅さ
れ、論理回路１１によってＡ／Ｄ変換出力１２として変
換される。

【０００５】これら画像処理用Ａ／Ｄ変換器の一例とし
て図１１に、ＣＭＯＳトランジスタで構成されているモ
ノリシックＡ／Ｄ変換器を示す。変換動作を述べるに先
だって、構成要素の一つである電圧比較器の動作を説明
する。下位電圧比較器９６のＳＷ５、ＳＷ６、ＳＷ７、
ＳＷ８はスイッチであり、ＰＭＯＳ単体のトランスファ
ーゲート、ＮＭＯＳ単体のトランスファーゲート、ＣＭ
ＯＳのトランスファーゲートから選択して適用できる。
ＳＷ６の一方の入力端子はアナログ信号１に接続され、
ＳＷ６の他方の端子は容量Ｃ１に接続されている。ＳＷ
５の一方の端子は基準抵抗列及びスイッチ列８４に接続
され、ＳＷ５の他方の端子は容量Ｃ１の端子のうちＳＷ
６が接続されている端子に接続されている。ＳＷ５、Ｓ
Ｗ６の接続されていない側の容量Ｃ１の端子は、インバ
ータ８２の入力端子に接続されている。ところでインバ
ータ８２、インバータ８３、インバータ９７はＣＭＯＳ
インバータ、Ｅ／Ｄインバータ、Ｅ／Ｅインバータを選
択して適用できる。ＳＷ７の一方の端子はインバータ８
２の入力に接続され、ＳＷ７の他方の端子はインバータ
８２の出力に接続されている。容量Ｃ２の一方の端子は
インバータ８３の入力端子に接続され、容量Ｃ２の他方
の端子はインバータ８２の出力端子に接続されている。
ＳＷ８の一方の端子はインバータ８３の入力端子に接続
され、ＳＷ８の他方の端子はインバータ８３の出力端子
に接続されている。インバータ８３の出力端子は、イン
バータ９７の入力端子に接続されている。以上が下位電
圧比較器９６の構成である。

【０００６】次に動作について説明する。図１６はＳＷ
５、ＳＷ６、ＳＷ７、ＳＷ８のタイミングチャートであ
る。このタイミングチャートではクロックがハイレベル
のときスイッチはＯＮ状態を、ローレベルのときスイッ
チはＯＦＦ状態を示している。サンプル期間ではＳＷ
６、ＳＷ７、ＳＷ８がＯＮ状態となる。これによってア
ナログ信号１が容量Ｃ１に接続される。これによってア
ナログ信号１が接続されている容量Ｃ１の一方の端子は
アナログ信号１の電圧値となる。容量Ｃ１の他方の端子
の電圧値はＳＷ７がＯＮ状態となっているので、インバ
ータ８２の入力端子と出力端子は、インバータの入出力
静特性曲線と、入力電圧と出力電圧とが等しくなる直線
との交点の電圧値Ｖａ（図１９を参照）となる。同様に
してＳＷ８がＯＮ状態となっているのでインバータ８３
の入力端子と出力端子の電圧値はＶａとなる。次にホー
ルド期間ではＳＷ６、ＳＷ７、ＳＷ８がＯＦＦ状態にな
る。この時点でのアナログ電圧が容量Ｃ１に保持され
る。すなわち容量Ｃ１の両端子の電圧はホールド期間に
入った時点で保持されたアナログ電圧とＶａとの電圧差
となって、容量Ｃ１に保持されることになるわけであ
る。

【０００７】容量Ｃ１に保持された電圧差を電荷量Ｑ１
として表す場合は平行平板型コンデンサの蓄積電荷と端
子電圧差の関係を適用することができ、次式で表せる。

【０００８】 Ｑ１＝Ｃ１（Ｖｉｎ−Ｖａ） （１） Ｃ１ Ｃ１の容量値 Ｖｉｎ 保持されたアナログ電圧。

【０００９】次に比較期間でＳＷ５がＯＮ状態になると
インバータ８２の入力端子の電圧Ｖｂと参照電圧Ｖｒｅ
ｆとの電位差が、容量Ｃ１の両端子に印加される。ＳＷ
７はＯＦＦ状態でありインバータ８２の入力端子はＭＯ
Ｓトランジスタのゲートであるため入力インピーダンス
が高くゲート電流の流入出が殆ど無視できるためインバ
ータ８２の入力端子の電荷がホールド期間から保持され
ているので、 Ｑ１＝Ｃ１（Ｖｒｅｆ−Ｖｂ） （２） Ｖｒｅｆ 参照電圧 が成り立つ。式（２）に式（１）を代入して、Ｑ１を消
去し、Ｖｂについて解くと、 Ｖｂ＝Ｖｒｅｆ−Ｖｉｎ＋Ｖａ （３） となる。

【００１０】インバータ８２の入力端子はＶａよりもＶ
ｒｅｆ−Ｖｉｎ（参照電圧と保持されたアナログ入力電
圧の差分）の電圧分が変化する。したがって、インバー
タ８２の出力電圧Ｖｏｆは、 Ｖｏｆ＝Ｇｆ（Ｖｒｅｆ−Ｖｉｎ）＋Ｖａ （４） Ｇｆ ＜−１ Ｇｆ インバータ８２の電圧利得 で表される（図１９参照）。インバータ８３においても
同じ動作で入力電圧を増幅する。インバータ８３のＶａ
からの電圧変化量はインバータ８２の出力電圧Ｖｏｆの
うちＶａからの変化分となるので出力電圧Ｖｏｓは、 Ｖｏｓ＝Ｇｆ・Ｇｓ（Ｖｒｅｆ−Ｖｉｎ）＋Ｖａ （５） Ｇｓ＜−１ Ｇｓ インバータ８３の電圧利得 で表される。

【００１１】式（５）からＶｏｓはＶｒｅｆ−Ｖｉｎに
比例していて、比例係数はＧｆ・Ｇｓとなっていること
がわかる。すなわち参照電圧Ｖｒｅｆとサンプリングさ
れたアナログ信号電圧Ｖｉｎとの差電圧がＧｆ・Ｇｓ倍
されて出力されていることがわかる。Ｖｏｓに増幅され
た電圧はインバータ９７によって論理電圧レベルまで更
に増幅されて、電圧比較結果として出力される。以上が
電圧比較器の動作である。

【００１２】次に、図１１のＡ／Ｄ変換器の全体構成に
ついて述べる。上位電圧比較範囲が２ビットであり、下
位電圧比較範囲が３ビット構成の５ビット直並列型Ａ／
Ｄ変換器である。上位電圧比較範囲の電圧比較を行なう
上位比較器列７９と、下位電圧比較範囲の電圧比較を行
なう下位比較器列８０、９４と、上位比較器列７９によ
って判別された下位電圧比較範囲を下位比較器列８０、
９４に印加する機能を有する基準抵抗列及びスイッチ列
８４と、上位論理回路８６と、下位論理回路８７、９５
と、加算回路８８とによって構成されている。各構成要
素の接続は次のようになる。上位比較器列７９の構成要
素である上位電圧比較器群のＳＷ２の容量Ｃ１が接続さ
れていない側の端子が、基準抵抗列９８によって分割さ
れた基準電圧２と基準電圧３の１／４、２／４、３／４
の分割点にそれぞれ接続され、ＳＷ１はアナログ信号１
に接続されている。上位比較器列７９の出力端子は上位
論理回路８６に接続されている。下位比較器列８０の構
成要素である下位電圧比較器群のＳＷ５はスイッチ列８
５、９１〜９３に接続され、ＳＷ６はアナログ信号１に
接続され、出力端子は下位論理回路８７に接続されてい
る。さらに、下位比較器列９４の構成要素である電圧比
較器も同様に接続されている。スイッチ列８５、９１〜
９３は上位電圧比較範囲の１／８、２／８、３／８、・
・・、７／８の分割点にスイッチがそれぞれ接続されて
いる。上位論理回路８６及び下位論理回路８７、９５の
出力端子は加算回路８８に接続されている。さらに加算
回路８８の出力結果がＡ／Ｄ変換出力８９となる。以上
が従来の５ビット直並列型Ａ／Ｄ変換器の構成である。

【００１３】上位電圧比較器９７及び下位電圧比較器９
６、９９の動作内容は図１６に示している。次に動作の
説明を図１６に従って行なうことにする。サンプル期間
では上位電圧比較器群のＳＷ１、３、４及び下位電圧比
較器群のＳＷ６、７、８がＯＮ状態になる。従って上位
電圧比較器群及び下位電圧比較器群は共通のアナログ信
号電圧をサンプリングする。次に、上位電圧比較器群は
上位比較期間にはいるが、この期間ではＳＷ１、３、４
がＯＦＦ状態になり、ＳＷ２がＯＮ状態になる。前述の
電圧比較器の動作説明に従って上位電圧比較器群は上位
比較結果を出力し、上位論理回路は上位比較結果にした
がってスイッチ列８５、９１〜９３のうちの一列を選択
する信号Ｓ１〜Ｓ４を出力する。上位電圧比較器群が上
位比較期間にあるとき第１の下位電圧比較器群はホール
ド期間にあって上位電圧比較器群の比較結果が出力され
ることにより下位電圧比較範囲が決定されるまでアナロ
グ電圧をホールドする必要があるわけである。下位電圧
比較範囲が決定されると次に下位比較期間にはいること
になる。このとき第１の下位電圧比較器群のＳＷ５は上
位電圧比較器群の比較結果に従って選択されたスイッチ
列に接続される。前述の電圧比較器の動作に従って第１
の下位電圧比較器群は下位比較結果を出力する。上位比
較結果は上位論理回路８６によって２ビットのデータと
なり、下位比較結果は第１の下位論理回路８７によって
３ビットのデータとなる。さらに加算回路８８によって
加算され５ビットのＡ／Ｄ変換出力８９として出力され
る。

【００１４】以上の動作を実行するには上位電圧比較器
群が１サイクルの変換動作を行なうために基本クロック
の１周期を必要とし、下位電圧比較範囲が決定したのち
に下位電圧比較器群が変換動作を行なうために下位比較
器の比較期間は基本クロックの１周期が必要になる。し
たがって、アナログ信号電圧をサンプリングしてから上
位動作と下位動作が行なわれ、比較結果が出力されるま
で基本クロックの２周期が必要になるわけである。基本
クロックの１周期で上位及び下位の比較結果を出力する
ために第１の下位比較器列８０に加えて第２の下位比較
器列９４を備える必要があることになる。第１の下位比
較器列８０と第２の下位比較器列９４とは交互の動作を
行なっている。すなわち、第１の下位比較器列８０が下
位比較期間にはいると第２の下位比較器列９４はサンプ
ル期間にはいる、このとき上位比較器列７９はすでに第
１の下位比較器列８０の下位比較範囲を決定するための
上位比較結果を出力しているので上位比較器列７９は第
２の下位比較器列９４と共通のアナログ信号電圧をサン
プリングする。以下の動作は前述の上位比較器列７９及
び第１の下位比較器列８０と同様の動作を行なう。すな
わち２系列ある下位比較器列８０、９４が交互に動作を
行なうことで基本クロックの１周期ごとにＡ／Ｄ変換出
力８９を出力することができるわけである。以上が図１
１の５ビット直並列型Ａ／Ｄ変換器の動作である。

【００１５】

【発明が解決しようとする課題】電圧比較器の比較精度
は、Ａ／Ｄ変換器のデジタル出力結果の変化点のしきい
値電圧を決めている。比較精度の低下は、微分非直線性
を劣化させる。比較精度については、アナログ電圧と参
照電圧の電圧差を論理電圧レベルに増幅する論理レベル
増幅回路の増幅量を減少させることと、増幅時間を長く
とることが必要である。

【００１６】さて、下位電圧比較器９６の構成要素であ
るＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８は、ＮＭＯＳトラン
スファーゲート、ＰＭＯＳトランスファーゲートまたは
ＣＭＯＳトランスファーゲートが適用される。これらト
ランスファーゲートはＭＯＳトランジスタのゲートに印
加するクロック信号（以下スイッチ制御信号と呼ぶこと
にする）によってドレインとソース間がＯＮ状態（導通
状態）とＯＦＦ状態（非導通状態）を制御している。ト
ランスファーゲートの特徴のひとつとして、フィードス
ルーと呼ばれる現象がある。フィードスルーとは、ＭＯ
Ｓトランジスタのゲートとドレイン間（またはゲートと
ソース間）の容量によってスイッチ制御信号がＯＮ状態
電圧レベルからＯＦＦ状態電圧レベルに（またはＯＦＦ
状態電圧レベルからＯＮ状態電圧レベルに）遷移すると
きに交流結合されドレイン（またはソース）に電荷が注
入されるというものである。ところで、サンプル状態か
らホールド状態に遷移したときのアナログ入力信号電圧
Ｖｉｎを保持する動作において、ＳＷ６、ＳＷ７、ＳＷ
８がＯＦＦ状態に遷移するときに、容量Ｃ１とインバー
タ８２との接続点と、容量Ｃ２とインバータ８３との接
続点とに電荷が注入（または抽出）されＶｉｎに誤差電
圧が発生する。フィードスルーによって注入される電荷
量はＭＯＳトランジスタのドレイン（またはソース）の
電圧値や、ゲート長、ゲート幅、しきい値電圧（以下デ
バイスパラメータと呼ぶことにする）に依存する。Ａ／
Ｄ変換器には多数の電圧比較器が必要であり、微分非直
線性誤差はこれらの電圧比較器のデバイスパラメータの
整合性のことであるが、それぞれの電圧比較器に注入さ
れる電荷がデバイスパラメータのばらつきによってばら
つくことで、保持電圧にばらつきが生じ、その結果とし
て、微分非直線性誤差を劣化させることになる。

【００１７】複数個の電圧比較器の保持電圧にばらつき
が存在するために１系統の下位比較器列でも微分非直線
性誤差が劣化することを述べたが、図１１のように２系
統の下位比較器列を持つ場合には下位比較器列間でも保
持電圧がばらつくために微分非直線性誤差がさらに劣化
することが問題になっている。さらに、フィードスルー
による保持電圧誤差は電圧比較器群の電圧比較精度を劣
化させているので最小電圧比較範囲を決めることにな
り、その結果Ａ／Ｄ変換器の分解能の限界を決めていた
という問題がある。さらに、電圧比較器に適用される３
個のインバータが、サンプル期間及びホールド期間にお
いて、すべてＶａ（図１９を参照）にバイアスされてい
るため総貫通電流が増加し、消費電力が大きくなるとい
う問題があった。

【００１８】本発明は、上述の課題に鑑み、デバイスパ
ラメータのばらつきによる微分非直線性誤差の劣化を緩
和することを目的とする。そして、電圧比較器の最小比
較電圧範囲を向上させてＡ／Ｄ変換器の分解能の限界値
を改善し、消費電力を減少させることを他の目的とす
る。

【００１９】

【課題を解決するための手段】本発明の請求項１に係る
Ａ／Ｄ変換器では、アナログ信号を追従して保持し、保
持電圧と参照電圧との差電圧を出力する第１の標本化回
路と前記保持電圧と参照電圧との差電圧を追従して保持
する第２の標本化回路を備えて、第１の標本化回路がア
ナログ信号を追従していても第２の標本化回路の保持動
作により、アナログ信号の保持電圧と参照電圧の差電圧
を保持する時間が長くなる。比較信号となるアナログ信
号の保持電圧と参照電圧の差電圧を論理値電圧に増幅す
ることで、Ａ／Ｄ変換器の比較精度を向上している。

【００２０】本発明の請求項２に係るＡ／Ｄ変換器で
は、アナログ信号を追従して保持し、保持電圧と参照電
圧の差電圧を出力する第１の標本化回路と保持電圧と参
照電圧との差電圧を増幅する電圧増幅器の出力を追従し
保持する第２の標本化回路を備えて、第１の標本化回路
がアナログ信号を追従していても第２の標本化回路の保
持動作により、電圧増幅されたアナログ信号の保持電圧
と参照電圧の差電圧を保持する時間が長くなる。比較信
号となる増幅されたアナログ信号の保持電圧と参照電圧
の差電圧を論理値電圧に増幅することで、Ａ／Ｄ変換器
の比較精度を向上している。

【００２１】本発明の請求項３に係るＡ／Ｄ変換器で
は、アナログ信号を追従して保持し、保持電圧と参照電
圧との差電圧を出力する第１の標本化回路と保持電圧と
参照電圧との差電圧に含まれるオフセット電圧を減算す
る減算回路の出力電圧を追従し保持する第２の標本化回
路を備えて、第１の標本化回路がアナログ信号を追従し
ていても第２の標本化回路の保持動作により、オフセッ
ト電圧が取り除かれたアナログ信号の保持電圧と参照電
圧の差電圧を保持する時間が長くなる。比較信号となる
オフセット電圧が取り除かれたアナログ信号の保持電圧
と参照電圧の差電圧を論理値電圧に増幅することで、Ａ
／Ｄ変換器の比較精度を向上している。

【００２２】本発明の請求項４に係るＡ／Ｄ変換器で
は、アナログ信号を追従して保持する第１の標本化回路
と、保持電圧と参照電圧との差電圧を増幅する電圧増幅
器の出力から第１の標本化回路のオフセット電圧を減算
する減算回路の出力電圧を追従し保持する第２の標本化
回路を備えて、第１の標本化回路がアナログ信号を追従
していても第２の標本化回路の保持動作により、オフセ
ット電圧が差し引かれて電圧増幅されたアナログ信号の
保持電圧と参照電圧の差電圧を保持する時間が長くな
る。比較信号となるオフセット電圧が差し引かれて増幅
されたアナログ信号の保持電圧と参照電圧の差電圧を論
理値電圧に増幅することで、Ａ／Ｄ変換器の比較精度を
向上している。

【００２３】本発明の請求項５に係るＡ／Ｄ変換器で
は、入出力端を短絡することで入出力端にバイアス電圧
を発生する増幅器と保持容量を用いてアナログ信号を追
従して保持する第１の標本化回路と、電圧増幅された保
持電圧と参照電圧の差電圧を出力する電圧増幅器の出力
を追従し保持する第２の標本化回路を備えて、第１の標
本化回路がアナログ信号を追従していても第２の標本化
回路の保持動作により、電圧増幅されたアナログ信号の
保持電圧と参照電圧の差電圧を保持する時間が長くな
る。比較信号となる増幅されたアナログ信号の保持電圧
と参照電圧の差電圧を論理値電圧に増幅することで、Ａ
／Ｄ変換器の比較精度を向上している。

【００２４】本発明の請求項６に係るＡ／Ｄ変換器で
は、入出力端を短絡することで入出力端にバイアス電圧
を発生する第１の増幅器と保持容量を用いてアナログ信
号を追従して保持する第１の標本化回路と、入出力端を
短絡することで入出力端にバイアス電圧を発生する第２
の増幅器と第２の保持容量を用いて第１の標本化回路の
出力電圧を追従し保持する第２の標本化回路を備えて、
第１の標本化回路がアナログ信号を追従していても第２
の標本化回路の保持動作により、電圧増幅されたアナロ
グ信号の保持電圧と参照電圧の差電圧を保持する時間が
長くなる。比較信号となる増幅されたアナログ信号の保
持電圧と参照電圧の差電圧を論理値電圧に増幅すること
で、Ａ／Ｄ変換器の比較精度を向上している。

【００２５】本発明の請求項７に係るＡ／Ｄ変換器で
は、標本化回路と隣接する標本化回路が、それぞれ参照
電圧Ｖr1，Ｖr2（ただし、Ｖr1＜Ｖr2）と標本化したア
ナログ入力電圧Ｖinとの電位差Ａ1 （Ｖr1−Ｖin），Ａ
1 （Ｖｒ2 −Ｖin）を出力する。ただしＡ１は電圧利得
である。ところで一方では、これらの出力電圧はそれぞ
れの後段の電圧増幅回路（電圧増幅度Ａ2 ）によって、
それぞれＡ1 ・Ａ2 （Ｖr1−Ｖin）とＡ1 ・Ａ2 （Ｖr2
−Ｖin）に増幅される。もう一方では、複数の容量と電
圧増幅回路（電圧増幅度Ａ2 ）を用いて標本化されて、
平均化される。その結果、Ａ1 （Ｖr1−Ｖin）とＡ1
（Ｖr2−Ｖin）の中間電圧を増幅した電圧Ａ1 ・Ａ2
｛（Ｖr2＋Ｖr1）／２−Ｖin｝を出力する。このように
前段の増幅回路の出力電圧を増幅する回路と複数の容量
と電圧増幅器で構成された前段の増幅回路の出力電圧の
中間電圧を増幅する回路を直列接続することでアナログ
電圧と隣接する参照電圧の各々の分割点との電圧を増幅
することができる。このために必要な標本化回路と電圧
増幅器の必要数を削減できる。

【００２６】本発明の請求項８に係るＡ／Ｄ変換器で
は、標本化する複数の標本化手段と、標本化された各々
のアナログ入力電圧Ｖinと各々の参照電圧Ｖr1，Ｖr2の
電位差Ｖr1−Ｖin，Ｖr2−Ｖinをそれぞれを後段の入出
力間を短絡したときに入出力端にバイアス電圧Ｖa を発
生する増幅器と保持容量を用いて標本化し、Ｖa を基準
電圧としてＡ1 （Ｖr1−Ｖin）＋Ｖa ，Ａ1 （Ｖr2−Ｖ
in）＋Ｖa に増幅する。さらに、標本化されたアナログ
入力電圧と参照電圧間の電圧差を入出力間を短絡したと
きに入出力端にバイアス電圧を発生する増幅器と複数の
保持容量を用いて電圧Ｖr1−Ｖin，Ｖr2−Ｖinをそれぞ
れ標本化し、Ｖa を基準電圧として、標本化された電圧
の中間電圧を増幅し、その結果Ａ1 ｛（Ｖr2＋Ｖr1）／
２−Ｖin｝＋Ｖa を出力する。次に、電圧Ａ1 （Ｖr1−
Ｖin）＋Ｖa を入出力間を短絡したときに入出力端にバ
イアス電圧Ｖa を発生する増幅器（電圧増幅度Ａ2 ）と
保持容量を用いて標本化してＡ1 ・Ａ2 （Ｖr1−Ｖin）
＋Ｖa に増幅し、Ａ／Ｄ変換器の比較信号とする。一方
では、Ａ1 （Ｖr2−Ｖin）＋Ｖa とＡ1 ｛（Ｖr2＋Ｖr
1）／２−Ｖin｝＋Ｖa を入出力間を短絡したときに入
出力端にバイアス電圧Ｖa を発生する増幅器（電圧増幅
度Ａ2 ）と保持容量を用いて標本化し、Ａ1 ・Ａ2
｛（３・Ｖr2＋Ｖr1）／４−Ｖin｝＋Ｖa に増幅し、Ａ
／Ｄ変換器の比較信号とする。このように前段の増幅回
路の出力電圧を標本化して増幅する回路と複数の容量と
電圧増幅器で構成され、前段の増幅回路の出力電圧の中
間電圧を増幅する回路を直列接続することでアナログ電
圧と隣接する参照電圧の各々の分割点との電圧を増幅す
る。このために必要な標本化回路と電圧増幅器の必要数
を削減できる。

【００２７】本発明の請求項９〜１１に係るＡ／Ｄ変換
器では、容量とスイッチ及びインバータで構成される電
圧比較回路を縦続接続し、前段の電圧比較回路が比較動
作を行なった結果、出力される比較電圧を次段の電圧比
較回路がサンプリングする。さらに前段の電圧比較器が
サンプリング動作を行なうことで出力電圧がＶａとなる
ので、次段の電圧比較回路はＶａと比較する。すなわち
前段の電圧比較器の電圧比較結果を次段の電圧比較回路
でサンプリングした後、さらに比較動作を行なうパイプ
ライン動作で次段の電圧比較回路に送る方式を用いるこ
とによって、これまで２系列を必要とした下位比較器列
を、１系列の下位比較器列とすることで直並列型Ａ／Ｄ
変換器の微分非直線性誤差を向上する。

【００２８】本発明の請求項１２〜１８に係るＡ／Ｄ変
換器では、隣接する前段の電圧比較回路の出力端子と、
これら隣接する前段の電圧比較回路列間に配置された次
段の電圧比較回路の入力端子との間に容量を接続する。
これによって隣接する前段の電圧比較器の出力電圧が容
量によって分割される。分割電圧を隣接する前段の電圧
比較回路列間に配置された次段の電圧比較回路が比較す
ることで前段の電圧比較回路を減少することができる。
すなわち消費電力を減少することができる。さらに前段
の増幅された電圧比較回路の出力電圧を次段の電圧比較
回路が比較するためフィードスルーによる前段の電圧比
較回路による比較誤差を緩和できる。さらに容量による
電圧分割を行なう電圧比較器を直列接続することによっ
て分解能を向上できる。すなわち容量による電圧分割を
行なう電圧比較器を直列接続することによって直並列型
Ａ／Ｄ変換器の分解能及び微分非直線性誤差を向上し、
消費電力を削減することができる。

【００２９】本発明の請求項１９に係るＡ／Ｄ変換器で
は、請求項９の発明と請求項１２の発明とを組み合わせ
ることで相乗的に微分非直線性誤差を向上する。

【００３０】本発明の請求項２０に係るＡ／Ｄ変換器で
は、電圧利得を１倍に設定できる電圧比較器を採用し
た。前述のパイプライン動作時に各段の電圧利得によっ
てパイプラインの段数の増加にしたがって電圧比較器の
出力電圧が次段の電圧比較器の線形増幅領域から外れる
ことなく設計することができる。すなわち分解能を向上
することができる。

【００３１】本発明の請求項２１に係るＡ／Ｄ変換器で
は、隣接する電圧比較器間に容量を接続することで電圧
比較器の電圧利得のばらつきを分散させ、微分非直線性
誤差を向上させる。

【００３２】

【作用】本発明のＡ／Ｄ変換器では前段の標本化回路か
ら次段の標本化回路にアナログ電圧と参照電圧間の電圧
をパイプライン動作によって転送することで、アナログ
電圧と参照電圧間の電圧の保持時間を延長し、Ａ／Ｄ変
換器の比較信号として用いることで微分非直線性誤差を
向上することができる。アナログ入力電圧と参照電圧間
の増幅電圧をパイプライン動作によって転送すること
で、アナログ入力電圧参照電圧間の増幅電圧の保持時間
を延長し、Ａ／Ｄ変換器の比較信号として用いることで
微分非直線性誤差を向上することができる。これまで２
系列を必要とした下位比較器列を１系列にできる。これ
によって微分非直線性誤差が向上する。さらに容量によ
って比較電圧を分割する標本化回路を複数段接続するこ
とによってインバータ数を削減し、分解能及び微分非直
線性誤差を向上し、消費電力を削減する。

【００３３】

【実施例】以下、本発明の実施例に係るＡ／Ｄ変換器に
ついて説明する。

【００３４】（実施例１）本発明の請求項１に係る実施
例について述べる。図１に、電圧転送方式を採用した本
発明の第１の実施例のＡ／Ｄ変換器の構成を示す。まず
構成について説明する。第１の標本化回路３において、
保持容量４ａの第１の端子は接地されており、第２の端
子は第１の端子がアナログ信号１に接続されているスイ
ッチ４の第２の端子に接続されている。緩衝回路５の第
１の入力端子はスイッチ４の第２の端子と保持容量４ａ
の第２の端子との接続点に接続され、第２の端子は参照
電圧２に接続されている。この緩衝回路５の出力端子
は、第２の標本化回路９の入力端子であるスイッチ６の
第１の端子に接続されている。スイッチ６の第２の端子
と第１の端子が接地された保持容量７の第２の端子と
は、緩衝回路８の入力端子に接続されている。この緩衝
回路８の出力端子は論理レベル増幅回路１０の入力端子
に接続されており、該論理レベル増幅回路１０の出力端
子は論理回路１１の入力端子に接続されている。１２は
Ａ／Ｄ変換出力である。

【００３５】動作について説明する。第１の標本化回路
３はアナログ信号１を標本化する。第２の標本化回路９
の出力は、第１の標本化回路３の出力電圧である標本化
されたアナログ電圧と参照電圧２との差電圧に追従して
変化する。第１の標本化回路３が標本化動作から追従動
作に移る前に、第２の標本化回路９は第１の標本化回路
３の出力電圧を標本化する。これにより、第１の標本化
回路３が追従動作に移ったのちにおいてもアナログ信号
１と参照電圧２との差電圧が論理レベル増幅回路１０に
入力される。論理電圧に増幅された論理レベル増幅回路
１０の出力は、論理回路１１によってＡ／Ｄ変換出力１
２に変換される。

【００３６】本実施例によれば、論理レベル増幅回路１
０の電圧増幅に必要な時間（増幅時間）を従来に比較し
て長く取ることができ、増幅精度が向上する。したがっ
て、Ａ／Ｄ変換器の微分非直線性誤差が小さくなる。

【００３７】（実施例２）本発明の請求項２に係る実施
例について述べる。図２に、電圧転送方式を採用した本
発明の第２の実施例のＡ／Ｄ変換器の構成を示す。まず
構成について説明する。第１の標本化回路１３におい
て、保持容量４ａの第１の端子は接地されており、第２
の端子は第１の端子がアナログ信号１に接続されている
スイッチ４の第２の端子に接続されている。緩衝回路１
４の入力端子はスイッチ４の第２の端子と保持容量４ａ
の第２の端子との接続点に接続されている。この緩衝回
路１４の出力端子は第２の端子が参照電圧２に接続され
た電圧増幅回路１５の第１の端子に接続され、この電圧
増幅回路１５の出力端子は、第２の標本化回路９の入力
端子であるスイッチ６の第１の端子に接続されている。
第２の標本化回路９以降の構成は第１の実施例と同様で
ある。

【００３８】動作について説明する。第１の標本化回路
１３はアナログ信号１を標本化する。電圧増幅回路１５
は、第１の標本化回路１３の出力電圧である標本化され
たアナログ電圧と参照電圧２との差電圧を増幅して出力
する。第２の標本化回路９の出力は、電圧増幅回路１５
の出力である増幅された差電圧に追従して変化する。第
１の標本化回路１３が標本化動作から追従動作に移る前
に、第２の標本化回路９は電圧増幅回路１５の出力電圧
を標本化する。これにより、第１の標本化回路１３が追
従動作に移ったのちにおいてもアナログ信号１と参照電
圧２との差電圧を増幅した電圧が論理レベル増幅回路１
０に入力される。論理電圧に増幅された論理レベル増幅
回路１０の出力は、論理回路１１によってＡ／Ｄ変換出
力１２に変換される。

【００３９】本実施例によれば、論理レベル増幅回路１
０の電圧増幅に必要な時間を従来に比較して長く取るこ
とができるだけでなく、電圧増幅を電圧増幅回路１５と
論理レベル増幅回路１０とで分担することができるの
で、増幅精度が向上する。したがって、Ａ／Ｄ変換器の
微分非直線性誤差が小さくなる。

【００４０】（実施例３）本発明の請求項３に係る実施
例について述べる。図３に、電圧転送方式を採用した本
発明の第３の実施例のＡ／Ｄ変換器の構成を示す。本実
施例の構成は、図１（実施例１）中の第１の標本化回路
３の出力端子と第２の標本化回路９の入力端子との間
に、オフセット電圧を差し引くための減算回路１６を介
在させたものである。

【００４１】本実施例によれば、論理レベル増幅回路１
０の電圧増幅に必要な時間を従来に比較して長く取るこ
とができるだけでなく、第１の標本化回路３の出力に生
じるオフセット電圧を除去できるので、増幅精度が向上
する。したがって、Ａ／Ｄ変換器の微分非直線性誤差が
小さくなる。

【００４２】（実施例４）本発明の請求項４に係る実施
例について述べる。図４に、電圧転送方式を採用した本
発明の第４の実施例のＡ／Ｄ変換器の構成を示す。本実
施例の構成は、図２（実施例２）中の電圧増幅回路１５
の出力端子と第２の標本化回路９の入力端子との間に、
オフセット電圧を差し引くための減算回路１６を介在さ
せたものである。

【００４３】本実施例によれば、論理レベル増幅回路１
０の電圧増幅に必要な時間を従来に比較して長く取るこ
とができるだけでなく、電圧増幅を電圧増幅回路１５と
論理レベル増幅回路１０とで分担することができ、かつ
電圧増幅回路１５の出力に生じるオフセット電圧を除去
できるので、増幅精度が向上する。したがって、Ａ／Ｄ
変換器の微分非直線性誤差が小さくなる。

【００４４】（実施例５）本発明の請求項５に係る実施
例について述べる。図５に、電圧転送方式を採用した本
発明の第５の実施例のＡ／Ｄ変換器の構成を示す。まず
構成について説明する。第１の標本化回路２４は、スイ
ッチ２５と、保持容量２６と、入出力端子間が短絡され
る第１の電圧増幅回路２７とを有する。第１の標本化回
路２４の出力端子すなわちスイッチ２５と保持容量２６
との接続点は、第２の端子が参照電圧２に接続された第
２の電圧増幅回路２８の第１の端子に接続されている。
第２の電圧増幅回路２８の出力端子は、第２の標本化回
路９の入力端子に接続されている。第２の標本化回路９
以降の構成は第１の実施例と同様である。

【００４５】動作について説明する。第１の標本化回路
２４は、入出力端子が短絡したときにバイアスされる第
１の電圧増幅回路２７のバイアス電圧とアナログ信号１
の電圧との差電圧を保持容量２６で保持することによ
り、アナログ信号１を標本化する。第２の電圧増幅回路
２８は、第１の標本化回路２４の出力電圧である標本化
されたアナログ電圧と参照電圧２との差電圧を増幅して
出力する。第２の標本化回路９の出力は、第２の電圧増
幅回路２８の出力である増幅された差電圧に追従して変
化する。第１の標本化回路２４が標本化動作から追従動
作に移る前に、第２の標本化回路９は第２の電圧増幅回
路２８の出力電圧を標本化する。これにより、第１の標
本化回路２４が追従動作に移ったのちにおいてもアナロ
グ信号１と参照電圧２との差電圧を増幅した電圧が論理
レベル増幅回路１０に入力される。論理電圧に増幅され
た論理レベル増幅回路１０の出力は、論理回路１１によ
ってＡ／Ｄ変換出力１２に変換される。

【００４６】本実施例によれば、論理レベル増幅回路１
０の電圧増幅に必要な時間を従来に比較して長く取るこ
とができるだけでなく、電圧増幅を第２の電圧増幅回路
２８と論理レベル増幅回路１０とで分担することができ
るので、増幅精度が向上する。したがって、Ａ／Ｄ変換
器の微分非直線性誤差が小さくなる。

【００４７】（実施例６）本発明の請求項６に係る実施
例について述べる。図６に、電圧転送方式を採用した本
発明の第６の実施例のＡ／Ｄ変換器の構成を示す。まず
構成について説明する。第１の標本化回路２４は、スイ
ッチ２５と、保持容量２６と、入出力端子間が短絡され
る第１の電圧増幅回路２７とを有する。第１の標本化回
路２４の出力端子すなわちスイッチ２５と保持容量２６
との接続点は、第２の端子が参照電圧２に接続された第
２の電圧増幅回路２８の第１の端子に接続されている。
第２の電圧増幅回路２８の出力電圧は、第２の標本化回
路３１に供給される。第２の標本化回路３１は、第１の
標本化回路２４と同様に、スイッチ３２と、保持容量３
３と、入出力端子間が短絡される第３の電圧増幅回路３
４とを有する。第２の標本化回路３１の出力端子すなわ
ちスイッチ３２と保持容量３３との接続点は、第２の端
子が第１の電圧増幅回路２７の出力端子に接続された第
４の電圧増幅回路３０の第１の端子に接続されている。
第４の電圧増幅回路３０の出力端子は論理レベル増幅回
路１０の入力端子に接続されており、該論理レベル増幅
回路１０の出力端子は論理回路１１の入力端子に接続さ
れている。１２はＡ／Ｄ変換出力である。

【００４８】動作について説明する。第１の標本化回路
２４は、入出力端子が短絡したときにバイアスされる第
１の電圧増幅回路２７のバイアス電圧とアナログ信号１
の電圧との差電圧を保持容量２６で保持することによ
り、アナログ信号１を標本化する。第２の電圧増幅回路
２８は、第１の標本化回路２４の出力電圧である標本化
されたアナログ電圧と参照電圧２との差電圧を増幅して
出力する。つまり、第２の標本化回路３１の入力電圧
は、アナログ信号１と参照電圧２との差電圧に追従して
変化する。第２の標本化回路３１は、入出力端子が短絡
したときにバイアスされる第３の電圧増幅回路３４のバ
イアス電圧と第２の電圧増幅回路２８の出力電圧との差
電圧を保持容量３３で保持することにより、第１の標本
化回路２４が標本化動作から追従動作に移る前に第２の
電圧増幅回路２８の出力電圧を標本化する。第４の電圧
増幅回路３０は、第２の標本化回路３１の出力電圧から
第１の電圧増幅回路２７のバイアス電圧を差し引いた電
圧を増幅して出力する。これにより、第１の標本化回路
２４が追従動作に移ったのちにおいてもアナログ信号１
と参照電圧２との差電圧を増幅した電圧が論理レベル増
幅回路１０に入力される。論理電圧に増幅された論理レ
ベル増幅回路１０の出力は、論理回路１１によってＡ／
Ｄ変換出力１２に変換される。

【００４９】本実施例によれば、論理レベル増幅回路１
０の電圧増幅に必要な時間を従来に比較して長く取るこ
とができるだけでなく、電圧増幅を第２及び第４の電圧
増幅回路２８，３０と論理レベル増幅回路１０とで分担
することができ、増幅精度が向上する。したがって、Ａ
／Ｄ変換器の微分非直線性誤差が小さくなる。

【００５０】（実施例７）本発明の請求項７に係る実施
例について述べる。図７に、容量による補間方式を採用
した本発明の第７の実施例のＡ／Ｄ変換器の構成を示
す。まず構成について説明する。アナログ電圧に接続さ
れた標本化回路３５の出力端子が第２の入力端子が第１
の参照電圧２ａに接続された電圧増幅回路３７の第１の
入力端子に接続されている。アナログ電圧に接続された
標本化回路３６の出力端子が第２の入力端子が第２の参
照電圧２ｂに接続された電圧増幅回路４３の第１の入力
端子に接続されている。前記電圧増幅回路３７の出力端
子は電圧増幅回路３８の入力端子と第２の端子が電圧増
幅回路４２の第１の端子に接続された補間容量４０の第
１の端子に接続されている。電圧増幅器４３の出力端子
は、電圧増幅回路４４の入力端子と、第２の端子が前記
電圧増幅器４２の第２の端子に接続された補間容量４１
の第１の端子に接続されている。電圧増幅回路３８の出
力端子は電圧増幅回路３９の入力端子と第２の端子が電
圧増幅回路４６の第１の端子に接続されている補間容量
４５の第１の端子に接続されている。電圧増幅器４２の
出力端子は電圧増幅回路４８の入力端子と第２の端子が
電圧増幅器４６の第２の端子に接続されている補間容量
４７の第１の端子と第２の端子が電圧増幅回路５０の第
１の端子に接続されている補間容量４９の第１の端子と
に接続されている。電圧増幅回路４４の出力端子は電圧
増幅器５２の入力端子と第２の端子が電圧増幅器５０の
第２の端子に接続されている補間容量５１の第１の端子
に接続されている。電圧増幅回路３９、４６、４８、５
０、５２の出力端子は出力端子が論理回路１１の入力端
子に接続された論理レベル増幅回路１０の入力端子に接
続されている。１２はＡ／Ｄ変換出力である。

【００５１】動作について説明する。標本化回路３５、
３６はアナログ電圧Ｖinを標本化し、標本化されたアナ
ログ電圧と電圧値Ｖr1の第１の参照電圧２ａとの差電圧
Ｖr1−Ｖinを電圧増幅回路３７（電圧増幅度Ａ1 ）によ
ってＡ1 （Ｖr1−Ｖin）に増幅し、標本化されたアナロ
グ電圧と電圧値Ｖr2（＞Ｖr1）の第２の参照電圧２ｂと
の差電圧を電圧増幅回路４３（電圧増幅度Ａ1 ）によっ
てＡ1 （Ｖr2−Ｖin）に増幅する。Ａ1 （Ｖr1−Ｖin）
とＡ2 （Ｖr2−Ｖin）の電圧を補間容量４０、４１によ
って等分割し、Ａ1 ｛（Ｖr2＋Ｖr1）／２−Ｖin｝とす
る。等分割された電圧は電圧増幅回路４２（電圧増幅度
Ａ2 ）によってＡ1 ・Ａ2 ｛（Ｖr2＋Ｖr1）／２−Ｖi
n｝に増幅される。すなわち、電圧増幅回路４２は標本
化アナログ電圧Ｖinと第１の参照電圧と第２の参照電圧
の中間電圧（Ｖr2＋Ｖr1）／２の差電圧を増幅すること
になり、補間容量４０、４１によって第１の参照電圧と
第２の参照電圧の中間電圧が発生していることがわか
る。同様に、補間容量４５、４７と電圧増幅回路４６
（電圧増幅度Ａ3 ）によって第２の参照電圧Ｖr2と（Ｖ
r1＋Ｖr2）／２間の中間電圧３・Ｖr2／４＋Ｖr1／４と
標本化アナログ電圧との差電圧をＡ1 ・Ａ2 ・Ａ3
｛（３・Ｖr2＋Ｖr1）／４−Ｖin｝に増幅する。補間容
量４９、５１と電圧増幅回路５０（電圧増幅度Ａ3 ）に
よって（Ｖr2＋Ｖr1）／２と第１の参照電圧Ｖr1の中間
電圧（Ｖr2＋３・Ｖr1）／４と標本化アナログ電圧との
差電圧をＡ1 ・Ａ2 ・Ａ3 ｛（Ｖr2＋３・Ｖr1）／４−
Ｖin｝に増幅する。電圧増幅回路３９（電圧増幅度Ａ
３）は電圧増幅回路３８の出力電圧をＡ1 ・Ａ2 ・Ａ3
（Ｖr1−Ｖin）に増幅する。同様に、電圧増幅回路４
８、５２（各々の電圧増幅度Ａ3 ）は前段増幅回路の出
力電圧をＡ1 ・Ａ2 ・Ａ3 ｛（Ｖr2＋Ｖr1）／２−Ｖi
n｝、Ａ1 ・Ａ2 ・Ａ3 （Ｖr2−Ｖin）にそれぞれ増幅
する。電圧増幅回路３９、４６、４８、５０、５２の出
力電圧は論理レベル増幅回路１０によって論理電圧レベ
ルに電圧増幅され、論理回路１１によってＡ／Ｄ変換出
力１２として出力される。

【００５２】本実施例によれば、第１、２の参照電圧間
を等分割した電圧点を前段の標本化回路の出力端子間に
接続された補間容量と前段の電圧増幅回路の出力端子間
に接続された補間容量によって発生させることで電圧増
幅回路の必要数が削減され、消費電力が低減される。

【００５３】（実施例８）本発明の請求項８に係る実施
例について述べる。図８に、電圧転送方式と容量による
補間方式との双方を採用した本発明の第８の実施例のＡ
／Ｄ変換器の構成を示す。まず構成について説明する。
標本化回路２１の出力端子は標本化回路５３の入力端子
と標本化回路５８の第１の入力端子に接続されている。
標本化回路２２の出力端子は標本化回路６５の入力端子
と標本化回路５８の第２の入力端子に接続されている。
標本化回路５３はスイッチ５４と保持容量５５と入出力
端を短絡するとバイアス電圧を発生する電圧増幅回路５
６とを構成要素とし、保持容量５５によってバイアス電
圧と入力電圧との差電圧を標本化する機能を持ってい
る。標本化回路６５は標本化回路５３と同様の構成であ
る。標本化回路５８はスイッチ５９、６１と保持容量６
０、６３と入出力端を短絡したときにバイアス電圧を発
生する電圧増幅回路６２を構成要素とし、保持容量６０
によってバイアス電圧と第１の入力端子に入力された電
圧との差電圧を標本化し、保持容量６３によってバイア
ス電圧と第２の入力端子に入力された電圧を標本化する
構成である。標本化回路５３の出力端子と、標本化回路
６６の入力端子と標本化回路６８の第１の端子との接続
点との間には、電圧増幅回路５７が接続されている。標
本化回路５８の出力端子と、標本化回路６８の第２の入
力端子と標本化回路７０の入力端子と標本化回路７２の
第１の入力端子との接続点との間には、電圧増幅回路６
４が接続されている。標本化回路６５の出力端子と、標
本化回路７２の第２の入力端子と標本化回路７４の入力
端子との接続点との間には、電圧増幅回路７６が接続さ
れている。標本化回路６６、６８、７０、７２、７４の
各々の出力端子は電圧増幅回路６７、６９、７１、７
３、７５の各々の入力端子に接続されている。電圧増幅
回路６７、６９、７１、７３、７５の各々の出力端子
は、出力端子が論理回路１１の入力端子に接続された論
理レベル増幅回路１０の出力端子に接続されている。１
２はＡ／Ｄ変換出力である。

【００５４】動作について説明する。標本化回路２１は
標本化されたアナログ電圧Ｖinと電圧値Ｖr1の第１の参
照電圧２ａとの差電圧Ｖr1−Ｖinを出力する。標本化回
路２２は標本化されたアナログ電圧と電圧値Ｖr2（＞Ｖ
r1）の第２の参照電圧２ｂとの差電圧Ｖr2−Ｖinを出力
する。標本化されたアナログ電圧と第１の参照電圧との
電圧差を標本化回路５３が標本化し、標本化されたアナ
ログ電圧と第２の参照電圧との電位差を標本化回路６５
が標本化する。標本化されたアナログ電圧と第１の参照
電圧間の電圧差Ｖr1−Ｖinは保持容量６０によって標本
化され、標本化されたアナログ電圧と第２の参照電圧の
電圧差Ｖr2−Ｖinは保持容量６３によって標本化され
る。電圧増幅回路５７、７６（電圧増幅度Ａ1 ）は標本
化回路５３、６５の出力電圧をＡ1 （Ｖr1−Ｖin），Ａ
1 （Ｖr2−Ｖin）に増幅する。電圧増幅回路６４（電圧
増幅度Ａ1 ）は標本化されたアナログ電圧と第１の参照
電圧間の電圧と標本化されたアナログ電圧と第２の参照
電圧間の中間電圧を増幅し、Ａ1 ｛（Ｖr2＋Ｖr1）／２
−Ｖin｝とする。すなわち標本化されたアナログ電圧Ｖ
inと第１の参照電圧と第２の参照電圧の中間電圧（Ｖr2
＋Ｖr1）／２との差電圧を増幅する。標本化回路６６、
７０、７４は各々、電圧増幅回路５７、６４、７６の出
力電圧を標本化し、電圧増幅回路６７、７１、７５（電
圧増幅度Ａ2 ）が各々の標本化された電圧を増幅し、そ
れぞれＡ1 ・Ａ2 （Ｖr1−Ｖin），Ａ1・Ａ2 ｛（Ｖr2
＋Ｖr1）／２−Ｖin｝，Ａ1 ・Ａ2 （Ｖr2−Ｖin）とす
る。標本化回路６８は電圧増幅回路５７、６４の出力電
圧Ａ1 （Ｖr1−Ｖin），Ａ1 ｛（Ｖr2＋Ｖr1）／２−Ｖ
in｝を標本化し、電圧増幅回路６９（電圧増幅度Ａ2 ）
によって標本化された電圧の中間電圧Ａ1 ・Ａ2 ｛（Ｖ
r2＋３Ｖr1）／４−Ｖin｝を増幅する。すなわち、標本
化されたアナログ電圧Ｖinと第１の参照電圧と第１、２
の参照電圧間の中間電圧（Ｖr2＋３Ｖr1）／４との電圧
差を増幅するわけである。標本化回路７２は標本化回路
６８と同様の動作を行なうことにより、標本化されたア
ナログ電圧と第１、２の参照電圧の中間電圧と第２の参
照電圧との電圧差を増幅し、Ａ1 ・Ａ2 ｛（３Ｖr2＋Ｖ
r1）／４−Ｖin｝とする。電圧増幅回路６７、６９、７
１、７３、７５の出力信号は、論理レベル増幅回路１０
によって論理レベルに増幅され、論理回路１１によって
Ａ／Ｄ変換出力１２として出力される。

【００５５】本実施例によれば、第１、２の参照電圧間
を等分割した電圧点を標本化回路の構成要素である電圧
増幅回路に接続された２つの保持容量によって発生させ
ることで標本化回路の必要数が削減され、消費電力が低
減される。

【００５６】（実施例９）図１０に本発明の第９の実施
例を示す。本発明の請求項９〜１１に係る５ビット直並
列型Ａ／Ｄ変換器の構成が示されている。まず構成につ
いて説明する。下位比較器列８０の構成要素である下位
電圧比較器９０の構成はＳＷ５、ＳＷ６、ＳＷ７、ＳＷ
８はスイッチであり、前述した構成のＭＯＳトランジス
タによるトランスファーゲートである。ＳＷ６の第１の
端子はアナログ信号１に接続され、ＳＷ６の第２の端子
は容量Ｃ１の第１の端子に接続されている。ＳＷ５の第
１の端子は基準抵抗列及びスイッチ列８４に接続され、
ＳＷ５の第２の端子は容量Ｃ１の第１の端子に接続され
ている。容量Ｃ１の第２の端子はインバータ８２の入力
端子に接続される。インバータ８２、８３は前述したＭ
ＯＳトランジスタによる構成である。ＳＷ７はインバー
タ８２と並列接続されている。容量Ｃ２の第１の端子は
インバータ８３の入力端子に接続され、容量Ｃ２の第２
の端子はインバータ８２の出力端子に接続されている。
ＳＷ８はインバータ８３と並列接続されている。以上が
下位電圧比較器９０の構成である。なお、容量Ｃ１、ス
イッチＳＷ７及びインバータ８２は１段目電圧比較回路
Ｘを構成し、容量Ｃ２、スイッチＳＷ８及びインバータ
８３は２段目電圧比較回路Ｙを構成する。

【００５７】上位比較器列７９を構成している上位電圧
比較器８１は下位電圧比較器９０と同等の構成である。
上位比較器列７９の構成要素である上位電圧比較器群の
ＳＷ２の容量Ｃ１が接続されていない側の端子が、基準
抵抗列９８によって分割された基準電圧２ａ（電圧Ｖｒ
０）と基準電圧２ｂ（電圧Ｖｒ３２）の１／４、２／
４、３／４の分割点（端子電圧Ｖｒ８、Ｖｒ１６、Ｖｒ
２４点）にそれぞれ接続され、ＳＷ１はアナログ信号１
に接続されている。上位比較器列７９の出力端子は上位
論理回路８６に接続されている。下位比較器列８０の構
成要素である下位電圧比較器群のＳＷ５はスイッチ列８
５、９１〜９３に接続され、出力端子は下位論理回路８
７に接続され、ＳＷ６はアナログ信号１に接続されてい
る。

【００５８】スイッチ列８５の構成要素のスイッチ群は
基準電圧２ａと基準電圧２ｂの１／３２、２／３２、３
／３２、４／３２、５／３２、６／３２、７／３２の分
割点（端子電圧Ｖｒ１、Ｖｒ２、Ｖｒ３、Ｖｒ４、Ｖｒ
５、Ｖｒ６、Ｖｒ７点）に接続されている。スイッチ列
９１の構成要素のスイッチ群は基準電圧２ａと基準電圧
２ｂの９／３２、１０／３２、１１／３２、１２／３
２、１３／３２、１４／３２、１５／３２の分割点（端
子電圧Ｖｒ９、Ｖｒ１０、Ｖｒ１１、Ｖｒ１２、Ｖｒ１
３、Ｖｒ１４、Ｖｒ１５点）に接続されている。スイッ
チ列９２の構成要素のスイッチ群は基準電圧２ａと基準
電圧２ｂの１７／３２、１８／３２、１９／３２、２０
／３２、２１／３２、２２／３２、２３／３２の分割点
（端子電圧Ｖｒ１７、Ｖｒ１８、Ｖｒ１９、Ｖｒ２０、
Ｖｒ２１、Ｖｒ２２、Ｖｒ２３点）に接続されている。
スイッチ列９３の構成要素のスイッチ群は基準電圧２ａ
と基準電圧２ｂの２５／３２、２６／３２、２７／３
２、２８／３２、２９／３２、３０／３２、３１／３２
の分割点（端子電圧Ｖｒ２５、Ｖｒ２６、Ｖｒ２７、Ｖ
ｒ２８、Ｖｒ２９、Ｖｒ３０、Ｖｒ３１点）に接続され
ている。上位論理回路８６の出力端子と下位論理回路８
７の出力端子とは加算回路８８に接続されている。加算
回路８８はＡ／Ｄ変換出力８９を出力する。以上が５ビ
ット直並列型Ａ／Ｄ変換器の構成である。

【００５９】次に動作について詳しく説明する。図１４
に、上位比較器列７９と下位比較器列８０のスイッチの
動作タイミングを示す。上位電圧比較器群は待機期間に
おいてＳＷ１〜４はＯＦＦ状態となっている。待機期間
では、上位電圧比較器群は電圧比較器としての動作であ
るサンプル動作、ホールド動作、比較動作のいずれの動
作も行なっていない。次のサンプル期間に備えているだ
けである。次の動作期間であるサンプル期間はＳＷ１、
３、４がＯＮ状態となり前述における電圧比較器の動作
に従ってアナログ信号電圧をサンプリングする。次の動
作である上位比較期間では、ＳＷ２がＯＮ状態になり、
上位電圧比較器群は出力結果を出力する。以上が上位電
圧比較器群の動作内容であり基本クロックの１周期で１
サイクルの動作が行なわれている。基本クロックとはＡ
／Ｄ変換器の場合は外部からＡ／Ｄ変換器に入力される
クロックのことである。

【００６０】次に下位電圧比較器群の動作について説明
する。１段目電圧比較回路群は上位電圧比較器群と同じ
期間においてサンプル期間となり、ＳＷ６、７はＯＮ状
態となりアナログ信号電圧をサンプリングする。次のホ
ールド期間ではＳＷ６、７はＯＦＦ状態となりアナログ
信号電圧は保持される。上位電圧比較器群と同等のアナ
ログ信号電圧を保持するわけである。次の下位比較期間
ではＳＷ５がＯＮ状態になり、上位電圧比較器群の比較
結果に従って選択された下位電圧比較範囲が１段目電圧
比較回路に印加され比較動作が行なわれる。１段目電圧
比較回路の下位比較期間のときには２段目電圧比較回路
がサンプル期間となるようにＳＷ８はＯＮ状態となり、
２段目電圧比較回路は１段目電圧比較回路から出力され
る比較電圧をサンプリングする。次の下位比較期間は１
段目電圧比較回路がサンプル期間に相当する期間であ
り、ＳＷ８がＯＦＦ状態、ＳＷ７がＯＮ状態となり、２
段目電圧比較回路がサンプリングした電圧と１段目電圧
比較回路のバイアス電圧Ｖａが比較される。次に待機期
間にはいる。以上のように１段目電圧比較回路及び２段
目電圧比較回路は基本クロックの１周期で１サイクルの
動作が行なわれている。動作が開始する時間が異なって
おりパイプライン動作を行なっているわけである。した
がって、基本クロックの１周期ごとに下位比較結果が出
力される。

【００６１】本実施例によれば、従来２系列の電圧比較
器列を有するＡ／Ｄ変換器では避け得なかった電圧比較
器列間のしきい値電圧のばらつきによる精度低下をなく
すことができる。すなわち微分非直線性誤差が小さくな
る。

【００６２】さらに、次のような効果がある。すなわ
ち、図２４に示すように、従来の直並列型Ａ／Ｄ変換器
（図１１）では下位電圧比較器の比較電圧の不感帯がＴ
ｉと比較的大きいのに対して、本実施例の直並列型Ａ／
Ｄ変換器ではＴｊと短い時間となる。不感帯時間は次の
ような理由で生じる。下位電圧比較器が基準抵抗列にス
イッチ列によって接続された時点での基準抵抗からのパ
ルス電流及び、ＳＷ５のフィードスルーによって注入
（または抽出）された電荷によるパルス電流によって出
力電圧が変動するが、この電圧変動の方向が比較電圧の
セトリング電圧と異なる場合は、異なる方向に移動して
いる時間が存在することになる。これが不感帯時間とな
るわけである。従来方式では下位電圧比較器９６は下位
比較器間においてインバータ３段の電圧利得のためにパ
ルス電流による電圧変動が大きくなり比較電圧のしきい
値であるＶａにもどるのに多くの時間を要した。これに
対して本実施例（図１０）によれば、パルス電流が印加
される時点では下位比較器間にあるのはインバータ８
２、ＳＷ７、Ｃ１で構成される１段目電圧比較回路のみ
であるため、１段のみの電圧利得でパルス電流による小
さな電圧変動が生じることになりＶａにもどるのに必要
な時間は従来方式に比べて短い時間となる。したがっ
て、従来方式の不感帯時間Ｔｉに比べて本実施例の場合
の不感帯時間Ｔｊは短くなり、これによって変換速度が
向上する。

【００６３】さらに、消費電力を削減できる。本実施例
の場合のクロックのタイミング（図１４）と従来のクロ
ックのタイミング（図１６）とを比較すると、従来は下
位電圧比較器の３段のインバータがサンプル期間とホー
ルド期間を合わせて基本クロックの１周期の間、貫通電
流が流れていたが、本実施例では１段目電圧比較回路は
サンプル期間とホールド期間を合わせて３／４周期の間
であり、２段目電圧比較回路では１／４周期の間であ
り、貫通電流が従来に較べて減少することがわかる。

【００６４】（実施例１０）図１２に本発明の第１０の
実施例を示す。本発明の請求項１２〜１５に係る６ビッ
ト直並列型Ａ／Ｄ変換器の構成が示されている。まず構
成について説明する。基準抵抗列及びスイッチ列８４、
上位比較器列７９、アナログ信号１、基準電圧２ａ、２
ｂ、加算回路８８は図１０に示した構成と同等である。
異なる点は下位比較器列１２０の構成である。すなわち
ＳＷ５の第１の端子は基準抵抗列１３０に接続されてお
り、ＳＷ５の第２の端子は入力段１１０の出力端子とな
っている。ＳＷ６の第１の端子はアナログ信号１に接続
されており、ＳＷ６の第２の端子は入力段１１０の出力
端子になっている。ＳＷ５の第２の端子とＳＷ６の第２
の端子は接続されている。

【００６５】容量Ｃ１の第１の端子が１段目電圧比較回
路１１１の入力端子になっており、容量Ｃ１の第２の端
子がインバータ９９の入力端子に接続されており、ＳＷ
７とインバータ９９は並列接続されており、インバータ
９９の出力端子は１段目電圧比較回路１１１の出力端子
となっている。容量Ｃ２の第１の端子は２段目電圧比較
回路１１２の入力端子となり、容量Ｃ２の第２の端子は
インバータ１００の入力端子と接続されており、ＳＷ８
とインバータ１００は並列接続されており、インバータ
１００の出力端子は２段目電圧比較回路１１２の出力端
子となる。第１の容量Ｃ３の第１の端子は２段目電圧比
較回路１１３の第１の入力端子となり、第１の容量Ｃ３
の第２の端子はインバータ１０３の入力端子に接続され
ており、第２の容量Ｃ３の第１の端子は２段目電圧比較
回路１１３の第２の入力端子となり、第２の容量Ｃ３の
第２の端子はインバータ１０３の入力端子に接続されて
おり、ＳＷ８とインバータ１０３は並列接続されてお
り、インバータ１０３の出力端子は２段目電圧比較回路
１１３の出力端子となっている。２段目電圧比較回路１
１４は２段目電圧比較回路１１２と同等の構成をなして
いる。

【００６６】容量Ｃ４の第１の端子が３段目電圧比較回
路１１５の入力端子になっており、Ｃ４の第２の端子が
インバータ１０１の入力端子に接続されており、ＳＷ９
とインバータ１０１は並列接続されており、インバータ
１０１の出力端子は３段目電圧比較回路１１５の出力端
子となる。第１の容量Ｃ５の第１の端子は３段目電圧比
較回路１１６の第１の入力端子となり、第１の容量Ｃ５
の第２の端子はインバータ１０４の入力端子に接続され
ており、第２の容量Ｃ５の第１の端子は３段目電圧比較
回路１１６の第２の入力端子となり、第２の容量Ｃ５の
第２の端子はインバータ１０４の入力端子に接続されて
おり、ＳＷ９とインバータ１０４は並列接続されてお
り、インバータ１０４の出力端子は３段目電圧比較回路
１１６の出力端子となっている。３段目電圧比較回路１
１７、１１９は３段目電圧比較回路１１５と同等の構成
になっている。３段目電圧比較回路１１８は３段目電圧
比較回路１１６と同等の構成になっている。

【００６７】入力段１１０の出力端子は１段目電圧比較
回路１１１の入力端子に接続されており、１段目電圧比
較回路１１１の出力端子は２段目電圧比較回路１１２の
入力端子に接続されており、２段目電圧比較回路１１２
の出力端子は３段目電圧比較回路１１５の入力端子に接
続されており、３段目電圧比較回路１１５の出力端子は
下位論理回路１０９に接続されている。２段目電圧比較
回路１１３の第１の入力端子は１段目電圧比較回路１１
１の出力端子に接続されており、第２の入力端子は１段
目電圧比較回路１２１の出力端子に接続され、２段目電
圧比較回路１１３の出力端子は３段目電圧比較回路１１
７の入力端子に接続されており、３段目電圧比較回路１
１７の出力端子は下位論理回路１０９に接続されてい
る。３段目電圧比較回路１１６の第１の入力端子は２段
目電圧比較回路１１２の出力端子に接続されており、第
２の入力端子は２段目電圧比較回路１１３の出力端子に
接続されており、３段目電圧比較回路１１８の第１の入
力端子は２段目電圧比較回路１１３の出力端子に接続さ
れており、第２の入力端子は２段目電圧比較回路１１４
の出力端子に接続されている。１段目電圧比較回路１１
１、２段目電圧比較回路１１２、１１３、３段目電圧比
較回路１１５、１１６、１１７、１１８の構成をもつ下
位電圧比較器が隣接する下位電圧比較器間で構成され
て、下位比較器列１２０を構成している。

【００６８】図１５にスイッチのタイミングを示す。図
に従って動作の詳細な説明をする。上位電圧比較器群は
待機期間ではＳＷ１〜４はＯＦＦ状態である。サンプル
期間にはいるとＳＷ１、３、４はＯＮ状態となる。上位
比較期間にはいるとＳＷ２はＯＮ状態になる。以上の１
サイクルの動作で前述の電圧比較器の動作で説明したよ
うにアナログ信号電圧と参照電圧が比較される。下位電
圧比較器群における１段目電圧比較回路のサンプル期間
は上位電圧比較回路のサンプル期間と同等の期間であ
る。次にホールド期間がある。この時、上位電圧比較器
群と同等のアナログ信号電圧を保持するわけである。こ
のホールド期間に上位比較器列が上位比較結果を出力
し、下位電圧比較範囲を決定する。次の第１の下位比較
期間では、１段目電圧比較回路からアナログ信号電圧と
下位電圧比較範囲に相当する参照電圧との比較結果であ
る第１の比較電圧が出力される。１段目電圧比較回路が
第１の下位比較期間にあるとき、２段目電圧比較回路は
サンプル期間であり、第１の比較電圧がサンプリングさ
れる。次に２段目電圧比較回路の比較期間である第２の
下位比較期間にはいる。このとき１段目電圧比較回路は
サンプル期間であるから２段目電圧比較回路は第１の比
較電圧とＶａを比較することになり第２の比較電圧を出
力する。第２の下位比較期間において３段目電圧比較回
路はサンプル期間となっているから、第２の比較電圧は
３段目の電圧比較回路がサンプリングすることとなる。
次に３段目電圧比較回路は比較期間である第３の下位比
較期間にはいる。このとき２段目電圧比較回路はサンプ
ル期間にはいっているので、第２の比較電圧とＶａを比
較して第３の比較電圧を出力することになる。第３の比
較電圧は下位論理回路１０９に入力されることになる。

【００６９】図２０〜図２３に従って、２段目電圧比較
回路１１２〜１１４の電圧比較動作を説明する。図２０
に示すように、時刻Ｔ４におけるアナログ電圧値Ｖｉ４
がＡ／Ｄ変換器にＶｉｎ１としてサンプリングされるも
のとする。２段目電圧比較回路１１２〜１１４の入力端
子電圧の変化は図２１（ａ）のように表される。１段目
電圧比較回路１１１の出力電圧ＶＯ２はアナログ信号電
圧Ｖｉｎ１がＶｒ１０＜Ｖｉｎ１＜Ｖｒ１１の条件を満
たしているとき、参照電圧Ｖｒ１１と比較するので、式
（４）を参照するとＶａのオフセット電圧をもちＧｆを
比例係数としてＶｒ１１−Ｖｉｎ１に比例した電圧であ
ることが説明され、図２１（ａ）において、Ｖｒ１１を
通る直線で表される。次に１段目電圧比較回路１２１の
出力電圧ＶＯ１は参照電圧Ｖｒ１０と比較することか
ら、Ｖａのオフセット電圧をもちＧｆを比例係数として
Ｖｒ１０−Ｖｉｎ１に比例した電圧であることが説明さ
れ、図２１（ａ）において、Ｖｒ１０を通る直線で表さ
れる。容量Ｃ１〜Ｃ５には寄生容量が存在しないとする
と、ＶＯ１＝ＶＩ１、ＶＯ２＝ＶＩ２となり、ＶＯ１と
ＶＯ２は容量Ｃ３によって電圧分割されてＶＩＩ１＝１
／２（ＶＯ２−ＶＯ１）となり、図２１（ａ）における
１／２（Ｖｒ１１−Ｖｒ１０）すなわちＡ点を通る直線
になる。すなわち２段目電圧比較回路１１３のしきい値
電圧が１／２（Ｖｒ１１−Ｖｒ１０）となり、見かけ上
の参照電圧点が発生したことになることがわかる。

【００７０】ところで容量Ｃ１〜Ｃ５に寄生容量が存在
する場合はＣ２／Ｃ３＝２のように２段目電圧比較回路
を構成するインバータの入力端子に付加される寄生容量
が等しくなるように容量Ｃ２、Ｃ３の容量比を決めれ
ば、容量Ｃ２、Ｃ３と寄生容量による電価再分配が同等
に発生するので、インバータの見かけ上の電圧利得が等
しくなり、上述のしきい値電圧は１／２（Ｖｒ１１−Ｖ
ｒ１０）に発生する。ＶＩＩ２についても同様であり、
ＶＩＩ２＝１／２（ＶＯ３−ＶＯ２）となり、１／２
（Ｖｒ１２−Ｖｒ１１）の電圧レベルであるＢ点に見か
け上の参照電圧点が発生することになる。３段目電圧比
較回路１１５、１１７、１１９の入力端子電圧ＶＩ３、
ＶＩ４、ＶＩ５は、上述のＶＩ１とＶＩ２の電圧変化と
同様の理由で変化するので、図２１（ｂ）に示すよう
に、１／４（Ｖｒ１０−Ｖｒ１１）、１／２（Ｖｒ１０
−Ｖｒ１１）、３／４（Ｖｒ１０−Ｖｒ１１）に見かけ
上の参照電圧点が発生する。以上の電圧変化によって、
Ｖｒ１０とＶｒ１１間に４分割されたＣ、Ａ、Ｄ点の参
照電圧点が発生することがわかる。図２３において例え
ばＥ点とＦ点間にアナログ信号電圧が存在すると判定さ
れると、上位ビットデジタル出力は１０（２進数）を出
力し、下位ビットデジタル出力は００１０（２進数）を
出力する。この結果は加算回路８８によってＡ／Ｄ変換
出力１０００１０（２進数）として出力されるわけであ
る。

【００７１】以上のとおり、下位比較器列１２０は隣接
する１段目電圧比較回路間に印加される参照電圧及び４
分割された見かけ上の参照電圧点によって４ビットの変
換を行なうわけである。この様子を図２２に示した。以
下、図２２にしたがって説明をする。インバータの上位
比較電圧範囲と、上位電圧比較器群が比較結果を出力す
ることで選択される下位比較電圧範囲とが示されてい
る。さらに、電圧比較回路の構成要素であるインバータ
の電圧利得の作用によって次のようなことが言える。す
なわち、下位比較電圧範囲を変換する１〜３段目電圧比
較回路が各段で隣接する電圧比較回路間の比較電圧範囲
がインバータの電圧利得によって増大し、後段の電圧比
較回路の比較精度を緩和することになるので微分非直線
性誤差が小さくなるわけである。これによって分解能を
向上させることが可能となる。さらに容量による比較電
圧の分割によって見かけ上の参照電圧を発生させ、電圧
比較回路を減少させている。したがって、電圧比較回路
の構成要素であるインバータの個数を減少することがで
き、サンプル期間及びホールド期間におけるインバータ
の総貫通電流を減少することができ、その結果として消
費電力を減少することができる。これら参照電圧点はデ
バイスパラメータによるしきい値のばらつきを緩和して
いる。

【００７２】Ａ／Ｄ変換器の分解能は下位比較器列１２
０の３段目電圧比較回路の出力端子の後に、本発明の構
成の電圧比較回路列を縦続接続することで向上すること
が可能となる。電圧比較回路の構成要素であるインバー
タの電圧利得直線領域は有限であるから、次段のインバ
ータの電圧利得直線領域に前段のインバータの出力電圧
がはいるように前段のインバータの電圧利得を調整する
必要がある。このような調整可能な電圧増幅器を適用す
ることで分解能をさらに向上することが可能になるわけ
である。電圧利得を調整することができる電圧比較器
を、図１８（ａ）〜（ｃ）に示した。これらを本発明の
第１０の実施例である図１２の６ビット直並列型Ａ／Ｄ
変換器に適用することで分解能を向上することができ
る。

【００７３】図１８（ａ）の構成では、下位比較器列１
２０における入力段１１０と１段目電圧比較回路１１１
の構成に加えて容量Ｃｓが加えられている。Ｃ１とＣｓ
の電価再分配によって電圧利得を調整することができ
る。

【００７４】図１８（ｂ）の構成では、下位比較器列１
２０における入力段１１０と１段目電圧比較回路１１１
の構成に加えて反転増幅器１２９が付加されている。ス
イッチのタイミングは図１５で示されたものと同等であ
る。インバータ１２８は反転増幅器１２９の入力端子を
Ｖａに設定し、反転増幅器１２９はＰＭＯＳの相互コン
ダクタンスとＮＭＯＳの相互コンダクタンスの比によっ
て例えば電圧利得を−１に設定することができる。

【００７５】図１８（ｃ）の構成では、Ｃ１の第１の端
子を入力端子とし、Ｃ１の第２の端子とソースフォロア
回路である非反転増幅回路１２５の入力端子が接続され
ており、インバータ１２８とＳＷ３は並列接続されてお
りインバータ１２８の入力端子は非反転増幅回路１２５
の入力端子に接続されている。インバータ１２８はＳＷ
３がＯＮ状態となると非反転増幅器１２５がＶａにバイ
アスされ、電圧利得が１倍である非反転増幅器１２５に
よって電圧フォロアーされる。すなわち電圧利得１倍に
設定された電圧比較器となるわけである。スイッチのタ
イミングは図１５で示されたものと同等である。

【００７６】なお、図１２の実施例は図１５に示された
スイッチのタイミングで説明したが、ＳＷ９の動作をＳ
Ｗ８の動作と同等として図１４に示したスイッチのタイ
ミングにおいても下位比較器列１２０の動作は可能であ
り、前述の効果を得ることが可能となる。さらに図１２
の実施例は２、３段目電圧比較回路において容量による
隣接する前段電圧比較回路の比較電圧の分割電圧を用い
た電圧比較回路を適用しているが、２段目電圧比較回路
及び３段目電圧比較回路の一方の電圧比較回路について
適用しても動作は可能であり、前述の効果を得ることが
可能となる。

【００７７】さらに図１７に示したように、例えば４ビ
ット並列型Ａ／Ｄ変換器に本発明の電圧比較器列Ｘ、
Ｙ、Ｚを適用することができ、前述の効果を得ることが
できることは自明である。なお、図１７において、２
ａ，２ｂは基準電圧、１２３は基準抵抗列、１２４は論
理回路、Ｃｉは補間容量である。

【００７８】図１２の６ビット直並列型Ａ／Ｄ変換器に
容量結合網を追加した変形例を図１３に示す。すなわ
ち、隣接する電圧点間の電圧差が等しくなるように設計
された端子間に容量を接続するように、まず１段目電圧
比較回路群Ｘの構成要素である隣接インバータの入力端
子間を容量で結合する。また、２段目電圧比較回路群Ｙ
の構成要素である隣接インバータの入力端子間を容量で
結合する。さらに、３段目電圧比較回路群Ｚの構成要素
である隣接インバータの入力端子間を容量で結合する。
１〜３段目電圧比較回路Ｘ、Ｙ、Ｚには冗長電圧比較回
路を適用して終端の誤差電圧による効果を緩和すること
もできる。容量結合網Ｎ１、Ｎ２、Ｎ３を採用により、
特に１段目電圧比較回路群Ｘではスイッチからのフィー
ドスルーによって注入される（抽出される）電荷量のば
らつきによる微分非直線性の劣化を緩和できる。２、３
段目電圧比較回路群Ｙ、Ｚでは、フィードスルーによっ
て注入される電荷のばらつきが緩和され、１、２段目イ
ンバータの電圧利得のばらつきが緩和される。インバー
タの電圧利得のばらつきが緩和されることにより、微分
非直線性誤差が低減されるのである。なお、これら１〜
３段目電圧比較回路に接続されている容量結合網Ｎ１、
Ｎ２、Ｎ３はいずれかを接続しない場合、例えば２段目
電圧比較回路Ｙに接続されている容量結合網Ｎ２を接続
しない構成も可能である。

【００７９】さらに、図１２の直並列型Ａ／Ｄ変換器は
インバータとスイッチと容量とで構成された１入力端
子、１出力端子の電圧比較器を採用したものであるが、
差動構成の電圧比較器を応用することも可能である。図
２５に差動電圧比較器で構成された６ビット直並列型Ａ
／Ｄ変換器を示す。上位比較器列１３２は容量とスイッ
チと差動増幅回路とで構成された電圧比較器である。下
位比較器列１３３は入力段と１〜３段目電圧比較回路と
で構成されている。

【００８０】図２５において、入力段Ｉは、アナログ信
号電圧と参照電圧を切り換えるスイッチで構成されてい
る。１段目電圧比較回路Ｘは、差動増幅回路１３６の正
転入力端子にソースフォロア１３４が接続され、反転入
力端子にソースフォロア１３５が接続され、ソースフォ
ロア１３４の入力端子に第１の容量Ｃ５が接続されて第
１の入力端子となっており、ソースフォロア１３５の入
力端子に第２の容量Ｃ５が接続されて第２の入力端子と
なっている。２段目電圧比較回路Ｙ１、Ｙ２は、差動増
幅器の正転入力端子と反転出力端子との間をスイッチで
接続し、反転入力端子と正転出力端子との間をスイッチ
で接続し、１段目電圧比較回路の比較電圧をサンプリン
グする回路と、隣接する１段目電圧比較回路の比較電圧
を容量で分割してサンプリングする回路とで構成されて
いる。３段目電圧比較回路Ｚ１、Ｚ２は、２段目電圧比
較回路Ｙ１、Ｙ２と同等の構成であり、２段目電圧比較
回路の比較電圧をサンプリングする回路と、隣接する２
段目電圧比較回路の比較電圧を容量で分割してサンプリ
ングする回路とで構成されている。スイッチのタイミン
グを図２７及び図２８に示した。アナログ電圧を転送す
ることで下位電圧比較器を１系列にまとめており、さら
に容量補間によって電圧比較器の要求されるべき比較精
度を緩和している。微分非直線性誤差及び分解能が向上
し、消費電力が削減される。図２６には容量結合を組み
込んだ変形例を示した。図２６の構成によれば、スイッ
チのフィードスルーに加えて差動増幅器の電圧利得のば
らつきが緩和され、微分非直線性が向上する。

【００８１】

【発明の効果】請求項１に係る本発明のＡ／Ｄ変換器に
よれば、初段の標本化回路が標本化動作から追従動作に
移る前に次段の標本化回路はアナログ電圧と参照電圧間
の電圧を標本化することで前段の標本化回路が追従状態
に移ったのちにおいてもアナログ電圧と参照電圧間の電
圧を論理電圧に増幅する論理レベル増幅回路に入力され
る。そのために論理レベル増幅回路の電圧増幅に必要な
時間を従来に比較して長く取ることができ、増幅精度が
向上する。したがって、Ａ／Ｄ変換器の微分非直線性が
向上する。

【００８２】請求項２に係る本発明のＡ／Ｄ変換器によ
れば、前段の標本化回路が標本化動作から追従動作に移
る前に次段の標本化回路は増幅されたアナログ電圧と参
照電圧間の電圧を標本化することで前段の標本化回路が
追従状態に移ったのちにおいても増幅されたアナログ電
圧と参照電圧間の電圧を論理電圧に増幅する論理レベル
増幅回路に入力される。そのために論理レベル増幅回路
の電圧増幅に必要な時間を従来に比較して長く取ること
ができ、アナログ電圧と参照電圧間の電圧増幅度を電圧
増幅回路と分担することができ増幅精度が向上する。し
たがって、Ａ／Ｄ変換器の微分非直線性が向上する。

【００８３】請求項３に係る本発明のＡ／Ｄ変換器によ
れば、前段の標本化回路が標本化動作から追従動作に移
る前に次段の標本化回路は減算回路によって前段の標本
化回路のオフセット電圧を差し引かれたアナログ電圧と
参照電圧間の電圧を標本化することで前段の標本化回路
が追従状態に移ったのちにおいてもアナログ電圧と参照
電圧間の電圧を論理電圧に増幅する論理レベル増幅回路
に入力される。そのために論理レベル増幅回路がオフセ
ット電圧を差し引いたアナログ電圧と参照電圧間の電圧
の増幅に必要な時間を従来に比較して長く取ることがで
き増幅精度が向上する。したがって、Ａ／Ｄ変換器の微
分非直線性が向上する。

【００８４】請求項４に係る本発明のＡ／Ｄ変換器によ
れば、前段の標本化回路が標本化動作から追従動作に移
る前に次段の標本化回路は減算回路によって前段の標本
化回路のオフセット電圧を差し引かれたアナログ電圧と
参照電圧間の増幅電圧を標本化することで前段の標本化
回路が追従状態に移ったのちにおいてもアナログ電圧と
参照電圧間の電圧を論理電圧に増幅する論理レベル増幅
回路に入力される。そのために論理レベル増幅回路が増
幅されオフセット電圧を差し引いたアナログ電圧と参照
電圧間の電圧の増幅に必要な時間を従来に比較して長く
取ることができ増幅精度が向上する。したがって、Ａ／
Ｄ変換器の微分非直線性が向上する。

【００８５】請求項５に係る本発明のＡ／Ｄ変換器によ
れば、前段の標本化回路が標本化動作から追従動作に移
る前に次段の標本化回路はアナログ電圧と参照電圧間の
増幅電圧を標本化することで前段の標本化回路が追従状
態に移ったのちにおいても増幅されたアナログ電圧と参
照電圧間の電圧を論理電圧に増幅する論理レベル増幅回
路に入力される。そのために論理レベル増幅回路が増幅
されたアナログ電圧と参照電圧間の電圧の増幅に必要な
時間を従来に比較して長く取ることができ増幅精度が向
上する。したがって、Ａ／Ｄ変換器の微分非直線性が向
上する。

【００８６】請求項６に係る本発明のＡ／Ｄ変換器によ
れば、前段の標本化回路が標本化動作から追従動作に移
る前に次段の標本化回路は前段の標本化回路のオフセッ
ト電圧を差し引かれたアナログ電圧と参照電圧間の増幅
電圧を標本化することで前段の標本化回路が追従状態に
移ったのちにおいてもアナログ電圧と参照電圧間の電圧
を論理電圧に増幅する論理レベル増幅回路に入力され
る。そのために論理レベル増幅回路が増幅されオフセッ
ト電圧を差し引いたアナログ電圧と参照電圧間の電圧の
増幅に必要な時間を従来に比較して長く取ることができ
増幅精度が向上する。したがって、Ａ／Ｄ変換器の微分
非直線性が向上する。

【００８７】請求項７に係る本発明のＡ／Ｄ変換器によ
れば、第１、２の参照電圧間を等分割した電圧点を前段
の標本化回路の出力端子間に接続された補間容量と前段
の電圧増幅回路の出力端子間に接続された補間容量によ
って発生させ、電圧増幅回路によって標本化されたアナ
ログ電圧と参照電圧の等分割電圧間の電圧を増幅するこ
とで前段の電圧増幅器の必要数を削減し、消費電力を減
少させる。

【００８８】請求項８に係る本発明のＡ／Ｄ変換器によ
れば、第１、２の参照電圧間を等分割した電圧点を前段
の標本化回路の出力端子間に接続された２つの保持容量
によってによって発生させて、２つの保持容量と電圧増
幅回路によって標本化されたアナログ電圧と第１、２の
参照電圧間の等分割電圧との電圧差を増幅することで前
段の標本化回路と電圧増幅回路の必要数を削減し、消費
電力を減少させる。

【００８９】請求項９〜１１に係る本発明のＡ／Ｄ変換
器によれば、前段電圧比較回路から出力される比較電圧
を次段の電圧比較回路がサンプリングすることで、これ
まで２系列必要とした下位比較器列を１系列とした。こ
れによって、従来２系列の電圧比較器列を有するＡ／Ｄ
変換器では避けることのできなかった電圧比較器列間の
しきい値電圧のばらつきによる精度低下をなくすことが
できる。すなわち微分非直線性が向上する。また、従来
方式に比べて不感帯時間が短くなり、変換速度が向上す
る。さらに、消費電力を削減できる。

【００９０】請求項１２〜１８に係る本発明のＡ／Ｄ変
換器によれば、隣接する前段電圧比較回路から出力され
る比較電圧を容量によって分割して見かけ上の参照電圧
を発生させる。これによって前段電圧比較回路が減少す
るため消費電力が減少する。さらに、１段目電圧比較回
路数が減少するために入力容量数が減少し、Ａ／Ｄ変換
器の入力容量値が減少し、Ａ／Ｄ変換器の前段の回路の
負荷容量を減少することになり、Ｓ／Ｎ比を向上するこ
とができる。さらに見かけ上の参照電圧間及び比較電圧
間は増幅されているので、次段電圧比較回路の比較誤差
が緩和され、微分非直線性誤差が向上する。

【００９１】請求項１９、２１に係る本発明のＡ／Ｄ変
換器によれば、電圧比較器の要求される電圧精度が緩和
され、高速、低微分非直線性誤差が実現する。

【００９２】請求項２０に係る本発明のＡ／Ｄ変換器に
よれば、パイプライン動作時に各段の電圧利得によって
パイプラインの段数の増加にしたがって電圧比較器の出
力電圧が次段の電圧比較器の線形増幅領域から外れるこ
となく設計することができる。すなわち分解能を向上す
ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例であるＡ／Ｄ変換器の構
成図である。

【図２】本発明の第２の実施例であるＡ／Ｄ変換器の構
成図である。

【図３】本発明の第３の実施例であるＡ／Ｄ変換器の構
成図である。

【図４】本発明の第４の実施例であるＡ／Ｄ変換器の構
成図である。

【図５】本発明の第５の実施例であるＡ／Ｄ変換器の構
成図である。

【図６】本発明の第６の実施例であるＡ／Ｄ変換器の構
成図である。

【図７】本発明の第７の実施例であるＡ／Ｄ変換器の構
成図である。

【図８】本発明の第８の実施例であるＡ／Ｄ変換器の構
成図である。

【図９】従来のＡ／Ｄ変換器の構成図である。

【図１０】本発明の第９の実施例である５ビット直並列
型Ａ／Ｄ変換器の構成図である。

【図１１】従来の５ビット直並列型Ａ／Ｄ変換器の構成
図である。

【図１２】本発明の第１０実施例である６ビット直並列
型Ａ／Ｄ変換器の構成図である。

【図１３】図１２のＡ／Ｄ変換器に容量結合網を追加し
た変形例の構成図である。

【図１４】図１０のＡ／Ｄ変換器のタイミング図であ
る。

【図１５】図１２のＡ／Ｄ変換器のタイミング図であ
る。

【図１６】図１１のＡ／Ｄ変換器のタイミング図であ
る。

【図１７】本発明の他の実施例である４ビット並列型Ａ
／Ｄ変換器の構成図である。

【図１８】（ａ）は容量比で電圧利得を設定できる電圧
比較回路の構成図、（ｂ）は相互コンダクタンス比によ
って電圧利得を設定できる電圧比較回路の構成図、
（ｃ）は電圧利得が１倍の電圧比較回路の構成図であ
る。

【図１９】インバータの入出力静特性曲線を示す図であ
る。

【図２０】Ａ／Ｄ変換器のサンプリング動作を示す図で
ある。

【図２１】（ａ）は２段目電圧比較回路のインバータ入
力端子電圧曲線を、（ｂ）は３段目電圧比較回路のイン
バータ入力端子電圧曲線を各々示す図である。

【図２２】直並列型Ａ／Ｄ変換器の上位電圧比較範囲及
び下位電圧比較比較範囲を示す図である。

【図２３】（ａ）はＡ／Ｄ変換器の上位ビットデジタル
データ出力を、（ｂ）はＡ／Ｄ変換器の下位ビットデジ
タルデータ出力を示す各々示す図である。

【図２４】本発明方式と従来方式の不感帯時間の違いを
説明するための図である。

【図２５】本発明の第１０の実施例の変形である差動電
圧比較器を用いた６ビット直並列型Ａ／Ｄ変換器の構成
図である。

【図２６】図２５のＡ／Ｄ変換器に容量結合網を付加し
た変形例の構成図である。

【図２７】図２５のＡ／Ｄ変換器のタイミング図であ
る。

【図２８】図２５のＡ／Ｄ変換器の他のタイミング図で
ある。

【符号の説明】

１ アナログ信号 ２ 参照電圧 ３ 標本化回路 ４ スイッチ ４ａ 保持容量 ５ 緩衝回路 ６ スイッチ ７ 保持容量 ８ 緩衝回路 ９ 標本化回路 １０ 論理レベル増幅回路 １１ 論理回路 １２ Ａ／Ｄ変換出力

Claims (21)

【特許請求の範囲】
1. 【請求項１】 アナログ入力電圧を標本化するための第
   １の標本化手段と、 標本化されたアナログ入力電圧と参照電圧の電位差を標
   本化するための第２の標本化手段とを備え、 前記第２の標本化手段の出力電圧を比較信号としてＡ／
   Ｄ変換を行なうことを特徴とするＡ／Ｄ変換器。
2. 【請求項２】 アナログ入力電圧を標本化するための第
   １の標本化手段と、 標本化されたアナログ入力電圧と参照電圧の電位差を増
   幅するための増幅手段と、 前記増幅手段の出力電圧を標本化するための第２の標本
   化手段とを備え、 前記第２の標本化手段の出力電圧を比較信号としてＡ／
   Ｄ変換を行なうことを特徴とするＡ／Ｄ変換器。
3. 【請求項３】 アナログ入力電圧を標本化し、標本化さ
   れたアナログ電圧と参照電圧の差電圧を出力するための
   第１の標本化手段と、 前記第１の標本化手段のオフセット電圧を減算するため
   の減算回路手段と、 前記減算回路手段の出力電圧を標本化するための第２の
   標本化手段とを備え、 前記第２の標本化手段の出力電圧を比較信号としてＡ／
   Ｄ変換を行なうことを特徴とするＡ／Ｄ変換器。
4. 【請求項４】 アナログ入力電圧を標本化するための第
   １の標本化手段と、 標本化されたアナログ入力電圧と参照電圧間の電位差を
   増幅するための増幅手段と、 前記増幅手段の出力電圧から該増幅手段のオフセット電
   圧を差し引くための減算回路手段と、 前記減算回路手段の出力電圧を標本化するための第２の
   標本化手段とを備え、 前記第２の標本化手段の出力電圧を比較信号としてＡ／
   Ｄ変換を行なうことを特徴とするＡ／Ｄ変換器。
5. 【請求項５】 保持容量と入出力間を短絡した時に入出
   力端にバイアス電圧を発生する増幅器とを用いてアナロ
   グ入力信号を標本化するための第１の標本化手段と、 標本化されたアナログ入力電圧と参照電圧の電位差を増
   幅するための増幅手段と、 前記増幅手段の出力電圧を標本化するための第２の標本
   化手段とを備え、 前記第２の標本化手段の出力電圧を比較信号としてＡ／
   Ｄ変換を行なうことを特徴とするＡ／Ｄ変換器。
6. 【請求項６】 第１の保持容量と入出力間を短絡した時
   に入出力端にバイアス電圧を発生する第１の増幅器とを
   用いてアナログ入力信号を標本化するための第１の標本
   化手段と、 標本化されたアナログ入力電圧と参照電圧の電位差を増
   幅するための第１の増幅手段と、 第２の保持容量と入出力間を短絡した時に入出力端にバ
   イアス電圧を発生する第２の増幅器とを用いて前記第１
   の増幅手段の出力電圧を標本化するための第２の標本化
   手段と、 標本化された前記第１の増幅手段の出力電圧と前記第１
   の増幅器が発生するバイアス電圧との差電圧を増幅する
   ための第２の増幅手段とを備え、 前記第２の増幅手段の出力電圧を比較信号としてＡ／Ｄ
   変換を行なうことを特徴とするＡ／Ｄ変換器。
7. 【請求項７】 アナログ入力電圧を標本化するための複
   数の標本化手段を備え、 標本化された各々のアナログ入力電圧と各々の参照電圧
   の電位差を増幅する増幅手段の出力電圧を増幅する増幅
   手段の出力電圧と複数の補間容量と電圧増幅器を用い
   て、増幅されたアナログ電圧と参照電圧間の電圧と増幅
   されたアナログ電圧と隣接する参照電圧間の電圧を平均
   化してアナログ電圧と隣接する参照電圧の中間電圧間の
   電圧を増幅する増幅手段の出力電圧との各々の出力電圧
   を増幅する増幅手段の出力電圧と複数の補間容量と電圧
   増幅器を用いて、標本化された各々のアナログ入力電圧
   と各々の参照電圧の電位差を増幅する増幅手段の出力電
   圧を増幅する増幅手段の出力電圧と複数の補間容量と電
   圧増幅器を用いて、アナログ電圧と隣接する参照電圧の
   中間電圧間を増幅した電圧を増幅する増幅手段の出力電
   圧との中間電圧を増幅する増幅手段の出力電圧を比較信
   号としてＡ／Ｄ変換を行なうことを特徴とするＡ／Ｄ変
   換器。
8. 【請求項８】 アナログ入力電圧を標本化するための複
   数の標本化手段を備え、 標本化された各々のアナログ入力電圧と各々の参照電圧
   の電位差を入出力間を短絡したときに入出力端にバイア
   ス電圧を発生する第１の増幅器の入出力端を短絡した第
   １の増幅器と第１の保持容量を用いて標本化し、標本化
   したアナログ電圧と参照電圧間の電圧を増幅する第１の
   増幅手段と入出力間を短絡したときに入出力端にバイア
   ス電圧を発生する第２の増幅器の入出力端を短絡した第
   ２の増幅器と第２の保持容量を用いて標本化し、標本化
   したアナログ電圧と参照電圧の増幅された差電圧を増幅
   する第２の増幅手段と、入出力間を短絡したときに入出
   力端にバイアス電圧を発生する第３の増幅器の入出力端
   を短絡した第３の増幅器と複数の保持容量を用いて隣接
   するアナログ入力電圧と参照電圧の差電圧を各々標本化
   しアナログ入力電圧と隣接する参照電圧間の中間電圧間
   の電圧差を増幅する第３の増幅手段とアナログ入力電圧
   と隣接する参照電圧間の中間電圧を増幅した差電圧を入
   出力間を短絡したときに入出力端にバイアス電圧を発生
   する第４，８の増幅器の入出力端を短絡した第４，８の
   増幅器と第３，４の保持容量を用いて標本化し、標本化
   された電圧を増幅する第４，８の増幅手段の出力電圧を
   比較信号とし、アナログ入力電圧と参照電圧の増幅され
   た差電圧とアナログ入力電圧と参照電圧の中間電圧の増
   幅された差電圧を入出力間を短絡したときに入出力端に
   バイアス電圧を発生する第５，７の増幅器の入出力端を
   短絡した第５，７の増幅器と複数の保持容量を用いて標
   本化し、アナログ電圧と隣接する参照電圧の中間電圧と
   参照電圧の中間電圧の差電圧を増幅する第５，７の増幅
   手段の出力電圧を比較信号とし、アナログ入力電圧と隣
   接する参照電圧間の中間電圧間を増幅した差電圧を入出
   力間を短絡したときに入出力端にバイアス電圧を発生す
   る第６の増幅器の入出力端を短絡した第６の増幅器と第
   ５の保持容量を用いて標本化し、標本化された電圧を増
   幅する第６の増幅手段の出力電圧を比較信号としてＡ／
   Ｄ変換を行なうことを特徴とするＡ／Ｄ変換器。
9. 【請求項９】 第１のアナログ電圧を追従し、保持する
   時刻を決定する第１の制御信号に従って前記第１のアナ
   ログ電圧を保持したのち、比較対照となる第２のアナロ
   グ電圧と比較するための第１の保持及び比較回路と、 第３のアナログ電圧を追従し、保持する時刻を決定する
   第２の制御信号に従って前記第３のアナログ電圧を保持
   したのち、比較対照となる第４のアナログ電圧と比較す
   るための第２の保持及び比較回路とを備え、 前記第１のアナログ電圧と前記第２のアナログ電圧を前
   記第１の保持及び比較回路が比較した比較結果を第１の
   比較電圧として出力し、該第１の比較電圧は前記第３の
   アナログ電圧であるＡ／Ｄ変換器において、 前記第１の保持及び比較回路は、 第１の容量と、 第１の電圧増幅器と、 第１のスイッチと、 第１のアナログ電圧が印加されている端子と前記第１の
   電圧比較器の入力端子との間を導通状態及び非導通状態
   を切り替える機能と、前記第１のアナログ電圧の比較の
   対照になる参照電圧と前記第１の電圧比較器の入力端子
   との接続及び既参照電圧が印加されている端子との間を
   導通状態及び非導通状態を切り替える機能とを兼ね備え
   た入力段とを備え、 前記第１の電圧増幅器は前記第１のスイッチが並列接続
   され、前記第１の容量の第１の端子は前記第１の電圧増
   幅器の入力端子と前記第１のスイッチが接続されている
   端子に接続され、前記第１のスイッチが導通状態となっ
   ているときに前記第１の電圧増幅器は入力電圧と出力電
   圧とが等しい第１の平衡電圧を発生し、前記第１の容量
   の第２の端子は前記入力段の出力端子に接続され、 前記第２の保持及び比較回路は、 第２の容量と第２の電圧増幅器と第２のスイッチとを備
   え、 前記第２の電圧増幅器は前記第２のスイッチが並列接続
   され、前記第２の容量の第１の端子は前記第２の電圧増
   幅器の入力端子と前記第２のスイッチが接続されている
   端子に接続され、前記第２のスイッチが導通状態となっ
   ているときに前記第２の電圧増幅器は入力電圧と出力電
   圧とが等しい第２の平衡電圧を発生し、前記第２の容量
   の第２の端子は前記第１の電圧比較器の出力端子に接続
   され、 前記第２、４のアナログ電圧はそれぞれ既参照電圧であ
   りかつ前記第１の平衡電圧であることを特徴とするＡ／
   Ｄ変換器。
10. 【請求項１０】 請求項９記載のＡ／Ｄ変換器におい
    て、 前記第１、２の電圧増幅器は、 入力電圧の変動分がないときにはそれぞれ第１、２平衡
    電圧が出力され、入力電圧の変動分が前記第１、２の平
    衡電圧よりも高い電圧となる場合は出力電圧は前記第
    １、２の平衡電圧よりも低い電圧となる負の符号の電圧
    利得をもつ反転増幅器を備えたことを特徴とするＡ／Ｄ
    変換器。
11. 【請求項１１】 請求項９記載のＡ／Ｄ変換器におい
    て、 前記第２の保持及び比較回路の出力端子に該第２の保持
    及び比較回路と同等の他の保持及び比較回路が少なくと
    も１つ以上、縦続接続回路として接続されており、 それぞれの保持及び比較回路の入力端子に接続されてい
    る保持及び比較回路の出力端子から出力される比較電圧
    を追従し保持し、比較対照となるアナログ電圧と比較
    し、比較電圧を出力することで追従及び保持動作と比較
    動作を連続して縦続に行なうことを特徴とするＡ／Ｄ変
    換器。
12. 【請求項１２】第１のアナログ電圧を追従し、保持する
    時刻を決定する第１の制御信号に従って前記第１のアナ
    ログ電圧を保持したのち、比較対照となる第２のアナロ
    グ電圧と比較するための第１の保持及び比較回路と、 第３のアナログ電圧を追従し、保持する時刻を決定する
    第２の制御信号に従って第３のアナログ電圧を保持した
    のち、比較対照となる第４のアナログ電圧と比較するた
    めの第２の保持及び比較回路とを備え、 前記第１の保持及び比較回路が前記第１のアナログ電圧
    を追従するときの出力電圧を第１の平衡電圧とし、該第
    １の平衡電圧は前記第３のアナログ電圧であり、前記第
    １のアナログ電圧と前記第２のアナログ電圧とを前記第
    １の保持電圧及び比較回路で比較した結果を第１の比較
    電圧とし、該第１の比較電圧は前記第４のアナログ電圧
    であり、 前記第１のアナログ電圧を追従し、保持する時刻を決定
    する前記第１の制御信号に従って前記第１のアナログ電
    圧を保持したのち、比較対照となる第５のアナログ電圧
    と比較するための第３の保持及び比較回路と、 第６のアナログ電圧を追従し、保持する時刻を決定する
    前記第２の制御信号に従って前記第６のアナログ電圧を
    保持したのち、比較対照となる第７のアナログ電圧と比
    較するための第４の保持及び比較回路とを更に備え、 前記第３の保持及び比較回路が前記第１のアナログ電圧
    を追従するときの出力電圧を第２の平衡電圧とし、該第
    ２の平衡電圧は前記第６のアナログ電圧であり、前記第
    １のアナログ電圧と前記第５のアナログ電圧とを前記第
    ３の保持電圧及び比較回路で比較した結果を第２の比較
    電圧とし、該第２の比較電圧は前記第７のアナログ電圧
    であり、 前記第１の保持及び比較回路の出力端子と前記第３の保
    持及び比較回路の出力端子間にそれぞれの第１、２の平
    衡電圧を平均化し、平均化電圧を第１の補間電圧とし、
    それぞれの比較結果である第１の比較電圧と第２の比較
    電圧を平均化し、平均化電圧を第２の補間電圧とする手
    段と、 前記第１の補間電圧を追従し、保持する時刻を決定する
    前記第２の制御信号に従って前記第１の補間電圧を保持
    したのち比較対照となる前記第２の補間電圧を比較する
    ための第５の保持及び比較回路とを更に備えたことを特
    徴とするＡ／Ｄ変換器。
13. 【請求項１３】 請求項１２記載のＡ／Ｄ変換器におい
    て、 前記第１、３の保持及び比較回路は、 第１の容量と、 第１の電圧増幅器と、 第１のスイッチと、 第１のアナログ電圧が印加されている端子と前記第１の
    電圧比較器の入力端子との間を導通状態及び非導通状態
    を切り替える機能と、前記第１のアナログ電圧の比較の
    対照になる参照電圧と前記第１の電圧比較器の入力端子
    との接続及び既参照電圧が印加されている端子との間を
    導通状態及び非導通状態を切り替える機能とを兼ね備え
    た入力段とを備え、 前記第１の電圧増幅器は前記第１のスイッチが並列接続
    され、前記第１の容量の第１の端子は前記第１の電圧増
    幅器の入力端子と前記第１のスイッチが接続されている
    端子に接続され、前記第１のスイッチが導通状態となっ
    ているときに前記第１の電圧増幅器は入力電圧と出力電
    圧とが等しい第１、２の平衡電圧を発生し、前記第１の
    容量の第２の端子は前記入力段の出力端子に接続され、 前記第２、４の保持及び比較回路は、 第２の容量と第２の電圧増幅器と第２のスイッチとを備
    え、 前記第２の電圧増幅器は前記第２のスイッチが並列接続
    され、前記第２の容量の第１の端子は前記第２の電圧増
    幅器の入力端子と前記第２のスイッチが接続されている
    端子に接続され、第３、４の平衡電圧を発生し、前記第
    ２の容量の第２の端子は前記第２、４の保持及び比較回
    路の出力端子に接続され、 前記第２、４のアナログ電圧はそれぞれ隣接する参照電
    圧であり、 前記第５の保持及び比較回路は、 第３、４の容量と第３の電圧増幅器と第３のスイッチと
    を備え、 前記第３の電圧増幅器は前記第３のスイッチが並列接続
    され、前記第３の容量の第１の端子は前記第１の保持及
    び比較回路の出力端子に接続され、前記第４の容量の第
    １の端子は前記第３の保持及び比較回路の出力端子に接
    続され、前記第３の容量の第２の端子と前記第４の容量
    の第２の端子と前記第３の電圧増幅器の入力端子と前記
    第３のスイッチとの４者が共通接続されていることを特
    徴とするＡ／Ｄ変換器。
14. 【請求項１４】 請求項１３記載のＡ／Ｄ変換器におい
    て、 前記第１〜３の電圧増幅器は、 入力電圧の変動分がないときにはそれぞれ第１〜３の平
    衡電圧が出力され、それぞれの入力電圧の変動分がそれ
    ぞれの前記第１〜３の平衡電圧よりも高い電圧となる場
    合は出力電圧は前記第１〜３の平衡電圧よりも低い電圧
    となる負の符号の電圧利得をもつ反転増幅器を備えたこ
    とを特徴とするＡ／Ｄ変換器。
15. 【請求項１５】 請求項１２記載のＡ／Ｄ変換器におい
    て、 前記第３〜５の保持及び比較回路の出力端子に前記第
    ３、４の保持及び比較回路と同等の他の保持及び比較回
    路が少なくも１列以上、前段の平衡電圧を保持しかつ比
    較対照となるアナログ電圧とそれぞれの隣接する保持及
    び比較回路が比較することを順次連続して行なうよう第
    １の縦続接続回路として接続されており、 前記第１の縦続接続回路の各々の隣接する保持及び比較
    回路の出力端子間に前記第５の保持及び比較回路と同等
    の更に他の回路を備えたことを特徴とするＡ／Ｄ変換
    器。
16. 【請求項１６】 請求項１２記載のＡ／Ｄ変換器におい
    て、 前記第１の保持及び比較回路は、 第１の差動増幅回路の正転入力端子に第１の容量が接続
    され、反転入力端子に第２の容量が接続され、前記正転
    入力端子を第１の入力端子とし、前記反転入力端子を第
    ２の入力端子とし、正転出力端子を第１の出力端子と
    し、反転出力端子を第２の出力端子とする第１の差動増
    幅部と、 前記第１のアナログ電圧と比較対照となる第２のアナロ
    グ電圧を順次に切り換えるためのスイッチ手段を有する
    入力部とを備え、 前記第２の保持及び比較回路は、 第２の差動増幅回路の正転入力端子に第３の容量の第１
    の端子が接続され、反転入力端子に第４の容量の第１の
    端子が接続され、前記正転入力端子と反転出力端子をス
    イッチで接続し、前記反転入力端子と正転出力端子を他
    のスイッチで接続し、前記第３の容量の第２の端子を第
    ３の入力端子とし、前記第４の容量の第２の端子を第４
    の入力端子とし、前記正転出力端子を第３の出力端子と
    し、前記反転出力端子を第４の出力端子とする第２の差
    動増幅部を備えたことを特徴とするＡ／Ｄ変換器。
17. 【請求項１７】 請求項１６記載のＡ／Ｄ変換器におい
    て、 前記第１の差動増幅回路の正転出力端子は第５の容量の
    第１の端子に接続され、該第１の差動増幅回路の反転出
    力端子は第６の容量の第１の端子に接続され、かつ前記
    第１の差動増幅回路に隣接し、かつ正転出力端子が第７
    の容量の第１の端子に接続され、反転出力端子が第８の
    容量の第１の端子に接続された第３の差動増幅回路を更
    に備え、 前記第５の容量の第２の端子と前記第７の容量の第２の
    端子と前記第３の差動増幅回路の反転入力端子との３者
    が共通接続され、前記第６の容量の第２の端子と前記第
    ８の容量の第２の端子と前記第３の差動増幅器の正転入
    力端子との３者が共通接続されていることを特徴とする
    Ａ／Ｄ変換器。
18. 【請求項１８】 請求項１７記載のＡ／Ｄ変換器におい
    て、 前記第２の保持及び比較回路の出力端子に該第２の保持
    及び比較回路と同等の差動増幅器を備えた他の保持及び
    比較回路が少なくとも１つ以上、縦続接続回路として接
    続されており、 それぞれの保持及び比較回路の入力端子に接続されてい
    る保持及び比較回路の出力端子から出力される比較電圧
    を追従し保持し、比較対照となるアナログ電圧と比較
    し、比較電圧を出力することで縦続接続された電圧比較
    器のそれぞれの電圧比較の追従及び保持動作と比較動作
    を連続して行なうことを特徴とするＡ／Ｄ変換器。
19. 【請求項１９】 請求項９記載のＡ／Ｄ変換器におい
    て、 前記第１の保持及び比較回路が前記第１のアナログ電圧
    を追従するときの出力電圧を第１の平衡電圧とし、該第
    １の平衡電圧は前記第３のアナログ電圧であり、前記第
    １のアナログ電圧と前記第２のアナログ電圧とを前記第
    １の保持電圧及び比較回路で比較した結果を第１の比較
    電圧とし、該第１の比較電圧は前記第４のアナログ電圧
    であり、 前記第１のアナログ電圧を追従し、保持する時刻を決定
    する前記第１の制御信号に従って前記第１のアナログ電
    圧を保持したのち、比較対照となる第５のアナログ電圧
    と比較するための第３の保持及び比較回路と、 第６のアナログ電圧を追従し、保持する時刻を決定する
    前記第２の制御信号に従って前記第６のアナログ電圧を
    保持したのち、比較対照となる第７のアナログ電圧と比
    較するための第４の保持及び比較回路とを更に備え、 前記第３の保持及び比較回路が前記第１のアナログ電圧
    を追従するときの出力電圧を第２の平衡電圧とし、該第
    ２の平衡電圧は前記第６のアナログ電圧であり、前記第
    １のアナログ電圧と前記第５のアナログ電圧とを前記第
    ３の保持電圧及び比較回路で比較した結果を第１の比較
    電圧とし、該第２の比較電圧は前記第７のアナログ電圧
    であり、 前記第１の保持及び比較回路の出力端子と前記第３の保
    持及び比較回路の出力端子間にそれぞれの第１、２の平
    衡電圧を等しく分割し、分割された電圧を第１の補間電
    圧とし、それぞれの比較結果である第１の比較電圧と第
    ２の比較電圧を等しく分割し、分割された電圧を第２の
    補間電圧とする手段と、 前記第１の補間電圧を追従し、保持する時刻を決定する
    前記第２の制御信号に従って前記第１の補間電圧を保持
    したのち比較対照となる前記第２の補間電圧を比較する
    ための第５の保持及び比較回路とを更に備えたことを特
    徴とするＡ／Ｄ変換器。
20. 【請求項２０】 請求項１２記載のＡ／Ｄ変換器におい
    て、 第１のアナログ電圧と比較対照となる第２のアナログ電
    圧とを順次に切り替えて出力するための入力回路を更に
    備え、 第１の入力容量の第１の端子が前記入力回路の出力端子
    に接続され、前記第１の入力容量の第２の端子が非反転
    増幅器の入力端子に接続され、スイッチと反転増幅器が
    並列接続されたバイアス回路の入力端子が前記非反転増
    幅器と前記第１の入力容量の第２の端子が接続された端
    子に接続され、前記非反転増幅器はソースフォロア回路
    からなることを特徴とするＡ／Ｄ変換器。
21. 【請求項２１】 請求項１３記載のＡ／Ｄ変換器におい
    て、 前記第１、２の保持及び比較回路の第１、２の電圧増幅
    器間の電圧利得のばらつきを分散するように、 前記第３〜５の保持及び比較回路は、 前記第３の電圧増幅器の入力端子と前記第５の電圧増幅
    器の入力端子との間が第１の結合容量で接続され、かつ
    前記第４の電圧増幅器の入力端子と前記第５の電圧増幅
    器の入力端子間が第２の結合容量で接続されたことを特
    徴とするＡ／Ｄ変換器。