JP5917710B2 - Ad変換器 - Google Patents
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Description
この発明は、AD(Analog-to-Digital)変換器に関し、たとえば、非同期式の逐次比較型AD変換器に好適に用いられるものである。
逐次比較型のAD変換器は、典型的には2分探索法によってアナログ入力信号を2進数のデジタル値に変換するものである。逐次比較型のAD変換器は、同期式と非同期式とに大別される。
同期式のAD変換器では、外部から供給されたクロックに基づいてサンプリング周期を決定するためのサンプリングクロックと、比較器の動作を制御するためのタイミングクロックとが生成される。AD変換器はこれらのクロックに同期して動作する。同期式のAD変換器は、これらのクロックを生成する回路とクロック用の配線の引き回しが必要となるので、比較的消費電流が大きくなるとともに回路面積が大きくなってしまう。
非同期式のAD変換器は、比較動作が完了したことを示す信号に基づいて、次サイクルの比較動作を開始するものであり、一定周期のクロック信号の供給を必要としない。このため、同期式のAD変換器に比べて低消費電力化および小面積化が可能になる(たとえば、Chen等による文献"A 6-bit 600-MS/s 5.3-mW Asynchronous ADC in 0.13-μm CMOS"、IEEE Journal of Solid-State Circuits、Vol.41、2006年12月、p.2669-2680(非特許文献1)を参照)。
しかしながら、非同期方式のAD変換器では、入力アナログ信号と基準信号との電位差の絶対値が小さくなるほど、比較器の出力信号が確定するまでの時間が長くなる。両者の電位差の絶対値が非常に小さい場合には、1回のAD変換に必要な回数の比較が最後まで行なえないために、AD変換の誤差が極めて大きくなる。
特開2010−45579号公報(特許文献1)は、判定時間を短くするように構成された比較回路を開示する。具体的に、この文献の比較回路は、入力信号と基準信号とを比較する際に、基準信号よりも所定の値大きい第1の比較値と、基準信号よりも所定の値小さい第2の比較値とを生成する。比較回路は、入力信号と第1の比較値とを比較した結果に応じて第1の判定信号を生成する第1の比較器と、入力信号と第2の比較値とを比較した結果に応じて第2の判定信号を生成する第2の比較器とを含む。比較回路は、さらに、第1および第2の判定信号のうちいずれが先に生成されたかを検出し、先に生成された信号を選択して判定信号として出力する出力選択回路を含む。
S. M. Chen and R. W. Brodersen、"A 6-bit 600-MS/s 5.3-mW Asynchronous ADC in 0.13-μm CMOS"、IEEE Journal of Solid-State Circuits、Vol.41、2006年12月、p.2669-2680
上記の特開2010−45579号公報(特許文献1)に記載の比較回路を備えた逐次比較型のAD変換器では、逐次比較レジスタで生成された比較コードをDA(Digital-to-Analog)変換することによって基準信号が得られる。このアナログの基準信号に対して正負の所定のアナログ電圧を加算することによって上記第1の比較値および第2の比較値が生成される。このため、第1および第2の比較値にはアナログ電圧の加算に伴う誤差が含まれることになり、最終的なAD変換誤差が大きくなるという問題がある。第1および第2の比較値を生成するために2個のDA変換器を設ければアナログ電圧の加算は必要でなくなるが、回路面積が大きくなってしまう。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による逐次比較型のAD変換器は、アナログ入力信号とDA変換された比較コードとを比較する比較器と、制御回路とを含む。制御回路は、比較器が比較動作を開始してから制限時間が経過する前に比較器の出力が確定した場合には、確定された比較器の出力に基づいて比較コードを更新し、比較器の出力が確定する前に制限時間が経過した場合には、比較器の前回の比較結果を用いて比較コードを更新する。
上記の一実施の形態のAD変換器によれば、比較器の入力電位差の絶対値が非常に小さくなった場合でも所望の時間内に誤差の小さなAD変換値を得ることができる。
以下、各実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
<実施の形態1>
[半導体装置の構成例]
図1は、実施の形態1によるAD変換器を備えた半導体装置の全体構成の一例を概略的に示すブロック図である。
[半導体装置の構成例]
図1は、実施の形態1によるAD変換器を備えた半導体装置の全体構成の一例を概略的に示すブロック図である。
図1を参照して、半導体装置1は、マイクロコントロールユニット(MCU:Micro Control Unit)2、逐次比較型のAD変換器10、クロック生成器3、その他の周辺回路4、および図示しない電源回路などを含む。MCU2は、CPU(Central Processing Unit)コア、メモリ、タイマ、および入出力インターフェースなどを含む。AD変換器10およびその他の周辺回路4はMCU2と接続され、MCU2によって制御される。クロック生成器3は、半導体装置1の動作の基準となるクロックを生成して、各ユニットに供給する。
[AD変換器の構成]
図2は、図1のAD変換器の構成を示すブロック図である。図2を参照して、AD変換器10は、非同期式の逐次比較型のAD変換器である。AD変換器10は、DA変換器(DAC:Digital-to-Analog Converter)14と、ラッチ回路付きの比較器11と、SR(Set-Reset)ラッチ回路12と、制御回路13とを含む。
図2は、図1のAD変換器の構成を示すブロック図である。図2を参照して、AD変換器10は、非同期式の逐次比較型のAD変換器である。AD変換器10は、DA変換器(DAC:Digital-to-Analog Converter)14と、ラッチ回路付きの比較器11と、SR(Set-Reset)ラッチ回路12と、制御回路13とを含む。
1.DA変換器14
DA変換器14は、制御回路13から出力された比較コードCCをDA変換する。DA変換器14は、サンプリングされたアナログ入力信号VIN(正相信号VINP,逆相信号VINN)とDA変換された比較コードCCとの電位差を表わす差動信号DACOUT(正相信号DACOUTP,逆相信号DACOUTN)を生成して比較器11に出力する。
DA変換器14は、制御回路13から出力された比較コードCCをDA変換する。DA変換器14は、サンプリングされたアナログ入力信号VIN(正相信号VINP,逆相信号VINN)とDA変換された比較コードCCとの電位差を表わす差動信号DACOUT(正相信号DACOUTP,逆相信号DACOUTN)を生成して比較器11に出力する。
DA変換器14の構成は、容量DACでもよいし、容量主DACと抵抗副DACとを組み合わせたものでもよいし、抵抗DACでもよい。
2.比較器およびSRラッチ回路
2−1.概要
比較器11は、差動入力・差動出力の完全差動アンプにラッチ回路の機能を付加したものである。比較器11には、DA変換器14から出力された差動信号DACOUT(正相信号DACOUTP,逆相信号DACOUTN)が入力される。比較器11は、差動入力信号DACOUTの値に応じて、正相信号LATCHOUTPおよび逆相信号LATCHOUTNのうち一方がHレベル(ハイレベル:High Level)となり、他方がLレベル(ローレベル:Low Level)となる差動信号LATCHOUTを生成して出力する。差動出力信号LATCHOUTは、SRラッチ回路12に保持されるとともに制御回路13に出力される。
2−1.概要
比較器11は、差動入力・差動出力の完全差動アンプにラッチ回路の機能を付加したものである。比較器11には、DA変換器14から出力された差動信号DACOUT(正相信号DACOUTP,逆相信号DACOUTN)が入力される。比較器11は、差動入力信号DACOUTの値に応じて、正相信号LATCHOUTPおよび逆相信号LATCHOUTNのうち一方がHレベル(ハイレベル:High Level)となり、他方がLレベル(ローレベル:Low Level)となる差動信号LATCHOUTを生成して出力する。差動出力信号LATCHOUTは、SRラッチ回路12に保持されるとともに制御回路13に出力される。
なお、サンプリングされた入力信号VINとDA変換された比較コードCCとがそれぞれシングルエンド信号として比較器11に入力され、比較器11は、入力された両シングルエンド信号の電位差に応じて差動信号LATCHOUTを出力するように構成されていてもよい。
比較器11には、さらにクロック信号CLKCOMPが入力される。比較器11は、クロック信号CLKCOMPがアサート(assert)されると、比較動作を開始する。比較器11は、クロック信号CLKCOMPがネゲート(negate)されるとリセットされる。実施の形態1の場合、クロック信号CLKCOMPはHアクティブの信号として定められており、Hレベルのときクロック信号CLKCOMPはアサートされており、Lレベルのときクロック信号CLKCOMPはネゲートされている。無論、クロック信号CLKCOMPをLアクティブの信号として定めても構わない。
実施の形態1の場合、リセットされた比較器11から出力される正相信号LATCHOUTPおよび逆相信号LATCHOUTNは、共にHレベルである。クロック信号CLKCOMPがアサートされると、差動入力信号DACOUTの値に応じて、正相信号LATCHOUTPおよび逆相信号LATCHOUTNの一方がLレベルに変化する。
2−2.詳細な回路構成例
図3は、図2の比較器およびSRラッチ回路の構成の一例を示す回路図である。図3を参照して、比較器11は、PMOS(Positive-channel Metal Oxide Semiconductor)トランジスタMP0〜MP5と、NMOS(Negative-channel Metal Oxide Semiconductor)トランジスタMN0〜MN3,MN6とを含む。
図3は、図2の比較器およびSRラッチ回路の構成の一例を示す回路図である。図3を参照して、比較器11は、PMOS(Positive-channel Metal Oxide Semiconductor)トランジスタMP0〜MP5と、NMOS(Negative-channel Metal Oxide Semiconductor)トランジスタMN0〜MN3,MN6とを含む。
PMOSトランジスタMP0およびNMOSトランジスタMN2,MN0は、電源ノードVDDとノードND4との間にこの順で互いに直列に接続される。PMOSトランジスタMP1およびNMOSトランジスタMN3,MN1は、電源ノードVDDとノードND4との間にこの順で互いに直列に、かつ直列接続されたトランジスタMP0,MN2,MN0と並列に接続される。NMOSトランジスタMN0,MN1は差動対を構成し、図2のDA変換器14の出力信号DACOUTP,DACOUTNをそれぞれのゲートに受ける。PMOSトランジスタMP0およびNMOSトランジスタMN2の各ゲートは、PMOSトランジスタMP1およびNMOSトランジスタMN3の接続ノードND1(比較器11の非反転出力ノード)に接続される。PMOSトランジスタMP1およびNMOSトランジスタMN3の各ゲートは、PMOSトランジスタMP0およびNMOSトランジスタMN2の接続ノードND0(比較器11の反転出力ノード)に接続される。これにより、トランジスタMP0,MP1,MN2,MN3はラッチ回路を構成する。接続ノードND1(比較器11の非反転出力ノード)からは正相信号LATCHOUTPが出力され、接続ノードND0(比較器11の反転出力ノード)からは逆相信号LATCHOUTNが出力される。
NMOSトランジスタMN6は、ノードND4と接地ノードVSSとの間に接続される。NMOSトランジスタMN6のゲートにはクロック信号CLKCOMPが入力される。NMOSトランジスタMN6は、クロック信号CLKCOMPがLレベルのときオフ状態になり、クロック信号CLKCOMPがHレベルのときオン状態になり定電流源として機能する。
PMOSトランジスタMP2は電源ノードVDDと接続ノードND0との間に接続され、PMOSトランジスタMP3は電源ノードVDDと接続ノードND1との間に接続される。PMOSトランジスタMP4は、NMOSトランジスタNM2,MN0の接続ノードND2と電源ノードVDDとの間に接続される。PMOSトランジスタMP5は、NMOSトランジスタMN3,MN1の接続ノードND3と電源ノードVDDとの間に接続される。これらのPMOSトランジスタMP2〜MP5の各ゲートには、クロック信号CLKCOMPが入力される。PMOSトランジスタMP2〜MP5は、クロック信号CLKCOMPがHレベルのときオフ状態となる(比較器11は動作状態)。クロック信号CLKCOMPがLレベルのときオン状態となり(比較器11はリセット状態)、このとき比較器11の出力ノードND1,ND0は、Hレベルに固定される。
SRラッチ回路12は、比較器11の出力信号LATCHOUTP,LATCHOUTNをそれぞれ受けるインバータINV1,INV2と、NORゲートNR1,NR2とを含む。NORゲートNR1は、インバータINV1の出力信号とNORゲートNR2の出力信号とのOR演算結果を反転した信号を出力する。NORゲートNR2は、インバータINV2の出力信号とNORゲートNR1の出力信号とのOR演算結果を反転した信号を出力する。NORゲートNR2の出力信号は、SRラッチ回路の出力信号COMPOUTとして制御回路13に出力される。
クロック信号CLKCOMPがネゲートされている場合、すなわち、比較器11の出力信号LATCHOUTP,LATCHOUTNが両方ともHレベルの場合、SRラッチ回路12の内部状態は変化せず、出力信号COMPOUTの論理レベルは変化しない。クロック信号CLKCOMPがアサートされると、比較器11は、差動入力信号DACOUTPに応じた差動信号LATCHOUTをSRラッチ回路12に出力する。比較器11の入力正相信号DACOUTPが入力逆相信号DACOUTNよりも大きいとき、出力正相信号LATCHOUTPはHレベルのまま維持され、出力逆相信号LATCHOUTNはLレベルに変化する。このとき、SRラッチ回路12の出力信号COMPOUTはLレベルになる。比較器11の入力正相信号DACOUTPが入力逆相信号DACOUTNよりも小さいとき、出力正相信号LATCHOUTPはLレベルに変化し、出力逆相信号LATCHOUTNはHレベルのまま維持される。このとき、SRラッチ回路12の出力信号COMPOUTはHレベルになる。
2−3.図3の変形例
図3の比較器11において、電源ノードVDDと接地ノードVSSとを入れ替え、各PMOSトランジスタをNMOSトランジスタに変更し、各NMOSトランジスタをPMOSトランジスタに変更するようにしてもよい。この場合、SRラッチ回路12は、インバータINV1,INV2を含まずにNORゲートNR1,NR2のみによって構成される。
図3の比較器11において、電源ノードVDDと接地ノードVSSとを入れ替え、各PMOSトランジスタをNMOSトランジスタに変更し、各NMOSトランジスタをPMOSトランジスタに変更するようにしてもよい。この場合、SRラッチ回路12は、インバータINV1,INV2を含まずにNORゲートNR1,NR2のみによって構成される。
上記の構成の場合、比較器11には、クロック信号CLKCOMPの論理レベルを反転した信号が入力される。クロック信号CLKCOMPがネゲートされているとき、比較器11の出力信号LATCHOUTP,LATCHOUTNは共にLレベルになる。クロック信号CLKCOMPがアサートされると、比較器11は差動入力信号DACOUTに応じて出力信号LATCHOUTP,LATCHOUTNの一方がHレベルに変化する。この差動出力信号LATCHOUTの変化に応答して、SRラッチ回路12の内部状態が変化する。
3.制御回路
再び図2を参照して、制御回路13は、比較器11の出力が確定したか否かを判定するための論理ゲート(NANDゲート)15と、制限時間判定回路16と、論理ゲート(ORゲート)17と、クロック生成回路18と、逐次比較制御回路20とを含む。
再び図2を参照して、制御回路13は、比較器11の出力が確定したか否かを判定するための論理ゲート(NANDゲート)15と、制限時間判定回路16と、論理ゲート(ORゲート)17と、クロック生成回路18と、逐次比較制御回路20とを含む。
3−1.論理ゲート(NANDゲート)15
論理ゲート15は、比較器11の出力信号LATCHOUTP,LATCHOUTNのNAND演算を行なう2入力NAND回路である。クロック信号CLKCOMPがネゲートされているとき、比較器11の出力信号LATCHOUTP,LATCHOUTNは共にHレベルであるので、論理ゲート15の出力信号Main_inはLレベルになる。クロック信号CLKCOMPがアサートされ、比較器11の出力信号LATCHOUTP,LATCHOUTNのNANDの一方がLレベルに変化すると(すなわち、比較器11の出力が確定すると)、論理ゲート15の出力信号Main_inはHレベルに変化する。実施の形態1では、論理ゲートの出力信号Main_inをHアクティブとしている。
論理ゲート15は、比較器11の出力信号LATCHOUTP,LATCHOUTNのNAND演算を行なう2入力NAND回路である。クロック信号CLKCOMPがネゲートされているとき、比較器11の出力信号LATCHOUTP,LATCHOUTNは共にHレベルであるので、論理ゲート15の出力信号Main_inはLレベルになる。クロック信号CLKCOMPがアサートされ、比較器11の出力信号LATCHOUTP,LATCHOUTNのNANDの一方がLレベルに変化すると(すなわち、比較器11の出力が確定すると)、論理ゲート15の出力信号Main_inはHレベルに変化する。実施の形態1では、論理ゲートの出力信号Main_inをHアクティブとしている。
以上をまとめると、論理ゲート15は、比較器11の出力が確定したか否かを判定する判定部として機能する。比較器11の出力が確定すると、論理ゲート15の出力信号(判定信号)Main_inはLレベルからHレベルに変化する(アサートされる)。
なお、上記2−3で説明したように、リセット状態の比較器11の出力信号LATCHOUTP,LATCHOUTNが共にLレベルのときには、論理ゲート15は、たとえばORゲートによって構成される。
3−2.制限時間判定回路
制限時間判定回路16は、クロック信号CLKCOMPがアサートされてから制限時間が経過すると、出力信号Sub_inをLレベルからHレベルに切替える(実施の形態1では、制限時間判定回路16の出力信号Sub_inをHアクティブと定める)。すなわち、制限時間判定回路16は、クロック信号CLKCOMPがアサートされてから制限時間が経過したか否かを判定する判定部として機能する。制限時間が経過すると、制限時間判定回路16の出力信号(判定信号)Sub_inはLレベルからHレベルに変化する(アサートされる)。
制限時間判定回路16は、クロック信号CLKCOMPがアサートされてから制限時間が経過すると、出力信号Sub_inをLレベルからHレベルに切替える(実施の形態1では、制限時間判定回路16の出力信号Sub_inをHアクティブと定める)。すなわち、制限時間判定回路16は、クロック信号CLKCOMPがアサートされてから制限時間が経過したか否かを判定する判定部として機能する。制限時間が経過すると、制限時間判定回路16の出力信号(判定信号)Sub_inはLレベルからHレベルに変化する(アサートされる)。
制限時間判定回路16は、クロック信号CLKCOMPがネゲートされると、逐次比較制御回路20の動作に影響を及ぼさないようにするために、出力信号Sub_inを即座にLレベルに戻す(ネゲートする)。
3−3.論理ゲート(ORゲート)17
論理ゲート(ORゲート)17は、論理ゲート15の出力信号Main_inと制限時間判定回路16の出力信号Sub_inの少なくとも一方がアサートされたときに出力信号VALIDをアサートする(実施の形態1では、VALID信号をHアクティブと定める)。
論理ゲート(ORゲート)17は、論理ゲート15の出力信号Main_inと制限時間判定回路16の出力信号Sub_inの少なくとも一方がアサートされたときに出力信号VALIDをアサートする(実施の形態1では、VALID信号をHアクティブと定める)。
一般に、サンプリングされた入力信号VINとDA変換された比較コードCCとの電位差(すなわち、比較器11の入力電位差)の絶対値が小さくなるにつれて、比較器11の出力が確定するまでの時間が長くなる。入力電位差の絶対値が非常に小さい場合において全ビットのAD変換が完了しなくなるような事態を避けるために、上記の制限時間が設定されている。比較器11の出力が確定しなくても、クロック信号CLKCOMPがアサートされてから(すなわち、比較器11が比較動作を開始してから)制限時間が経過するとVALID信号がアサートされる。このVALID信号に応答してクロック生成回路18および逐次比較制御回路20は、次のサイクルに進む。
制限時間は、AD変換のビット精度に応じて、次のサンプリング期間が開始するまでの間に、必要な回数の比較動作が全て完了するように決定される。もしくは、比較器11に入力される差動信号DACOUTの絶対値がAD変換器の量子化誤差(±0.5×LSB、ただし、LSB:Least Significant Bit)の絶対値よりも小さい場合には、次のサイクルに進むように制限時間を決定してもよい。
3−4.クロック生成回路
サンプリング期間を示すクロック信号CLKINがネゲートされたこと(実施の形態1の場合、HレベルからLレベルに切替わったこと)に応答して、クロック生成回路18は、比較器11に出力するクロック信号CLKCOMPをアサートする(LレベルからHレベルに切替える)。これによって、比較器11による最初の比較動作が開始される。この時点ではVALID信号はネゲートされている(Lレベルである)。
サンプリング期間を示すクロック信号CLKINがネゲートされたこと(実施の形態1の場合、HレベルからLレベルに切替わったこと)に応答して、クロック生成回路18は、比較器11に出力するクロック信号CLKCOMPをアサートする(LレベルからHレベルに切替える)。これによって、比較器11による最初の比較動作が開始される。この時点ではVALID信号はネゲートされている(Lレベルである)。
クロック生成回路18は、VALID信号がアサートされたこと(LレベルからHレベルへの切替わること)を検知してから所定時間が経過するとクロック信号CLKCOMPをネゲートする(Lレベルに切替える)。これによって、比較器11がリセット状態に切替わる。
クロック生成回路18は、クロック信号CLKCOMPをネゲートしてから所定時間が経過するとクロック信号CLKCOMPをアサートする(Hレベルに切替える)。これによって、次サイクルの比較動作が開始される。
3−5.逐次比較制御回路
逐次比較制御回路20は、VALID信号がアサートされたことを検知すると、SRラッチ回路12の出力信号COMPOUTに基づいて比較コードCCを更新する。すなわち、逐次比較制御回路20は、制限時間が経過する前に比較器11の出力が確定した場合には、SRラッチ回路12に保持されている確定後の比較器11の比較結果に基づいて、次のサイクルで用いられる比較コードCCを生成する。逐次比較制御回路20は、比較器11の出力が確定する前に制限時間が経過した場合には、SRラッチ回路12に保持されている前回の比較結果を今回の比較結果として用いて次のサイクルで用いられる比較コードCCを生成する。
逐次比較制御回路20は、VALID信号がアサートされたことを検知すると、SRラッチ回路12の出力信号COMPOUTに基づいて比較コードCCを更新する。すなわち、逐次比較制御回路20は、制限時間が経過する前に比較器11の出力が確定した場合には、SRラッチ回路12に保持されている確定後の比較器11の比較結果に基づいて、次のサイクルで用いられる比較コードCCを生成する。逐次比較制御回路20は、比較器11の出力が確定する前に制限時間が経過した場合には、SRラッチ回路12に保持されている前回の比較結果を今回の比較結果として用いて次のサイクルで用いられる比較コードCCを生成する。
なお、図5で後述するように、比較器11の出力が確定する前に制限時間が経過したとしても、制限時間を適切に設定すれば、最終的なAD変換誤差は1LSB程度である。
図2に示すように、逐次比較制御回路20は、より詳細には、シフトレジスタ21と、ビットレジスタ22と、ラッチ回路23と、遅延回路24とを含む。シフトレジスタ21の値は、VALID信号に応答して更新される。シフトレジスタ21の各ビットはState信号に対応する。State信号は何サイクル目の比較動作が行なわれているかの情報を表わす。ビットレジスタ22の値は、各サイクルごとにSRラッチ回路12の出力信号COMPOUTに基づいて更新される。ビットレジスタ22の内容は、比較コードCCとしてDA変換器14に出力されるとともに、ラッチ回路23に保持される。クロック信号CLKINが立ち下がることによってサンプリング期間が終了してから、遅延回路24によって決まる所定時間が経過したとき、ラッチ回路23に保持されているデジタル値がAD変換出力として出力される。
[AD変換器の動作]
図4は、図2のAD変換器の各部の信号波形の一例を模式的に示す図である。図4では、上から順に、クロック信号CLKIN、クロック信号CLKCOMP、比較器11の出力信号LATCHOUT、論理ゲート15の出力信号Main_in、制限時間判定回路16の出力信号Sub_in、VALID信号、およびSRラッチ回路12の出力信号COMPOUTが示されている。出力信号COMPOUTはHレベルまたはLレベルの値を示す1ビットの信号であるが、図4では、Hレベルの場合とLレベルの場合とが重ねて示されている。図4には、さらに、シフトレジスタ21の第1番目と第2番目のビットに対応するState信号、比較コードCC、およびDA変換器14の出力信号が示されている。図4では図示されていないが、DA変換器14の出力は、実際には比較コードCCの値に応じて変化する。以下、図2、図4を参照して、AD変換器10の動作について総括的に説明する。
図4は、図2のAD変換器の各部の信号波形の一例を模式的に示す図である。図4では、上から順に、クロック信号CLKIN、クロック信号CLKCOMP、比較器11の出力信号LATCHOUT、論理ゲート15の出力信号Main_in、制限時間判定回路16の出力信号Sub_in、VALID信号、およびSRラッチ回路12の出力信号COMPOUTが示されている。出力信号COMPOUTはHレベルまたはLレベルの値を示す1ビットの信号であるが、図4では、Hレベルの場合とLレベルの場合とが重ねて示されている。図4には、さらに、シフトレジスタ21の第1番目と第2番目のビットに対応するState信号、比較コードCC、およびDA変換器14の出力信号が示されている。図4では図示されていないが、DA変換器14の出力は、実際には比較コードCCの値に応じて変化する。以下、図2、図4を参照して、AD変換器10の動作について総括的に説明する。
時刻t1〜t2の期間で、クロック信号CLKINがHレベルになる。この期間で差動入力信号VINP,VINNがサンプリングされる。
時刻t2でクロック信号CLKINがLレベルに立ち下がると、DA変換器14の出力信号DACOUTP,DACOUTNが比較器11に入力される。さらに、クロック信号CLKINの立下がりに応答して、クロック生成回路18は、クロック信号CLKCOMPをHレベルに切替える(時刻t3)。クロック信号CLKCOMPがHレベルに切替わると、比較器11は第1サイクルでの比較動作を開始する。
次の時刻t4に、比較器11から出力される正相信号LATCHOUTPおよび逆相信号LATCHOUNのうちの一方がLレベルに変化する(すなわち、比較器11の出力が確定する)。比較器11の出力信号LATCHOUTの変化に応答して、論理ゲート15の出力信号Main_inがHレベルに切替わり、さらにVALID信号がHレベルに切替わる(時刻t5)。第1サイクルでは、比較器11の出力が確定するタイミング(時刻t4)は、クロック信号CLKCOMPが立ち上がってから制限時間TP1が経過した時刻である時刻t6よりも前である。
時刻t5におけるVALID信号の立上がりに応答して、第1番目のState信号がHレベルに切替わる。さらに、比較器11の出力信号LATCHOUTの変化に応答して、SRラッチ回路12の出力信号COMPOUTが変化する。逐次比較制御回路20は、SRラッチ回路12の出力信号COMPOUTに基づいて比較コードCCを更新する。
クロック生成回路18は、VALID信号がHレベルに切替わった時刻t5から所定時間TP2が経過すると、クロック信号をLレベルに切替える(時刻t7)。クロック生成回路18は、さらに、クロック信号CLKCOMPをLレベルに切替えてから所定時間TP3が経過するとクロック信号CLKCOMPをHレベルに切替える(時刻t8)。クロック信号CLKCOMPがHレベルに切替わると、比較器11は次の第2サイクルでの比較動作を開始する。
次の時刻t9に、クロック信号CLKCOMPが立ち上がってから制限時間TP1が経過し、制限時間判定回路16の出力信号Sub_inがHレベルに切替わる。これによってVALID信号がHレベルに切替わる(時刻t10)。第2サイクルでは、制限時間TP1が経過した時刻t9よりも後である時刻t11に、比較器11の出力が確定する。
時刻t10におけるVALID信号の立上がりに応答して、第2番目のState信号がHレベルに切替わる。逐次比較制御回路20は、SRラッチ回路12の出力信号COMPOUTに応じて比較コードCCを更新するが、この時点では、SRラッチ回路12の出力信号COMPOUTは変化していない。すなわち、逐次比較制御回路20は、前回の比較器11の比較結果を今回の比較結果として用いて比較コードCCを更新する。
以下同様に、クロック生成回路18は、VALID信号がHレベルに切替わった時刻t10から所定時間TP2が経過すると、クロック信号をLレベルに切替える(時刻t12)。クロック生成回路18は、クロック信号CLKCOMPをLレベルに切替えてから所定時間TP3が経過するとクロック信号CLKCOMPをHレベルに切替える(時刻t13)。クロック信号CLKCOMPがHレベルに切替わると、比較器11は次の第3サイクルでの比較動作を開始する。
[AD変換の具体例]
図5は、実施の形態1のAD変換器による変換動作を説明するための図である。図5に示す例では、2分探索方式による5ビットのAD変換の例が示されている。入力信号VINの値を10進数で8.1であるとする。図2、図5を参照して、まず、比較動作に制限時間が設けられていない場合について説明する。
図5は、実施の形態1のAD変換器による変換動作を説明するための図である。図5に示す例では、2分探索方式による5ビットのAD変換の例が示されている。入力信号VINの値を10進数で8.1であるとする。図2、図5を参照して、まず、比較動作に制限時間が設けられていない場合について説明する。
第1番目のサイクルでは、逐次比較制御回路20は、比較コードを“10000”に設定する。比較器11による比較の結果、入力信号(8.1)よりも比較コードのDA変換値(10進数で16)のほうが大きいので、逐次比較制御回路20は、最上位ビット(MSB:Most Significant Bit)の値を“0”に確定し、次の第2番目のサイクルにおける比較コードを“01000”に設定する。
第2番目のサイクルでは、入力信号(8.1)よりも比較コードのDA変換値(10進数で8)のほうが小さいので、逐次比較制御回路20は、第2番目のビットの値を“1”に確定し、次の第3番目のサイクルにおける比較コードを“01100”に設定する。
第3番目のサイクルでは、入力信号(8.1)よりも比較コードのDA変換値(10進数で12)のほうが大きいので、逐次比較制御回路20は、第3番目のビットの値を“0”に確定し、次の第4番目のサイクルにおける比較コードを“01010”に設定する。
第4番目のサイクルでは、入力信号(8.1)よりも比較コードのDA変換値(10進数で10)のほうが大きいので、逐次比較制御回路20は、第4番目のビットの値を“0”に確定し、次の第5番目のサイクルにおける比較コードを“01001”に設定する。
第5番目のサイクルでは、入力信号(8.1)よりも比較コードのDA変換値(10進数で9)のほうが大きいので、逐次比較制御回路20は、最下位ビット(LSB)の値を“0”に確定し、最終的なAD変換値を“01000”に確定する。
次に、比較動作に制限時間が設けられている場合について説明する。具体的には、上記の第2番目のサイクルにおいて、比較器11の出力が確定する前に制限時間が経過し、図2の制限時間判定回路16の出力信号Sub_inがアサートされたとする。この場合、逐次比較制御回路20は、第2番目のビットの値を1つ前のビットである最上位ビットと同じ値である“0”に確定し、次の第3番目のサイクルの比較コードを“00100”に設定する。
第3番目のサイクルでは、入力信号(8.1)よりも比較コードのDA変換値(10進数で4)のほうが小さいので、逐次比較制御回路20は、第3番目のビットの値を“1”に確定し、次の第4番目のサイクルにおける比較コードを“00110”に設定する。
第4番目のサイクルでは、入力信号(8.1)よりも比較コードのDA変換値(10進数で6)のほうが小さいので、逐次比較制御回路20は、第4番目のビットの値を“1”に確定し、次の第5番目のサイクルにおける比較コードを“00111”に設定する。
第5番目のサイクルでは、入力信号(8.1)よりも比較コードのDA変換値(10進数で7)のほうが小さいので、逐次比較制御回路20は、最下位ビット(LSB)の値を“1”に確定し、最終的なAD変換値を“00111”に確定する。
上記のように、比較動作に制限時間が設けられている場合と、設けられていない場合とで、AD変換値の差は1LSBでしかない。公知の冗長サイクルの技術を用いてさらに1〜2回の比較動作を行なえば、最下位ビットの値まで正確に決定することができる。
なお、比較器11の出力が確定する前に制限時間が経過した場合には、必ずしも前回の比較結果をそのまま用いる必要はない。上記の例では、第2番目のビットの値を“0”に確定した場合の最終的なAD変換値は“00111”になり、第2番目のビットの値を“1”に確定した場合の最終的なAD変換値は“01000”になる。したがって、第2番目のビットの値を“0”および“1”のいずれに確定したとしても、最終的なAD変換値の差は1LSBでしかない。
[実施の形態1の効果]
実施の形態1によれば、AD変換器10は、比較器11が比較動作を開始してから制限時間が経過したときには、比較器11の出力が確定しなくても次のサイクルに進むように動作する。この結果、あるサイクルでの比較器11の入力電圧の差(または差動入力信号の値)の絶対値が非常に小さくなった場合でも所望の時間内に誤差の小さなAD変換値を得ることができる。
実施の形態1によれば、AD変換器10は、比較器11が比較動作を開始してから制限時間が経過したときには、比較器11の出力が確定しなくても次のサイクルに進むように動作する。この結果、あるサイクルでの比較器11の入力電圧の差(または差動入力信号の値)の絶対値が非常に小さくなった場合でも所望の時間内に誤差の小さなAD変換値を得ることができる。
<実施の形態2>
図6は、実施の形態2によるAD変換器の一部の構成を示す図である。実施の形態2によるAD変換器10Aは、図2の制限時間判定回路16をより具体的な構成に変更したものである。図6を参照して、制限時間判定回路16Aは、遅延回路30と論理ゲート(ANDゲート)31とを含む。
図6は、実施の形態2によるAD変換器の一部の構成を示す図である。実施の形態2によるAD変換器10Aは、図2の制限時間判定回路16をより具体的な構成に変更したものである。図6を参照して、制限時間判定回路16Aは、遅延回路30と論理ゲート(ANDゲート)31とを含む。
遅延回路30は、クロック信号CLKCOMPの立上がりおよび立下がりの両方のタイミングを遅延させる。遅延回路30の遅延時間は、実施の形態1で説明した制限時間TP1に相当する。遅延回路30の遅延時間は、AD変換器10Aに設けられたレジスタ29の各ビットの値によって調整することができる。レジスタ29の内容は、図1のMCU2から書き換えることができる。
論理ゲート(ANDゲート)31は、クロック信号CLKCOMPと遅延回路30の出力信号とを受ける。クロック信号CLKCOMPがアサートされ(Hレベル)、かつ、遅延回路30の出力信号がアサートされている(Hレベル)ときに、論理ゲート31の出力信号Sub_inがアサートされる(Hレベルになる)。
その他のAD変換器10Aの構成は図2の場合と同じであるので、説明を繰り返さない。図6において図2と同一の部分には同一の参照符号を付している。
図7は、図6の制限時間判定回路の動作を説明するための図である。図6、図7を参照して、時刻t1でクロック信号CLKCOMPがHレベルに切替わり、時刻t3でクロック信号CLKCOMPがLレベルに切替わったとする。遅延回路30の出力信号の立上がりおよび立下がりはそれぞれ時刻t2およびt4まで遅延する。
論理ゲート31の出力信号Sub_inは、クロック信号CLKCOMPと遅延回路30の出力信号とに対してAND演算を行なったものになる。したがって、制限時間判定回路16Aの出力信号Sub_inは、クロック信号CLKCOMPがアサートされるタイミング(時刻t1)よりも遅延回路30の遅延時間(制限時間に対応する)だけ遅れて、時刻t2にアサートされる(Hレベルに切替わる)。時刻t3においてクロック信号CLKCOMPがネゲートされると、制限時間判定回路16Aの出力信号Sub_inは即座にネゲートされる(Lレベルに切替わる)。すなわち、図2で説明した制限時間判定回路16と同じ動作が実現できている。
図8は、図6の遅延回路の詳細な構成の一例を示す図である。図8を参照して、遅延回路30は、直列接続された複数の遅延部DL1,DL2,…,DLnを含む。遅延部DL1,DL2,…,DLnはレジスタ29のビットにそれぞれ対応する。各遅延部は同様の構成を有しており、レジスタ29の対応のビットによって遅延時間が制御される。図8では、遅延部DL1の構成が代表的に示されている。
遅延部DL1は、直列接続されたインバータ40〜43と、スイッチ素子(たとえば、MOSトランジスタ)45,46と、インバータ44とを含む。スイッチ素子45はインバータ40〜43と直列に接続され、レジスタ29の対応するビットの論理値(1または0)に応じてオンまたはオフに切替わる。スイッチ素子46はインバータ40〜43をバイパスする経路に設けられ、レジスタ29の対応するビットの論理値をインバータ44によって反転させた値に応じてオンまたはオフに切替わる。したがって、レジスタ29の対応するビットの値に応じて、インバータ40〜43を経由する経路とインバータ40〜43をバイパスする経路とに切替えることができる。
以上の実施の形態2のAD変換器10Aによれば、実施の形態1の場合と同様に、あるサイクルでの比較器11の入力電位差(すなわち、差動入力信号DACOUTの値)の絶対値が非常に小さくなった場合でも所望の時間内に誤差の小さなAD変換値を得ることができる。AD変換器10Aに用いられている制限時間判定回路16Aは、比較的簡単な回路構成によって実現することができる。
<実施の形態3>
図9は、実施の形態3によるAD変換器の一部の構成を示す図である。実施の形態3によるAD変換器10Bは、図2の制限時間判定回路16をより具体的な構成に変更したものである。図9を参照して、制限時間判定回路16Bは、遅延回路30とDラッチ回路32とを含む。
図9は、実施の形態3によるAD変換器の一部の構成を示す図である。実施の形態3によるAD変換器10Bは、図2の制限時間判定回路16をより具体的な構成に変更したものである。図9を参照して、制限時間判定回路16Bは、遅延回路30とDラッチ回路32とを含む。
遅延回路30は、クロック信号CLKCOMPの立上がりおよび立下がりの両方のタイミングを遅延させる。遅延回路30の構成は、たとえば、図8で説明したものと同じである。遅延回路30の遅延時間は、AD変換器10Bに設けられたレジスタ29の各ビットの値によって調整することができる。レジスタ29の内容は、図1のMCU2から書き換えられる。
Dラッチ回路32の入力端子Dおよび反転リセット端子/Rにはクロック信号CLKCOMPが入力され、クロック端子CKには遅延回路30の出力信号が入力される。制限時間判定回路16Bの出力信号Sub_inは、Dラッチ回路32の出力端子Qから出力される。
上記の制限時間判定回路16Bの構成によれば、クロック信号CLKCOMPがHレベルに立ち上がってから遅延回路30の遅延時間(制限時間に対応する)が経過した時点で、Hレベルのクロック信号CLKCOMPが出力信号Sub_inとして出力端子Qから出力される。クロック信号CLKCOMPの立ち下がりエッジでは、反転リセット端子/RにLレベルの信号が入力されることで即座にLレベルの出力信号Sub_inが出力される。すなわち、図2で説明した制限時間判定回路16と同じ動作が実現できている。
その他のAD変換器10Bの構成は図2の場合と同じであるので、説明を繰り返さない。図9において図2と同一の部分には同一の参照符号を付している。
以上の実施の形態3のAD変換器10Bによれば、実施の形態1の場合と同様に、あるサイクルでの比較器11の入力電位差(すなわち、差動入力信号の値)の絶対値が非常に小さくなった場合でも所望の時間内に誤差の小さなAD変換値を得ることができる。AD変換器10Bに用いられている制限時間判定回路16Bは、Dラッチ回路を含んでいるのでスキャンテスト用のスキャンチェインを構成することが容易になる。
<実施の形態4>
図10は、実施の形態4によるAD変換器の一部の構成を示す図である。実施の形態4によるAD変換器10Cは、図2の制限時間判定回路16をより具体的な構成に変更したものである。
図10は、実施の形態4によるAD変換器の一部の構成を示す図である。実施の形態4によるAD変換器10Cは、図2の制限時間判定回路16をより具体的な構成に変更したものである。
図10を参照して、制限時間判定回路16Cは、比較器11と同一構成のレプリカ比較器34と、論理ゲート(NANDゲート)15と同一構成のレプリカ論理ゲート(NANDゲート)35とを含む。レプリカ比較器34は、比較器11と同様に、クロック信号CLKCOMPがネゲートされているときはリセット状態(差動出力信号の正相および逆相は共にHレベル)になり、クロック信号CLKCOMPがアサートされると比較動作を開始する。レプリカ比較器34の差動出力信号はレプリカ論理ゲート35に入力され、レプリカ論理ゲート35の出力信号は、制限時間判定回路16Cの出力信号Sub_inとして論理ゲート(ORゲート)17に入力される。
レプリカ比較器34の入力電位差36は、比較器11が判定しなければならない最小の電位差に設定する。たとえば、入力電位差36はAD変換器のLSBの0.5倍に設定される。この最小電位差(0.5LSB)よりも小さな電位差は、量子化誤差よりも小さくなるので比較器11によって判別できなくても構わない。DA変換器14が抵抗ラダーを含む場合には、抵抗ラダーの1タップをさらに抵抗分割することによって、0.5LSBの入力電位差36を容易に取り出すことができる。
上記の構成の制限時間判定回路16Cによれば、次のサイクルに進むか否かの基準となる制限時間は、レプリカ比較器34の入力電位差36(たとえば、0.5LSB)に応じて決まる。具体的に、比較器11の差動入力信号DACOUTの絶対値がレプリカ比較器34の入力電位差36(0.5LSB)より大きい場合には、制限時間判定回路16Cの出力信号Sub_inがアサートされる前に(すなわち、制限時間が経過する前に)比較器11の出力が確定する。逆に、比較器11の差動入力信号DACOUTの絶対値がレプリカ比較器34の入力電位差36(0.5LSB)より小さい場合には、比較器11の出力が確定する前に、制限時間判定回路16Cの出力信号Sub_inがアサートされる(すなわち、制限時間が経過する)。
その他のAD変換器10Cの構成は図2の場合と同じであるので、説明を繰り返さない。図10において図2と同一の部分には同一の参照符号を付している。
以上の実施の形態4のAD変換器10Cによれば、実施の形態1の場合と同様に、あるサイクルでの比較器11の入力電位差(すなわち、差動入力信号の値)の絶対値が非常に小さくなった場合でも所望の時間内に誤差の小さなAD変換値を得ることができる。特に、制限時間は、レプリカ比較器34の入力電位差36に応じて決まるので、実施の形態2、3のような遅延回路30の遅延時間の調整を必要としない。
<実施の形態5>
図11は、実施の形態5によるAD変換器の一部の構成を示す図である。実施の形態5によるAD変換器10Dは、図6のAD変換器10Aを変形したものである。具体的には、図11のAD変換器10Dは、NANDゲート15に代えて排他的論理和(EX−OR:Exclusive OR)ゲート15Aが設けられている点で図6のAD変換器10Aと異なる。
図11は、実施の形態5によるAD変換器の一部の構成を示す図である。実施の形態5によるAD変換器10Dは、図6のAD変換器10Aを変形したものである。具体的には、図11のAD変換器10Dは、NANDゲート15に代えて排他的論理和(EX−OR:Exclusive OR)ゲート15Aが設けられている点で図6のAD変換器10Aと異なる。
図6のAD変換器10Aでは、比較器11の差動出力信号LATCHOUTのコモン電圧が変化することにより、正相信号LATCHOUTPおよび逆相信号LATCHOUTNが共にLレベルになった場合には、論理ゲート(NANDゲート)15の出力信号Main_inがアサートされ、この結果、VALID信号がアサートされてしまうという問題があった。これに対して、図11のAD変換器10Dでは、比較器11の差動出力信号LATCHOUTのコモン電圧が変化することにより、正相信号LATCHOUTPおよび逆相信号LATCHOUTNが共にLレベルになったとしても、論理ゲート(EX−ORゲート)15Aの出力信号Main_inおよびVALID信号はネゲートのまま維持される。
その他のAD変換器10Dの構成は図6の場合と同じであるので、説明を繰り返さない。図11において図6と同一の部分には同一の参照符号を付している。なお、図2、図9、図10に示したAD変換器10,10B,10Cにおいても、NANDゲート15に代えてEX−ORゲートを用いることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
1 半導体装置、10,10A,10B,10C,10D AD変換器、11 比較器、12 SRラッチ回路、13 制御回路、14 DA変換器、15 論理ゲート(NANDゲート)、15A 論理ゲート(排他的論理和ゲート)、16,16A,16B,16C 制限時間判定回路、17 ORゲート、18 クロック生成回路、20 逐次比較制御回路、29 レジスタ、30 遅延回路、32 Dラッチ回路、34 レプリカ比較器、35 レプリカ論理ゲート、CLKCOMP クロック信号、TP1 制限時間、VIN(VINP,VINN) アナログ入力信号、CC 比較コード、Main_in NANDゲート(EX−ORゲート)の出力信号、Sub_in 制限時間判定回路の出力信号。
Claims (12)
- 非同期式の逐次比較型のAD(Analog-to-Digital)変換器であって、
比較コードをDA(Digital-to-Analog)変換するDA変換器と、
アナログ入力信号と前記DA変換器の出力とを比較する比較器と、
前記比較器の出力を保持するラッチ回路と、
前記比較器が比較動作を開始してから制限時間が経過する前に前記比較器の出力が確定した場合には、確定された前記比較器の出力に基づいて前記比較コードを更新し、前記比較器の出力が確定する前に前記制限時間が経過した場合には、前記ラッチ回路に保持された前回の比較結果を用いて前記比較コードを更新する制御回路とを備えた、AD変換器。 - 前記制御回路は、
前記比較器の出力が確定したときにアサートされる第1の判定信号を出力する第1の判定部と、
前記比較器が比較動作を開始してから前記制限時間が経過したときにアサートされる第2の判定信号を生成する第2の判定部と、
前記第1および第2の判定信号の少なくとも一方がアサートされたときに、前記比較コードを更新する第1の制御部とを含む、請求項1に記載のAD変換器。 - 前記比較器は、クロック信号がアサートされたときに比較動作を開始し、
前記制御回路は、前記クロック信号を生成する第2の制御部をさらに含み、
前記第2の制御部は、前記第1および第2の判定信号の少なくとも一方がアサートされたことに応答して前記クロック信号をネゲートし、前記クロック信号をネゲートしてから所定時間が経過したときに前記クロック信号をアサートするように構成されている、請求項2に記載のAD変換器。 - 前記第2の判定部は、前記クロック信号がネゲートされたときに前記第2の判定信号をネゲートする、請求項3に記載のAD変換器。
- 前記第2の判定部は、
前記クロック信号の立上がりおよび立下がりの両方のタイミングを前記制限時間だけ遅延させる遅延回路と、
前記クロック信号がアサートされ、かつ、前記遅延回路の出力信号がアサートされているときにアサートされる前記第2の判定信号を生成する第1の論理ゲートとを含む、請求項4に記載のAD変換器。 - 前記第2の判定部は、
前記クロック信号の立上がりおよび立下がりの両方のタイミングを前記制限時間だけ遅延させる遅延回路と、
前記クロック信号を受ける入力端子、前記クロック信号を受ける反転リセット端子、前記遅延回路の出力信号を受けるクロック端子、および前記第2の判定信号を出力する出力端子を有するDラッチ回路とを含む、請求項4に記載のAD変換器。 - 前記遅延回路の遅延時間はレジスタの設定値に応じて調整可能である、請求項5または6に記載のAD変換器。
- 前記比較器は、
正相信号および逆相信号からなる差動信号によって比較結果を出力し、
前記クロック信号がネゲートされているとき、前記正相信号および前記逆相信号の両方を第1の論理レベルに固定し、
前記クロック信号がアサートされると、前記正相信号および前記逆相信号の一方を第2の論理レベルに変化させることによって出力を確定するように構成されており、
前記第1の判定部は、前記第1の判定信号を生成する第2の論理ゲートを含み、
前記第2の論理ゲートは、前記正相信号および前記逆相信号のいずれか一方が前記第1の論理レベルであり他方が前記第2の論理レベルであるとき前記第1の判定信号をアサートする、請求項3に記載のAD変換器。 - 前記第2の判定部は、
所定の入力電圧が入力され、前記クロック信号がアサートされると入力電圧に応じた差動出力信号を出力する、前記比較器と同一構成のレプリカ比較器と、
前記レプリカ比較器の差動出力信号に基づいて前記第2の判定信号を生成する、前記第2の論理ゲートと同一構成のレプリカ論理ゲートとを含み、
前記制限時間は、前記レプリカ比較器の入力電圧に応じて決まる、請求項8に記載のAD変換器。 - 前記レプリカ比較器の入力電圧は、前記AD変換器の最下位ビットに対応する電圧の1/2に等しい、請求項9に記載のAD変換器。
- 前記第2の論理ゲートは、排他的論理和ゲートを含む、請求項8に記載のAD変換器。
- 前記ラッチ回路には、前記比較器からの前記正相信号および前記逆相信号が入力され、
前記ラッチ回路の内部状態は、前記正相信号および前記逆相信号が共に前記第1の論理レベルのとき変化せず、前記正相信号および前記逆相信号の一方が前記第2の論理レベルに変化したことに応答してセット状態またはリセット状態に変化し、
前記第1の制御部は、前記ラッチ回路の出力信号に基づいて前記比較コードを生成する、請求項8に記載のAD変換器。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2012/076811 WO2014061117A1 (ja) | 2012-10-17 | 2012-10-17 | Ad変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP5917710B2 true JP5917710B2 (ja) | 2016-05-18 |
JPWO2014061117A1 JPWO2014061117A1 (ja) | 2016-09-05 |
Family
ID=50487706
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014541863A Active JP5917710B2 (ja) | 2012-10-17 | 2012-10-17 | Ad変換器 |
Country Status (3)
Country | Link |
---|---|
US (2) | US9258009B2 (ja) |
JP (1) | JP5917710B2 (ja) |
WO (1) | WO2014061117A1 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107040260B (zh) * | 2016-02-03 | 2020-09-08 | 中芯国际集成电路制造(上海)有限公司 | 异步逐次逼近型模数转换电路 |
CN107196658B (zh) * | 2016-03-14 | 2020-11-13 | 创意电子股份有限公司 | 模拟数字转换器与数据转换方法 |
US9660664B1 (en) * | 2016-06-24 | 2017-05-23 | Qualcomm Incorporated | Generating asynchronous clock signals for successive approximation register (SAR) analog to digital converters (ADCs) |
JP6819114B2 (ja) * | 2016-07-25 | 2021-01-27 | セイコーエプソン株式会社 | コンパレーター、回路装置、物理量センサー、電子機器及び移動体 |
CN107786194A (zh) * | 2016-08-25 | 2018-03-09 | 成都锐成芯微科技股份有限公司 | 全异步自建时钟电路 |
JP6970597B2 (ja) * | 2017-11-27 | 2021-11-24 | ローム株式会社 | ラッチドコンパレータ |
WO2020099490A1 (en) | 2018-11-14 | 2020-05-22 | Novozymes A/S | Oral care composition comprising enzymes |
CN109818606B (zh) * | 2018-12-29 | 2023-03-28 | 晶晨半导体(上海)股份有限公司 | 一种高速判决器 |
CN109687872B (zh) * | 2019-02-26 | 2020-09-15 | 中国电子科技集团公司第二十四研究所 | 用于sar_adc的高速数字逻辑电路及采样调节方法 |
EP4199897A2 (en) | 2020-08-24 | 2023-06-28 | Novozymes A/S | Oral care composition comprising a fructanase |
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US9258009B2 (en) | 2016-02-09 |
US20150270846A1 (en) | 2015-09-24 |
WO2014061117A1 (ja) | 2014-04-24 |
US20160112058A1 (en) | 2016-04-21 |
JPWO2014061117A1 (ja) | 2016-09-05 |
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|
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