JP5972881B2 - 逆導通パワー半導体デバイス - Google Patents
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Description
− 第1導電型の第1のカソード層、
− 第2導電型のベース層、
− 前記第1導電型のドリフト層、
− 前記第1導電型のバッファ層、
− 前記第2導電型の第1のアノード層、および
− 第1のアノード電極。
− n+ドープト第1のカソード層4、
− pドープトベース層6、
− (n−)ドープトドリフト層3、
− nドープトバッファ層8、
− p+ドープト第1の別のアノード層5、および
− 第1のアノード電極25。
以下に、本願出願当初の特許請求の範囲に記載された発明を付記する。
[C1]
第1の主面(11)および前記第1の主面(11)に平行に配置された第2の主面(15)を有するウェハ(10)を伴う逆導通パワー半導体デバイス(1)であって、前記デバイスは、複数のダイオードセル(96)および複数のIGCTセル(91)を具備すること、ここにおいて、各IGCTセル(91)は、前記第1および第2の主面(11,15)の間に以下の順で複数の層を具備する:
− カソード電極(2)、
− 第1導電型の第1のカソード層(4)、
− 第2導電型のベース層(6)、
− 前記第1導電型のドリフト層(3)、
− 前記第1導電型のバッファ層(8)、
− 前記第2導電型の第1のアノード層(5)、
− 第1のアノード電極(25)。
ここにおいて、各IGCTセル(91)は、前記第1のカソード層(4)の横に配置され、そして、それとは前記ベース層(6)によって分離されているゲート電極をさらに具備し、
ここにおいて、各ダイオードセル(96)は、前記第1の主面(11)上の第2のアノード電極(28)、前記ドリフト層(3)によって前記ベース層(6)から分離された前記第2導電型の第2のアノード層(55)、および、前記第2の主面(15)上で前記第1のアノード層(5)と交互に配置された前記第1導電型の第2のカソード層(45)を具備し、および、
ここにおいて、前記デバイスは、少なくとも一つの混合部(99)を具備しており、その中では前記ダイオードセル(96)の前記第2のアノード層(55)は前記IGCTセル(91)の前記第1のカソード層(4)と交互する。
[C2]
[C1]のデバイス(1)において、前記混合部(99)内で、各ダイードセル(96)は、一つの第2のアノード層(55)が二つの第1のカソード層(4)および/またはゲート電極(7)の間に配置されるように、配置されることを特徴とする。
[C3]
[C1]のデバイス(1)において、GCTセル(cells)96に対するダイオードセル(cells)96の比は1.1ないし1.5であり、ここにおいて、前記ダイオードセルの数は前記第2のアノード層(55)の数として定義され、そして、前記IGCTセルに対しては前記第1のカソード層(4)の数として定義されることを特徴する。
[C4]
[C1]または[C2]のいずれかのデバイス(1)において、前記デバイス(1)は、第2のアノード層(4)を間に持つことなく、互いに隣接して直接的に配置された複数の第1のカソード層(4)およびゲート電極(7)からなる、少なくとも一つのパイロットIGCT部(9)を具備することを特徴とする。
[C5]
[C3]のデバイス(1)において、前記少なくとも一つのIGCT部(9)は、前記ウェハ面積(total wafer area)の10ないし50%の全面積(total area)を有することを特徴する。
[C6]
[C1]または[C2]のいずれかのデバイス(1)において、前記第2のアノード層(55)は、前記混合部(99)内の前記ウェハ上に均一に分散されていることを特徴する。
[C7]
[C1]ないし[C6]のいずれかのデバイス(1)において、前記IGCTセル(cells)91の前記第1の主面側の部分に対する前記ダイオードセル(cells)96の少なくとも一つまたはすべて、または、前記IGCTセル(cells)91の二つの隣り合う第1の主面側の部分は、前記第1の主面(11)に平行な面内において50から500μmまでの最大ラテラルエクステンション(lateral extension)を互いに有することを特徴する。
[C8]
[C1]ないし[C7]のいずれかのデバイス(1)において、前記ベース層(6)および前記第2のアノード層(55)のドーピング濃度および深さの少なくとも一つは異なっており、特に前記第2のアノード層(55)のドーピング濃度および深さの少なくとも一つは、前記ベース層(6)のそれよりも低いことを特徴する。
[C9]
[C1]ないし[C8]のいずれかのデバイス(1)において、前記第1の主面(11)に平行な面内における前記第2のカソード層(45)の全面積(total area)は前記ウェハ面積(total wafer area)の10ないし30%であることを特徴する。
[C10]
[C1]ないし[C9]のいずれかのデバイス(1)において、前記第2のカソード層(layers)(45)は、多くてもIGCTセル(91)に直接的に隣接する第1のカソード層(4)の正射影領域に制限される領域内において、前記第2のアノード層(55)に正射影に配置されることを特徴とする。
[C11]
[C10]のデバイス(1)において、前記第2のカソード層(layers)(45)は、第2のアノード層(55)に正射影な領域内に配置され、前記領域は多くても前記IGCTセル(91)に直接的に隣接する前記第1のカソード層(4)のその半分部の正射影領域に制限され、前記領域は前記第2のカソード層(45)に向かって配置されることを特徴とする。
[C12]
[C1]ないし[C11]のいずれかのデバイス(1)において、前記第2のカソード層(45)は、前記第2導電型のアノード短絡領域(regions)(51)と交互する、前記第1導電型の分散されたカソード領域(451)を具備することを特徴とする。
[C13]
[C1]ないし[C12]のいずれかのデバイス(1)において、ライフタイムキリング(lifetime killing)層は、前記ダイオードセル(96)内に配置されるか、または、ウェハ全体(the whole wafer)(10)上の少なくとも一つの面内の連続した層として配置されることを特徴とする。
[C14]
[C1]ないし[C13]のいずれかのデバイス(1)において、前記ウェハ(10)は円の形状を有し、そして、前記第1のカソード層(4)および前記第2のアノード層(55)は円の中心に対して放射状にストライプ状に配置されることを特徴とする。
[C15]
[C14]のデバイス(1)において、前記デバイス(1)は少なくとも一つのパイロットIGCT部(9)を具備し、それは複数の第1のカソード層(4)、ベース層(6)およびゲート電極(7)からなり、それらは第2のアノード層(4)を間に持つことなく、互いに隣接して直接的に配置され、そして、前記円の少なくとも一つのセグメントはパイロットIGCT部(9)であることを特徴とする。
Claims (15)
- 第1の主面(11)および前記第1の主面(11)に平行に配置された第2の主面(15)を有するウェハ(10)を伴う逆導通パワー半導体デバイス(1)であって、前記デバイスは、複数のダイオードセル(96)および複数のIGCTセル(91)を具備すること、ここにおいて、各IGCTセル(91)は、前記第1および第2の主面(11,15)の間に以下の順で複数の層を具備する:
− カソード電極(2)、
− 第1導電型の第1のカソード層(4)、
− 第2導電型のベース層(6)、
− 前記第1導電型のドリフト層(3)、
− 前記第1導電型のバッファ層(8)、
− 前記第2導電型の第1のアノード層(5)、
− 第1のアノード電極(25)、
ここにおいて、各IGCTセル(91)は、前記第1のカソード層(4)の横に配置され、そして、それとは前記ベース層(6)によって分離されているゲート電極をさらに具備し、
ここにおいて、各ダイオードセル(96)は、前記第1の主面(11)上の第2のアノード電極(28)、前記ドリフト層(3)によって前記ベース層(6)から分離された前記第2導電型の第2のアノード層(55)、および、前記第2の主面(15)上で前記第1のアノード層(5)と交互に配置された前記第1導電型の第2のカソード層(45)を具備し、および、
ここにおいて、前記デバイスは、少なくとも一つの混合部(99)を具備しており、その中では前記ダイオードセル(96)の前記第2のアノード層(55)は前記IGCTセル(91)の前記第1のカソード層(4)と交互する、
ことを特徴とする逆導通パワー半導体デバイス(1)。 - 請求項1のデバイス(1)において、前記混合部(99)内で、各ダイードセル(96)は、一つの第2のアノード層(55)が二つの第1のカソード層(4)および/またはゲート電極(7)の間に配置されるように、配置されることを特徴とする。
- 請求項1のデバイス(1)において、IGCTセル(cells)91に対するダイオードセル(cells)96の比は1:1ないし1:5であり、ここにおいて、前記ダイオードセルの数は前記第2のアノード層(55)の数として定義され、そして、前記IGCTセルの数は前記第1のカソード層(4)の数として定義されることを特徴する。
- 請求項1または2のいずれかのデバイス(1)において、前記デバイス(1)は、第2のアノード層(55)を間に持つことなく、互いに隣接して直接的に配置された複数の第1のカソード層(4)およびゲート電極(7)からなる、少なくとも一つのパイロットIGCT部(9)を具備することを特徴とする。
- 請求項4のデバイス(1)において、前記少なくとも一つのパイロットIGCT部(9)は、前記ウェハの面積(total wafer area)の10ないし50%の全面積(total area)を有することを特徴する。
- 請求項1または2のいずれかのデバイス(1)において、前記第2のアノード層(55)は、前記混合部(99)内の前記ウェハ上に均一に分散されていることを特徴する。
- 請求項1ないし6のいずれかのデバイス(1)において、前記IGCTセル(cells)91の前記第1の主面側の部分に対する前記ダイオードセル(cells)96の少なくとも一つまたはすべて、または、前記IGCTセル(cells)91の二つの隣り合う第1の主面側の部分は、前記第1の主面(11)に平行な面内において50から500μmまでの最大ラテラルエクステンション(lateral extension)を互いに有することを特徴する。
- 請求項1ないし7のいずれかのデバイス(1)において、前記ベース層(6)および前記第2のアノード層(55)のドーピング濃度および深さの少なくとも一つは異なっており、特に前記第2のアノード層(55)のドーピング濃度および深さの少なくとも一つは、前記ベース層(6)のそれよりも低いことを特徴する。
- 請求項1ないし8のいずれかのデバイス(1)において、前記第1の主面(11)に平行な面内における前記第2のカソード層(45)の全面積(total area)は前記ウェハの面積(total wafer area)の10ないし30%であることを特徴する。
- 請求項1ないし9のいずれかのデバイス(1)において、前記第2のカソード層(layers)(45)は、多くてもIGCTセル(91)に直接的に隣接する第1のカソード層(4)の正射影領域に制限される領域内において、前記第2のアノード層(55)に正射影に配置されることを特徴とする。
- 請求項10のデバイス(1)において、前記第2のカソード層(layers)(45)は、第2のアノード層(55)に正射影な領域内に配置され、前記領域は多くても前記IGCTセル(91)に直接的に隣接する前記第1のカソード層(4)のその半分部の正射影領域に制限され、前記領域は前記第2のカソード層(45)に向かって配置されることを特徴とする。
- 請求項1ないし11のいずれかのデバイス(1)において、前記第2のカソード層(45)は、前記第2導電型のアノード短絡領域(regions)(51)と交互する、前記第1導電型の分散されたカソード領域(451)を具備することを特徴とする。
- 請求項1ないし12のいずれかのデバイス(1)において、ライフタイムキリング(lifetime killing)層は、前記ダイオードセル(96)内に配置されるか、または、ウェハ全体(the whole wafer)(10)上の少なくとも一つの面内の連続した層として配置されることを特徴とする。
- 請求項1ないし13のいずれかのデバイス(1)において、前記ウェハ(10)は円の形状を有し、そして、前記第1のカソード層(4)および前記第2のアノード層(55)は円の中心に対して放射状にストライプ状に配置されることを特徴とする。
- 請求項14のデバイス(1)において、前記デバイス(1)は少なくとも一つのパイロットIGCT部(9)を具備し、それは複数の第1のカソード層(4)、ベース層(6)およびゲート電極(7)からなり、それらは第2のアノード層(4)を間に持つことなく、互いに隣接して直接的に配置され、そして、前記円の少なくとも一つのセグメントはパイロットIGCT部(9)であることを特徴とする。
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