JP5972881B2 - 逆導通パワー半導体デバイス - Google Patents

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Description

本発明はパワー半導体デバイスの分野に関する。それは請求項1による逆導通パワー半導体デバイスに関する。
図1には、従来技術の逆導電半導体デバイス(RC−IGCT)100が示されており、それは、IGCTセル(cells)がある集積化ゲート転流型サイリスタ(IGCT)部分9および単一ビルトインフリーホイーリングダイード97をウェハ10内に具備する。
このような逆導電半導体デバイス100は、集積化IGCTのカソード面(cathode side)である第1の主面(main side)11と、複数のIGCTセル91のコレクタ面(collector side)であり、そして、エミッタ面(emitter side)11の反対側にある第2の主面15との間に、異なる導電型の複数の層があるウェハ10を具備する。前記デバイスは複数のIGCTセル91を具備しており、その各々は第1の主面11から第2の主面15までに以下の層がある:カソードメタライザーション層の形でのカソード電極2、第1の(n+)ドープされたカソード層4、(p)ドープされたベース層6、(n−)ドープされたドリフト層3、(n)ドープされたバッファー層8、(p+)ドープされた第1のアノード層5およびアノードメタライザーション層の形でのアノード電極25。
複数のIGCTセル91は、ゲート電極7を備えており、それによってそれらは制御される。それはゲートメタライザーション層として第1の主面11上に配置される。ゲート電極7はカソード電極2および第1のカソード層4の横に(lateral)配置されるが、カソード電極2および第1のカソード層4からは分離されており、そして、pドープされたベース層6にコンタクトする。層(layers)に対して“横(lateral)”とは、第1の主面11に平行な面の観点から二つの層が互いに横に配置されることを意味する。
図1に示されるように、複数の逆導電半導体デバイス100に対して単一フリーホイーリングダイード97が同じウェハ10上に集積化される。この単一フリーホイーリングダイード97はIGCT部分9の横に配置され、そして、第1の主面11上には第2の(p)ドープされたアノード層55、および、第2のアノード層55の領域への正射影内には(in orthogonal projection)第2の主面上15上の第2の(n+)ドープされたカソード層45を具備する。
代表的には、円形のウェハ10上には複数のIGCTセル91が複数のストライプとして放射状に配置される。複数のストライプは、一般には互いに平行に配置された二つの長辺を有することによって、一方向に他方向よりも長い伸長(extension)を有する、複数の層として理解されるべきである。放射状に配置された複数のIGCTセル91間には複数のゲート電極7が配置されている。ダイオードは、常に、円形のウェハの中心部内または前記ウェハの円周上のいずれかに単一ダイードとして配置される。もし単一ダイオード97が前記中心部内に配置されるなら、IGCT部分9は前記円周上に配置され、単一ダイオード97およびIGCT部分9は、複数のゲート電極7が電気的にコンタクトするゲートコンタクト75によって分離されることになる。前記ウェハの円周に配置されている単一ダイオード97に対しては、IGCT部分9は前記中央部内に配置され、そして、ゲートコンタクト75によって単一ダイオード97からは分離されるか、または、IGCT部分9はダイオード97に隣接して配置され、そして、ゲートコンタクト75は前記中央部内に配置される。
いずれの場合でも、単一ダイオード97はIGCT部分9から完全に分離され、お互いの間には相互作用(interaction)はない。それは、もしデバイスの動作期間中に熱が引き起こされると、もし前記デバイスがダイオードモードで動くならは単一ダイオード97内、または、もし前記デバイスがIGCTモードで動くなら単一ダイオード97内のどちからで、熱は発生されることを意味する。これは過熱問題につながるかもしれない。加えて、単一ダイオード97およびIGCT部分9は厳密にダイオードまたはIGCTモードに専念されているので、これは大きなデバイスをもたらす。
EP 0 676 812 AはMOS制御サイリスタ(MCT)を記載している。そのようなデバイスは、GCTよりもはるかに低いスイッチング周波数で作動させることができ、そしてまたスイッチドパワーははるかに低い。そのようなMCTは絶縁されたゲートおよび一つの共通の連続したp層を有し、それはダイオードセル(cells)に対してのアノード層の他にMCTセル内のベース層としても機能する。(パイロットMCTセルを形成する)複数のサイリスタセルは別のそのような複数のサイリスタセルから分離され、それらは各セットを囲む。ダイオードセル(cells)は、キャリアがダイオードセル(cell)を通過する(flow through)ことができないほど非常に広い。もし一組のサイリスタセル(cells)が欠陥によって動作不可能なら、これらのセルは始動されないので、デバイスはまだ動作することができる。
しかしながら、MCTは電圧パルス(MOSチャネル制御)でターンオフされ、するとGCTに対してのように電流パルスではない。また、電流はターンオフの間にGCT内のゲートから引き抜かれるのに対して、MCTは、MOS通路を提供することによって電流が主カソード内を通じて減少するとともに、ターンオフせざるを得ない。それ故、MCTに対してはダイオード領域を提供することは容易であり、というのはその導入はゲート制御によって影響を受けないからである。最終的に、かようなMCTデバイスは異なる技術的な要件に直面し、そして、GCTデバイスとは異なる用途に使用されることになる。
本発明の目的は、熱的および電気的特性に関して改善された特性を有し、そして、小型化された逆導通パワー半導体デバイスを提供することにある。
問題は、請求項1の特徴を有する逆導通パワー半導体デバイスによって解決される。発明の逆導通パワー半導体デバイスは、第1の主面および前記第1の主面に平行に配置された第2の主面を有するウェハを具備する。前記デバイスは、複数のダイオードセルおよび複数のIGCTセル(integrated gate commutated thyristor cells)を具備し、ここにおいて、各IGCTセルは、前記第1の主面と前記第2の主面との間に以下の順で複数の層を具備する。
− カソード電極、
− 第1導電型の第1のカソード層、
− 第2導電型のベース層、
− 前記第1導電型のドリフト層、
− 前記第1導電型のバッファ層、
− 前記第2導電型の第1のアノード層、および
− 第1のアノード電極。
各IGCTセルはさらにゲート電極を具備し、それは前記第1のカソード層の横に配置され、そして、前記ベース層によってそれから分離されている。そのようなGCTセルは専門家にはよく知られている。それらは構造においてGCTセル(cells)と似ており、それらはそれらからさらに発展しているが、ゲート制御およびオン・オフ切り替え(switching on and off)においてそれらとは異なっている。IGCTセルの位置決め(positioning)については、第1のカソード層4(およびゲート電極7およびベース層6)の位置決め、つまり、IGCTセルの第1の主面側の層(layers)の位置決めであると理解されるべきである。
各ダイオードセルは、前記ドリフト層によって前記ベース層から分離された、前記第2導電型の第2のアノード層にコンタクトする、前記第1の主面上の第2のアノード電極、および、前記第1のアノード層と交互に配置された、前記第2の主面上の前記第1導電型の第2のカソード層を具備する。本特許出願においてダイオードセルの位置決めについては、前記第2のカソード層の位置決め、つまり、前記ダイオードセルの前記第1の主面側の層(layers)の位置決めであると理解されるべきである。
前記デバイスは、少なくとも一つの混合部(mixed part)を具備しており、その中でダイオードセル(cells)(つまり、前記ダイオードセル(cells)の前記第2のアノード層(layers))は、IGCTセル(cells)(つまり、前記IGCTセル(cells)の前記第1のカソード層(layers)(およびゲート電極7およびベース層6))と交互している。
前記IGCTセルおよび前記ダイオードセルの交互配置に起因して、前記ダイオードセルの前記第2のアノード層と前記IGCTセルの前記第1のアノード層との間に、バイポーラ接合トランジスタ(BJT)が形成される。IGCTターンオフモードにおいて、安全動作領域(SOA)特性はこの集積化されたBJTによって改善される。そのうえ、ターンオフ期間のゲート電力はBJTに起因して低減され、それはある一定の量のターンオフ電流をBJTのカソード端子、つまり、前記アノード電極を通じて運ぶ。
前記IGCTの前記第1のアノード層は、前記ダイオードセルの前記第2のカソード層によってショートされる。これらのショートによって、前記デバイスは、スナップ逆回復(snappy reverse recovery)を被っている従来技術のデバイスよりもソフトな特性を示す。
発明の逆導通パワー半導体デバイスはより良い熱耐性を有し、というのは分散されたダイオードおよびIGCTセルに起因して熱はより広い領域上に分散されるからである。IGCTモードで働いているデバイスの場合、典型的には、分散されたセル(cells)に起因して、熱は容易にダイオードセル(cells)中にも広がり、そして、したがって、前記デバイス内の温度は、単一ダイオードが一つの連続した領域に集中されて熱がはるかに小さい効率でダイオード領域中に広がる従来技術のデバイスよりも低い。
IGCTモードの動作における(典型的にはシリコンで作られる)ウェハ領域の一部または全部の利用およびダイオードモードの動作におけるウェハ領域の十分な利用を可能とするためのダイオードおよびIGCT構造の少なくとも一部または全部の集積化に起因して、電流処理能力もまた従来技術のデバイスよりも良くなる。上記の効果は、前記IGCTおよびダイオードセルの近近接(close proximity)、つまり、IGCTのための導通の期間中の荷電プラズマ(charge plasma)が隣接したダイードセル(cells)を横方向にまたは貫いて広がるのを可能とするであろうIGCTおよびダイオードセルの交互配列に起因して、達する。ダイオードセル(cells)のサイズに依存して、ホール(holes)はダイオードセル(cells)に入り(ホールは前記第2のカソード層中に流れる)、そして、それどこらか、それらを通り抜けるかも知れない。
本発明によるさらなる利点は従属クレームから明らかであろう。
本発明の主題は、添付された図面を参照して以下の本文にてより詳細に説明される。
図1は、従来技術によるRC−IGCTについての平面図を示す。 図2は、従来技術によるRC−IGCTの切断(cut through)を示す。 図3は、発明のRC−IGCTの切断を示す。 図4は、別の発明のRC−IGCTの切断を示す。 図5は、発明のRC−IGCTについての平面図を示す。 図6は、他の発明のRC−IGCTについての平面図を示す。
複数の図に用いられた複数の参照記号およびそれらの意味は参照記号のリストに要約されている。一般に、同様または同様に機能する部分には同じ参照記号が与えられている。説明される実施形態は例として示され、本発明を制限するものではない。
図3は、第1の主面11および第1の主面11に平行に配置された第2の主面15を有するウェハ10を伴う逆導通パワー半導体デバイス1の形態での発明の半導体デバイスを示す。前記デバイスは、複数のダイオードセル96および複数のIGCTセル91を具備し、ここにおいて、各IGCTセル91は、第1の主面11と第2の主面15との間に以下の順で複数の層を具備している。
− カソード電極2、
− n+ドープト第1のカソード層4、
− pドープトベース層6、
− (n−)ドープトドリフト層3、
− nドープトバッファ層8、
− p+ドープト第1の別のアノード層5、および
− 第1のアノード電極25。
各IGCTセル91はさらにゲート電極7を具備し、それは第1のカソード層4の横に配置され、そして、ベース層6によってそれから分離されている。例示的な実施形態において、バッファ層8は最大で1016cm-3の最大ドーピング濃度を有する。IGCTセルの第1の主面側の複数の層(つまり、第1のカソード層4、ゲート電極7を伴うベース層6)は、前記IGCTセルの第2の主面側の複数の層(つまり、第1のアノード層5)に位置合わせされ(aligned)ても構わない。非位置合わせ(non-alignment)の場合、第1の主面側の層に最も近くに配置された第1のアノード層5は同じセルに属するべきである。したがって、非位置合わせの場合、前記デバイスは、一つよりも多くの第2の並んだ層(sided layer)が一つのセルに割り当てられる、または、一つの第2の並んだ層(sided layer)が二つのセルに割り当てられるように設計されても構わない。各ダイオードセル96は、第2のアノード電極28、ドリフト層3によってベース層6から分離された、第1の主面11上のpドープト第2のアノード層55、および、第1のアノード層5と交互に配置された、第2の主面15上の(n+)ドープト第2のカソード層45を具備する。第2のアノード層55は、第2のアノード電極28にコンタクトする。IGCTセルの第1のアノード電極25は、ダイオードセル96に対してのカソード電極として機能する。ダイオードセルの第1の主面側の複数の層(つまり、第2のアノード層55)は、前記ダイオードセルの第2の主面側の複数の層(つまり、第2のカソード層45)に位置合わせされても構わない。
非位置合わせ(non-alignment)の場合、第1の主面側の層に最も近くに配置される第2のカソード層45は同じセルに属するべきである。したがって、非位置合わせの場合、前記デバイスは、一つよりも多くの第2の並んだ層(sided layer)が一つのセルに割り当てられる、または、一つの第2の並んだ層(sided layer)が二つのセルに割り当てられるように設計されても構わない。
ダイオードセル96は、ダイオードとIGCTセル96,91との間に配置され且つ第1の主面11にまで延びるドリフト層3の部分によって形成された、分離領域35によって、IGCTセル91から分離されている。分離領域35はまた逆バイアス条件下での改善されたフィールド広がりのための標準エッジ終端技術を採用することができる。
ライフタイムキリング(lifetime killing)層は少なくともダイードセル96内に配置されても構わない。これは、作成の期間中にマスクを用いること、または、ダイオードセル96上に横方向に制限されたイオンビームを適用することによって、ダイオードセル96へのライフタイムキリング層を制限することにより行うことができる。別の例示的な実施形態では、ライフタイムキリング層は、前記主面(sides)に平行に配置されている一つの面内において、ウェハの全領域上に一つの連続した層として形成されても構わない。ライフタイムキリング層が、ダイオードセルに制限されているか、または、連続層として作られているかとは独立的に、前記デバイスはライフタイムキリング層の作成のために典型的にはフォトンまたはヘリウムイオンで照射され、その後、アニールステップが続く。
“深さ”は、前記面(side)から層が延び、前記層が配置される最大距離を意味し、例えば、Pベース層6に対しては、それは、第1の主面11からの最大距離であり、そして、前記第1の主面11への正射影である。第1の主面11は、ゲート電極7がウェハ10から突出する面内に配置される。
前記デバイスは、少なくとも一つの混合部(mixed part)99を具備しており、その中ではダイオードセル(cells)96はIGCTセル(cells)91と交互している。例示的な実施形態では、ダイオードセル96は、一つのダイオードが二つの隣り合うIGCTセル91内に配置されるように、配置される。それは、各ダイオードセル96が、一つの第2のアノード層55が、二つの隣り合うIGCTセル91間に、つまり、これらのIGCTセル91に属している第1のカソード層(4)間および/またはそれらのゲート電極7間に配置されるように、配置されることを意味する。
別の例示的な実施形態では、IGCTセル91に対するダイオードセル96の比が11から15までの間で変わるように、複数のIGCTセルが直接的に互いに隣り合って配置されていても構わない。ダイオードセルの数は第2のアノード層の数として定義され、そして、IGCTセルに対しては第1のカソード層の数として定義される。また、混合部に対してはダイオードセルは第2のアノード層および第1のカソード層の配置としてのIGCTの配置として解釈されるべきである。
この特許出願では、ダイオードセル96の位置決め(positioning)に関しては第2のカソード層55の位置決め、つまり、ダイオードセルの第1の主面側の層(layers)の位置決めとして理解されるべきでる。IGCTセルの位置決めに関しては第1のカソード層4(およびゲート電極7およびベース層6)の位置決め、つまり、IGCTセルの第1の主面側の層(layers)の位置決めとして理解されるべきでる。
すべての実施形態において、第2の主面15上の層(layers)、つまり、第1のアノード層5および第2のカソード層45は、ダイオードセル96に対しては第2のカソード層45が第2のアノード層55に対して正射影/反対側に配置されるように、第1の主面上の層(layers)に位置合わせされても構わない。IGCTセル91に対しては第1のカソード層およびゲート電極7は第1のアノード層5に対して正射影/反対側に配置される。代替的には、前記第1の主面側の層と前記第2の主面側の層との間に位置合わせがない。
この実施形態では、少なくともダイオードセル91があるのと同数のIGCTセルがある。その比は、例えば、良いIGCT特性を達成するためには、少なくとも1:3とすることができる。そのような比が伴っていても、ダイオードモード内で良い特性を保証するために十分なダイオードセル96がまだある。別の例示的な実施形態では、第1の主面上の前記構造は第2の主面の前記構造と位置合わせされている。それは、ダイオードセル内では第2のアノード層が第2カソード層に対して正射影/反対側に配置されることを意味する。IGCTセル内では、第1のカソード層およびゲート電極は第1のアノード層に対して正射影/反対側に配置される。
ダイオードセル96は、IGCTモードでのデバイスの動作の期間中にダイオードセル96内にプラズマが形成されるような小さいサイズを有していても構わない。この効果は、ダイオードセル(cells)96の少なくとも一つまたはすべてが第1の主面11に平行な面内において50から500μmまでの最大ラテラルエクステンション(lateral extension)を有することによって達成され得る。前記効果を達成するために、IGCTセル(cells)91の少なくとも一つまたはすべてもまた第1の主面11に平行な面内において50から500μmまでの最大ラテラルエクステンションを有する。別の例示的な実施形態では、IGCTおよびダイオードセルの少なくとも一つまたはすべては第1の主面11に平行な面内において50から500μmまでの最大ラテラルエクステンションを有する。セルのラテラルエクステンションは、二つの隣り合うセル間の距離、つまり、直接的に隣り合うIGCTセルの第1の主面側の層(layers)の一つと第2のアノード層55との間、または、二つの直接的に隣り合うIGCTセルの第1の主面側の層(layers)間の距離として理解することができる。
別の例示的な実施形態では、第2のカソード層(layers)45は、第2のアノード層55に対して正射影に領域内に配置され、それは最大で直接的に隣接したIGCTセルの第1のカソード層4の正射影領域に限定される。
第1のカソード層4は、一つの第1の半分部(half part)を具備しており、それは第2の半分部よりも第2のカソード層45に近くに配置される。第2のカソード層45が配置される前記領域は、さらに、ダイオードセル領域およびIGCTセル91に直接的に隣接する第1のカソード層4の前記第1の半分部の正射影領域によって、制限され得る。それは、第2のカソード層(layers)45は第2のアノード層55に正射影な領域内に配置され、それは多くてもIGCTセル91に直接的に隣接する第1のカソード層4のその半分部の正射影領域に制限され、それは前記第2のカソード層45に向かって配置されること、を意味する。
ベース層(複数)6および第2のアノード層55(複数)のドーピング濃度および深さは同じまたは互いに独立に選ぶことができる。例えば、第2のアノード層(複数)55のドーピング濃度および/または深さは、ベース層(複数)6のそれよりも小さく選択することができる。その場合、第2のアノード層55内には低い注入効率があり、そして、したがって、深い第2のアノード層55を伴うデバイスよりも小さいライフタイム制御が必要とされる。
第1の主面11に平行な面内における第2のカソード層45の全面積(total area)は代表的には全ウェハ面積(total wafer area)の10ないし30%に選ぶことができる。
図4に示されるように、第2のカソード層45は、第2導電型のアノード短絡領域(regions)51と交互する分散されたカソード領域451から形成されていても構わない。アノード短絡領域(regions)51は、前記第1の主面11上の前記デバイスの構造に対して、つまり、第2のカソード層45の他に第1のカソード層5に対して位置合わせされる必要なく、そして、アノード短絡領域(regions)51は、第2のアノード層55または第1のカソード層4に対してそれぞれ正射影に配置される必要はない。
IGCT−ダイオードモード間の高速な切り替えを可能とするために、ダイオードセル96(つまり、第2のアノード層55)は混合部99内のウエハ上に均一に分散されていても構わない。
ウェハ10上にパイロットIGCT部9を持つことも有利であり得り、それはIGCTセル(cells)91のみ(代表的には6以上、代表的には少なくとも10)からなり、それらは互いに直接的に隣接して配置され、そして、パイロットIGCT部9内ではダイオードセルを持たな。そのようなパイロットIGCT部9は、第1のカソード層4の第1の主面11および(共通で、連続したベース層6と一緒の)複数のゲート電極7上に成り、それらは第2のアノード層4を間に持つことなく、互いに隣接して直接的に配置されている。
そのようなパイロットIGCT部は、単一IGCT部9とすることもでき、または、複数つまり2以上のそのようなパイロットIGCT部はデバイス内に配置されても構わない。IGCT部9の全面積(total area)は全ウェハ面積(total wafer area)の10ないし50%とすることができる。このようなIGCT部9があることで、デバイスのターンオフ特性を改善することができる。
さらに別の実施形態では、ウェハ10は円の形状を有し、そして、第1のカソード層4および第2のアノード層55は円の中心に対して放射状にストライプ状に配置される。ダイオードセル96は、図5に示されるように円の中心の周りに規則正しく配置されても構わない。別の代替的では、セグメントと交互する円のセグメント内に配置された複数のIGCT部9があり、その中ではIGCTセル(cells)95はダイオードセル(cells)96と交互し、したがって、ダイオードセル(cells96を伴うIGCTセル(cells)91が混合された領域99を形成する。それは、複数の第1のカソード層4、ベース層6およびゲート電極7が、第2のアノード層4を間に持つことなく、互いに隣接して直接的に配置されていることを意味する。
別の実施形態では、導電型は取り換えられ、つまり、第1導電型の全ての層はp型(例えば、ドリフト層3)および第2導電型の全ての層はn型(例えば、ベース層6)である。
用語“具備すること(comprising)”は他の要素またはステップを除外はせず、そして、不定冠詞“a”または“an”は複数を除外しないことに留意すべきである。また、異なる実施形態に関連して説明された要素を組み合わせてもよい。特許請求の範囲中の参照符号は、特許請求の範囲を限定するものとして解釈されるべきではないことにも留意すべきである。
これらの例は本発明の範囲を限定するものではない。上述の設計および配置は、単に、ベース層(s)およびウェル(ゾーン(zones))に対しての任意の種類の可能な設計および配置の例である。
本発明は、その精神または主要な特徴から逸脱することなく、他の特定の形態で実施できることは、当業者には理解されるであろう。開示された実施形態は、したがって、すべての点において例示的であると考慮され、そして、制限されない。本発明の範囲は、前述の説明よりむしろ添付の特許請求の範囲によって示され、その意味および範囲および均等物内に入る全ての変更はその中に含まれると意図されている。
以下に、本願出願当初の特許請求の範囲に記載された発明を付記する。
[C1]
第1の主面(11)および前記第1の主面(11)に平行に配置された第2の主面(15)を有するウェハ(10)を伴う逆導通パワー半導体デバイス(1)であって、前記デバイスは、複数のダイオードセル(96)および複数のIGCTセル(91)を具備すること、ここにおいて、各IGCTセル(91)は、前記第1および第2の主面(11,15)の間に以下の順で複数の層を具備する:
− カソード電極(2)、
− 第1導電型の第1のカソード層(4)、
− 第2導電型のベース層(6)、
− 前記第1導電型のドリフト層(3)、
− 前記第1導電型のバッファ層(8)、
− 前記第2導電型の第1のアノード層(5)、
− 第1のアノード電極(25)。
ここにおいて、各IGCTセル(91)は、前記第1のカソード層(4)の横に配置され、そして、それとは前記ベース層(6)によって分離されているゲート電極をさらに具備し、
ここにおいて、各ダイオードセル(96)は、前記第1の主面(11)上の第2のアノード電極(28)、前記ドリフト層(3)によって前記ベース層(6)から分離された前記第2導電型の第2のアノード層(55)、および、前記第2の主面(15)上で前記第1のアノード層(5)と交互に配置された前記第1導電型の第2のカソード層(45)を具備し、および、
ここにおいて、前記デバイスは、少なくとも一つの混合部(99)を具備しており、その中では前記ダイオードセル(96)の前記第2のアノード層(55)は前記IGCTセル(91)の前記第1のカソード層(4)と交互する。
[C2]
[C1]のデバイス(1)において、前記混合部(99)内で、各ダイードセル(96)は、一つの第2のアノード層(55)が二つの第1のカソード層(4)および/またはゲート電極(7)の間に配置されるように、配置されることを特徴とする。
[C3]
[C1]のデバイス(1)において、GCTセル(cells)96に対するダイオードセル(cells)96の比は1.1ないし1.5であり、ここにおいて、前記ダイオードセルの数は前記第2のアノード層(55)の数として定義され、そして、前記IGCTセルに対しては前記第1のカソード層(4)の数として定義されることを特徴する。
[C4]
[C1]または[C2]のいずれかのデバイス(1)において、前記デバイス(1)は、第2のアノード層(4)を間に持つことなく、互いに隣接して直接的に配置された複数の第1のカソード層(4)およびゲート電極(7)からなる、少なくとも一つのパイロットIGCT部(9)を具備することを特徴とする。
[C5]
[C3]のデバイス(1)において、前記少なくとも一つのIGCT部(9)は、前記ウェハ面積(total wafer area)の10ないし50%の全面積(total area)を有することを特徴する。
[C6]
[C1]または[C2]のいずれかのデバイス(1)において、前記第2のアノード層(55)は、前記混合部(99)内の前記ウェハ上に均一に分散されていることを特徴する。
[C7]
[C1]ないし[C6]のいずれかのデバイス(1)において、前記IGCTセル(cells)91の前記第1の主面側の部分に対する前記ダイオードセル(cells)96の少なくとも一つまたはすべて、または、前記IGCTセル(cells)91の二つの隣り合う第1の主面側の部分は、前記第1の主面(11)に平行な面内において50から500μmまでの最大ラテラルエクステンション(lateral extension)を互いに有することを特徴する。
[C8]
[C1]ないし[C7]のいずれかのデバイス(1)において、前記ベース層(6)および前記第2のアノード層(55)のドーピング濃度および深さの少なくとも一つは異なっており、特に前記第2のアノード層(55)のドーピング濃度および深さの少なくとも一つは、前記ベース層(6)のそれよりも低いことを特徴する。
[C9]
[C1]ないし[C8]のいずれかのデバイス(1)において、前記第1の主面(11)に平行な面内における前記第2のカソード層(45)の全面積(total area)は前記ウェハ面積(total wafer area)の10ないし30%であることを特徴する。
[C10]
[C1]ないし[C9]のいずれかのデバイス(1)において、前記第2のカソード層(layers)(45)は、多くてもIGCTセル(91)に直接的に隣接する第1のカソード層(4)の正射影領域に制限される領域内において、前記第2のアノード層(55)に正射影に配置されることを特徴とする。
[C11]
[C10]のデバイス(1)において、前記第2のカソード層(layers)(45)は、第2のアノード層(55)に正射影な領域内に配置され、前記領域は多くても前記IGCTセル(91)に直接的に隣接する前記第1のカソード層(4)のその半分部の正射影領域に制限され、前記領域は前記第2のカソード層(45)に向かって配置されることを特徴とする。
[C12]
[C1]ないし[C11]のいずれかのデバイス(1)において、前記第2のカソード層(45)は、前記第2導電型のアノード短絡領域(regions)(51)と交互する、前記第1導電型の分散されたカソード領域(451)を具備することを特徴とする。
[C13]
[C1]ないし[C12]のいずれかのデバイス(1)において、ライフタイムキリング(lifetime killing)層は、前記ダイオードセル(96)内に配置されるか、または、ウェハ全体(the whole wafer)(10)上の少なくとも一つの面内の連続した層として配置されることを特徴とする。
[C14]
[C1]ないし[C13]のいずれかのデバイス(1)において、前記ウェハ(10)は円の形状を有し、そして、前記第1のカソード層(4)および前記第2のアノード層(55)は円の中心に対して放射状にストライプ状に配置されることを特徴とする。
[C15]
[C14]のデバイス(1)において、前記デバイス(1)は少なくとも一つのパイロットIGCT部(9)を具備し、それは複数の第1のカソード層(4)、ベース層(6)およびゲート電極(7)からなり、それらは第2のアノード層(4)を間に持つことなく、互いに隣接して直接的に配置され、そして、前記円の少なくとも一つのセグメントはパイロットIGCT部(9)であることを特徴とする。
1…逆導通パワー半導体デバイス、10…ウェハ、11…第1の主面、15…第2の主面、100…従来技術の逆導通パワー半導体デバイス、2…カソード電極、25…第1のアノード電極、28…第2のアノード電極、3…ドリフト層、35…分離領域、4…第1のカソード層、41…半分部、45…第2のカソード層、451…分散されたカソード領域、5…第1のアノード層、51…アノード短絡領域、55…第2のアノード層、6…ベース層、7…ゲート電極、75…ゲートコンタクト、8…バッファ層、9…パイロットIGCT部、91…IGCTセル、96…ダイオードセル、97…単一ダイオード、99…混合されたIGCT/ダイオード部。

Claims (15)

  1. 第1の主面(11)および前記第1の主面(11)に平行に配置された第2の主面(15)を有するウェハ(10)を伴う逆導通パワー半導体デバイス(1)であって、前記デバイスは、複数のダイオードセル(96)および複数のIGCTセル(91)を具備すること、ここにおいて、各IGCTセル(91)は、前記第1および第2の主面(11,15)の間に以下の順で複数の層を具備する:
    − カソード電極(2)、
    − 第1導電型の第1のカソード層(4)、
    − 第2導電型のベース層(6)、
    − 前記第1導電型のドリフト層(3)、
    − 前記第1導電型のバッファ層(8)、
    − 前記第2導電型の第1のアノード層(5)、
    − 第1のアノード電極(25)
    ここにおいて、各IGCTセル(91)は、前記第1のカソード層(4)の横に配置され、そして、それとは前記ベース層(6)によって分離されているゲート電極をさらに具備し、
    ここにおいて、各ダイオードセル(96)は、前記第1の主面(11)上の第2のアノード電極(28)、前記ドリフト層(3)によって前記ベース層(6)から分離された前記第2導電型の第2のアノード層(55)、および、前記第2の主面(15)上で前記第1のアノード層(5)と交互に配置された前記第1導電型の第2のカソード層(45)を具備し、および、
    ここにおいて、前記デバイスは、少なくとも一つの混合部(99)を具備しており、その中では前記ダイオードセル(96)の前記第2のアノード層(55)は前記IGCTセル(91)の前記第1のカソード層(4)と交互する
    ことを特徴とする逆導通パワー半導体デバイス(1)。
  2. 請求項1のデバイス(1)において、前記混合部(99)内で、各ダイードセル(96)は、一つの第2のアノード層(55)が二つの第1のカソード層(4)および/またはゲート電極(7)の間に配置されるように、配置されることを特徴とする。
  3. 請求項1のデバイス(1)において、GCTセル(cells)9に対するダイオードセル(cells)96の比は11ないし15であり、ここにおいて、前記ダイオードセルの数は前記第2のアノード層(55)の数として定義され、そして、前記IGCTセルの数は前記第1のカソード層(4)の数として定義されることを特徴する。
  4. 請求項1または2のいずれかのデバイス(1)において、前記デバイス(1)は、第2のアノード層(55)を間に持つことなく、互いに隣接して直接的に配置された複数の第1のカソード層(4)およびゲート電極(7)からなる、少なくとも一つのパイロットIGCT部(9)を具備することを特徴とする。
  5. 請求項のデバイス(1)において、前記少なくとも一つのパイロットIGCT部(9)は、前記ウェハ面積(total wafer area)の10ないし50%の全面積(total area)を有することを特徴する。
  6. 請求項1または2のいずれかのデバイス(1)において、前記第2のアノード層(55)は、前記混合部(99)内の前記ウェハ上に均一に分散されていることを特徴する。
  7. 請求項1ないし6のいずれかのデバイス(1)において、前記IGCTセル(cells)91の前記第1の主面側の部分に対する前記ダイオードセル(cells)96の少なくとも一つまたはすべて、または、前記IGCTセル(cells)91の二つの隣り合う第1の主面側の部分は、前記第1の主面(11)に平行な面内において50から500μmまでの最大ラテラルエクステンション(lateral extension)を互いに有することを特徴する。
  8. 請求項1ないし7のいずれかのデバイス(1)において、前記ベース層(6)および前記第2のアノード層(55)のドーピング濃度および深さの少なくとも一つは異なっており、特に前記第2のアノード層(55)のドーピング濃度および深さの少なくとも一つは、前記ベース層(6)のそれよりも低いことを特徴する。
  9. 請求項1ないし8のいずれかのデバイス(1)において、前記第1の主面(11)に平行な面内における前記第2のカソード層(45)の全面積(total area)は前記ウェハ面積(total wafer area)の10ないし30%であることを特徴する。
  10. 請求項1ないし9のいずれかのデバイス(1)において、前記第2のカソード層(layers)(45)は、多くてもIGCTセル(91)に直接的に隣接する第1のカソード層(4)の正射影領域に制限される領域内において、前記第2のアノード層(55)に正射影に配置されることを特徴とする。
  11. 請求項10のデバイス(1)において、前記第2のカソード層(layers)(45)は、第2のアノード層(55)に正射影な領域内に配置され、前記領域は多くても前記IGCTセル(91)に直接的に隣接する前記第1のカソード層(4)のその半分部の正射影領域に制限され、前記領域は前記第2のカソード層(45)に向かって配置されることを特徴とする。
  12. 請求項1ないし11のいずれかのデバイス(1)において、前記第2のカソード層(45)は、前記第2導電型のアノード短絡領域(regions)(51)と交互する、前記第1導電型の分散されたカソード領域(451)を具備することを特徴とする。
  13. 請求項1ないし12のいずれかのデバイス(1)において、ライフタイムキリング(lifetime killing)層は、前記ダイオードセル(96)内に配置されるか、または、ウェハ全体(the whole wafer)(10)上の少なくとも一つの面内の連続した層として配置されることを特徴とする。
  14. 請求項1ないし13のいずれかのデバイス(1)において、前記ウェハ(10)は円の形状を有し、そして、前記第1のカソード層(4)および前記第2のアノード層(55)は円の中心に対して放射状にストライプ状に配置されることを特徴とする。
  15. 請求項14のデバイス(1)において、前記デバイス(1)は少なくとも一つのパイロットIGCT部(9)を具備し、それは複数の第1のカソード層(4)、ベース層(6)およびゲート電極(7)からなり、それらは第2のアノード層(4)を間に持つことなく、互いに隣接して直接的に配置され、そして、前記円の少なくとも一つのセグメントはパイロットIGCT部(9)であることを特徴とする。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015078657A1 (en) * 2013-11-29 2015-06-04 Abb Technology Ag Reverse-conducting power semiconductor device
EP2930753A1 (en) 2014-04-09 2015-10-14 ABB Technology AG Turn-off power semiconductor device
JP6320564B2 (ja) * 2014-04-10 2018-05-09 アーベーベー・シュバイツ・アーゲー ゲートリングのセンタリングおよび固定が改善されたターンオフ電力半導体およびその製造方法
EP2960941B1 (en) 2014-06-26 2017-01-04 ABB Schweiz AG Reverse-conducting power semiconductor device
CN107258018B (zh) * 2014-12-17 2020-08-14 Abb瑞士股份有限公司 双向功率半导体器件
CN104637997A (zh) * 2015-01-28 2015-05-20 电子科技大学 一种双模逆导门极换流晶闸管及其制备方法
EP3073530B1 (en) * 2015-03-23 2017-05-03 ABB Schweiz AG Reverse conducting power semiconductor device
CN105590959B (zh) * 2015-12-17 2018-05-29 清华大学 具有双p基区门阴极结构的门极换流晶闸管及其制备方法
EP4107783B1 (en) 2020-03-31 2023-12-20 Hitachi Energy Ltd Turn-off power semiconductor device with radial gate runners
EP4128359B8 (en) 2020-03-31 2023-12-20 Hitachi Energy Ltd Power semiconductor device comprising a thyristor and a bipolar junction transistor
DE212021000403U1 (de) 2020-08-31 2023-02-24 Hitachi Energy Switzerland Ag Elektronische Vorrichtung, Gehäuse und Halbleiterchip dafür
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CN118339656A (zh) 2021-12-03 2024-07-12 日立能源有限公司 半导体器件和用于操作半导体器件的方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5342234B2 (ja) 1973-02-12 1978-11-09
CH668505A5 (de) 1985-03-20 1988-12-30 Bbc Brown Boveri & Cie Halbleiterbauelement.
DE4403429C2 (de) 1994-02-04 1997-09-18 Asea Brown Boveri Abschaltbares Halbleiterbauelement
US5594261A (en) * 1994-04-05 1997-01-14 Harris Corporation Device for isolating parallel sub-elements with reverse conducting diode regions
JP3571353B2 (ja) * 1998-09-10 2004-09-29 三菱電機株式会社 半導体装置
US20040142573A1 (en) * 2003-01-16 2004-07-22 Jun Osanai Method for manufacturing MOSFET semiconductor device
JP4471575B2 (ja) 2003-02-25 2010-06-02 三菱電機株式会社 圧接型半導体装置
US7489490B2 (en) * 2006-06-07 2009-02-10 International Rectifier Corporation Current limiting MOSFET structure for solid state relays

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