JP5805756B2 - パワー半導体デバイス - Google Patents
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Description
− 第1導電型のドリフト層、それは前記エミッタ側と前記コレクタ側との間に配置されている、
− 第1の層、それは前記第1導電型の第1の領域および前記ドリフト層よりも高ドーピング濃度を具備しており、前記第1の層は前記ドリフト層とコレクタ電極との間に配置されている、
− 第2導電型のベース層、それは前記ドリフト層と前記エミッタ電極との間に配置されており、前記ベース層は前記エミッタ電極に直接的電気的にコンタクトしている、
− 前記第1導電型のソース領域、それは前記エミッタ側に配置され前記ベース層内に埋め込まれ、そして、前記エミッタ電極にコンタクトし、前記ソース領域は前記ドリフト層よりも高いドーピング濃度を有する、
− ゲート電極、それは絶縁層によって前記ベース層、前記ソース領域および前記ドリフト層から電気的に絶縁されている。
− (n−)ドープトドリフト層3、それはエミッタ側11とコレクタ側15との間に配置されている、
− 第1の層8、それは、ドリフト層3よりも高ドーピング濃度を有する少なくとも一つのnドープト第1の領域81、および、少なくとも一つのpドープト第2の領域85を具備しており、第1の層8はドリフト層3とコレクタ電極25との間に配置されている、
− 複数のpドープトベース層4、それらはドリフト層3とエミッタ電極2との間に配置され、ベース層4はエミッタ電極2に直接に電気的にコンタクトしている、
− 複数のnドープトソース領域6、それらはエミッタ側11に配置されベース層4内に埋め込まれ、そして、エミッタ電極2にコンタクトし、ソース領域6はドリフト層3よりも高いドーピング濃度を有する、
− 複数のゲート電極7、それらの各々は絶縁層78によってベース層(layers)4、ソース領域(regions)6およびドリフト層(layer)3から電気的に絶縁されている。
[付記1]
エミッタ側(11)上のエミッタ電極(2)と前記エミッタ側(11)の反対側に配置されたコレクタ側(15)上のコレクタ電極(25)との間に配置された異なる導電型の層(layers)を具備するウェハ(10)を有するパワー半導体デバイスであって、
− 前記エミッタ側(11)と前記コレクタ側(15)との間に配置されている、第1導電型のドリフト層(3)、
− 第1導電型の第1の領域(81)および前記ドリフト層(3)よりも高ドーピング濃度を具備する第1の層(8)であって、前記ドリフト層(3)と前記コレクタ電極(25)との間に配置されている前記第1の層(8)、
− 前記ドリフト層(3)と前記エミッタ電極(2)との間に配置されている複数の第2導電型のベース層(4)であって、前記エミッタ電極(2)に直接的に電気的にコンタクトしている前記ベース層(4)、
− 前記エミッタ側(11)に配置され前記ベース層(4)内に埋め込まれ、そして、前記エミッタ電極(2)にコンタクトする複数の前記第1導電型のソース領域(6)であって、前記ドリフト層(3)よりも高いドーピング濃度を有する前記ソース領域(6)、
− 複数のゲート電極であって、その各々が絶縁層(78)によって前記ベース層(4)、前記ソース領域(6)および前記ドリフト層(3)から電気的に絶縁されている前記複数のゲート電極
を具備してなり、
前記エミッタ電極(2)は複数のベース層コンタクト領域(22)を具備しており、そこにおいて、前記エミッタ電極(2)は前記ベース層(4)および前記ソース領域(6)と接続し、
前記ウエハ(10)内には、前記複数のソース領域(6)の一つがコンタクトする前記複数のベース層コンタクト領域(22)の一つのエミッタ側11に関して直交投影(orthogonal projection)に位置する複数の層またはそのような複数の層の一部(parts)を含む、アクティブ半導体セル(18)が形成されており、前記ソース領域(6)および前記複数のベース層の一つのそのような部分(part)には電気的に導電性のチャネルを形成することができる、
複数のそのようなアクティブセルによって、特に少なくとも10個のアクティブセルによって形成され、前記エミッタ側(11)上に一方向に互いに直接的に隣接して配置されているクラスタ、そして、前記複数のアクティブセルはあるセルピッチ(a cell pitch)でもって配列されているパワー半導体デバイスにおいて、
前記デバイスは、前記エミッタ側(11)に平行な面内に配置された第2導電型のウェル(5)をさらに具備してなり、そして、前記面内には前記複数のベース層が配置されており、
ここにおいて、前記ウェル(5)は表面領域を有し、および、ここにおいて、前記ウェル(5)は、前記複数のアクティブセル(18)の外側に配置され、そして、前記ウェル(5)は、前記複数のベース層(4)の一つを少なくとも介して前記エミッタ電極(2)に電気的に接続され、または、最大で前記ウェル(5)の最大領域(the maximum area)の10%であるウェルコンタクト領域にてエミッタ電極(2)に直接的に電気的に接続され、ここにおいて、前記ウェル(5)は、前記複数のアクティブセルが配置される前記方向とは別の方向に、特に前記方向に垂直な方向に配置されることを特徴とする。
[付記2]
付記1のデバイスにおいて、前記ウェル(5)は、前記ドリフト層(3)への前記ベース層(4)の接合よりも深く前記ウエハ(10)中に延びる、前記ドリフト層(3)への少なくとも一つの接合、または、前記ベース層(4)のドーピング濃度よりも高いドーピング濃度を有することを特徴とする。
[付記3]
付記1または2のいずれかのデバイスにおいて、前記ウェル(5)は、単一のウェル(51)として形成されるか、または、複数のウェルゾーン(52)として形成されることを特徴とする。
[付記4]
付記3のデバイスにおいて、前記複数のウェルゾーン(52)の一部または全ては互いに接続されているか、または、前記複数のウェルゾーン(52)は互いに分離されていることを特徴とする。
[付記5]
付記3のいずれかのデバイスにおいて、前記複数のベース層(4)は、前記単一のウェル(51)、または、前記ウェルゾーン(52)の少なくとも一つに接続されていることを特徴とする。
[付記6]
付記1ないし5のいずれかのデバイスにおいて、前記複数のウェル(5)は前記ベース層(4)を介して前記エミッタ電極(2)にコンタクトし、そして、少なくとも一つのまたはそれぞれのベース層(4)はベース層表面領域を有し、そして、少なくとも一つのベース層(4)は、前記ベース層表面領域の1%よりも小さいコンタクト領域内で、前記ウェル(5)にコンタクトすることを特徴とする。
[付記7]
付記1ないし6のいずれかのデバイスにおいて、前記複数のウェルゾーン(52)は前記セルピッチの少なくとも3倍、特に4倍よりも大きいウェルピッチで配置されていることを特徴とする。
[付記8]
付記1ないし7のいずれかのデバイスにおいて、前記デバイスは、逆導通絶縁パワー半導体デバイスであり、そして、前記第1の層(8)は、前記第1の領域(81)に隣接して配置された前記第2導電型の第2の領域(85)をさらに具備してなることを特徴とする。
[付記9]
付記1ないし7のいずれかのデバイスにおいて、前記デバイスはMOSFETであり、そして、前記第1の層(8)は、前記ウエハ(10)の全面上において連続的な層の形の第1の領域(81)からなる。
[付記10]
付記3のいずれかのデバイスにおいて、前記エミッタ側(11)に平行な面内の前記単一のウェル(51)または前記少なくとも一つのウェルゾーン(52)の最大ウェル領域(area)は、前記面内のドリフト層領域(area)の0.1%ないし20%の間であることを特徴とする。
[付記11]
付記3のデバイスにおいて、前記複数のウェルゾーン(52)は、少なくとも500μm、特に最大で2000μmのウェルピッチで配置されることを特徴とする。
[付記12]
付記3のデバイスにおいて、前記エミッタ側(11)に平行な面内における前記単一のウェル(51)の寸法は、1と200μmの間である。
[付記13]
10までの付記のいずれかのデバイスにおいて、前記デバイスは、前記ウェル(5)の上方の領域に延びる、複数のプレーナゲート電極(7)を具備してなり、そして、十分に大きな厚さを有する絶縁層(78)または十分に高いドーピング濃度を有する前記ウェル(5)の少なくとも一方によって、前記ウェル(5)には導電性のチャネルは形成されないことを特徴とする。
[付記14]
付記1ないし13のいずれかのデバイスにおいて、前記ベース層(4)は、前記ドリフト層(3)よりも高いドーピング濃度を有する前記第1導電型のエンハンスメント層(enhancement layer)(95)によって、前記ドリフト層(3)から分離されていることを特徴とする。
[付記15]
付記1ないし14のいずれかのデバイスにおいて、前記セルピッチは、最大で150μmであり、特に最大で120μmかつ特に少なくとも50μmであることを特徴する。
Claims (14)
- エミッタ側(11)上のエミッタ電極(2)と前記エミッタ側(11)の反対側に配置されたコレクタ側(15)上のコレクタ電極(25)との間に配置された異なる導電型の複数の層を具備するウェハ(10)を有する逆導通パワー半導体デバイスであって、
− 前記エミッタ側(11)と前記コレクタ側(15)との間に配置されている、第1導電型のドリフト層(3)と、
− 第1導電型かつ前記ドリフト層(3)よりも高いドーピング濃度の第1の領域(81)および前記第1の領域(81)に隣り合って配置されている第2導電型の第2の領域(85)を具備する第1の層(8)であって、前記ドリフト層(3)と前記コレクタ電極(25)との間に配置されている、第1の層(8)と、
− 前記ドリフト層(3)と前記エミッタ電極(2)との間に配置されている第2導電型の複数のベース層(4)であって、前記エミッタ電極(2)に直接的に電気的にコンタクトしている、複数のベース層(4)と、
− 前記エミッタ側(11)に配置され、前記複数のベース層(4)内に埋め込まれ、そして、前記エミッタ電極(2)にコンタクトする第1導電型の複数のソース領域(6)であって、前記ドリフト層(3)よりも高いドーピング濃度を有する、複数のソース領域(6)と、
− 複数のゲート電極(7)であって、その各々が絶縁層(78)によって前記複数のベース層(4)、前記複数のソース領域(6)および前記ドリフト層(3)から電気的に絶縁されている、複数のゲート電極(7)と、
を具備してなり、
前記エミッタ電極(2)は複数のベース層コンタクト領域(22)を具備しており、そこにおいて、前記エミッタ電極(2)は前記複数のベース層(4)および前記複数のソース領域(6)とコンタクトし、
前記ウェハ(10)内には、前記複数のソース領域(6)のうちの一つがコンタクトする、前記複数のベース層コンタクト領域(22)のうちの一つのベース層コンタクト領域(22)のエミッタ側11に関して正射影に位置する複数の層を含む、IGBT半導体セル(18)が形成されており、前記ソース領域(6)および前記ベース層(4)の一部に電気的に導電性のチャネルを形成することができる、
複数のそのようなIGBTセル、特に、前記エミッタ側(11)上に一方向に互いに隣り合って配置されている少なくとも10個のIGBTセルによって、クラスタが形成され、そして、前記複数のIGBTセルはあるセルピッチでもって配列されており、
前記デバイスは、前記エミッタ側(11)に平行な面内に配置された第2導電型のウェル(5)をさらに具備してなり、そして、前記平行な面内には前記複数のベース層(4)が配置されており、
ここにおいて、前記ウェル(5)は表面領域を有し、および、ここにおいて、前記ウェル(5)は、前記複数のIGBTセル(18)の外側に配置され、そして、前記ウェル(5)は、前記複数のベース層(4)のうちの少なくとも一つを介して前記エミッタ電極(2)に電気的に接続され、または、前記ウェル(5)の最大領域の最大で10%であるウェルコンタクト領域にて前記エミッタ電極(2)に直接的に接続されることを特徴とする。 - 請求項1のデバイスにおいて、前記ウェル(5)は、
前記ドリフト層(3)への前記ベース層(4)の接合よりも深く前記ウェハ(10)中に延びる、前記ドリフト層(3)への接合、または、
前記ベース層(4)のドーピング濃度よりも高いドーピング濃度、
のうちの少なくとも一方を有することを特徴とする。 - 請求項1または2のいずれかのデバイスにおいて、前記ウェル(5)は、単一のウェル(51)として形成されるか、または、複数のウェルゾーン(52)からなるウェルとして形成されることを特徴とする。
- 請求項3のデバイスにおいて、前記複数のウェルゾーン(52)のうちの少なくとも二つまたは全ては互いに接続されているか、または、前記複数のウェルゾーン(52)は互いに分離されていることを特徴とする。
- 請求項3のデバイスにおいて、前記複数のベース層(4)は、前記単一のウェル(51)、または、前記複数のウェルゾーン(52)のうちの少なくとも一つに接続されていることを特徴とする。
- 請求項1ないし5のいずれかのデバイスにおいて、前記ウェル(5)は前記複数のベース層(4)を介して前記エミッタ電極(2)にコンタクトし、そして、少なくとも一つのまたはそれぞれのベース層(4)はベース層表面領域を有し、そして、少なくとも一つのベース層(4)は、前記ベース層表面領域の1%よりも小さいコンタクト領域内で、前記ウェル(5)にコンタクトすることを特徴とする。
- 請求項1ないし6のいずれかのデバイスにおいて、前記複数のウェルゾーン(52)はIGBTセルピッチの少なくとも3倍、特に4倍よりも大きいウェルピッチで配置されていることを特徴とする。
- 請求項1ないし7のいずれかのデバイスにおいて、前記ウェル(5)は前記複数のIGBTセル(18)が配置されている方向に垂直に配置されていることを特徴とする。
- 請求項3のデバイスにおいて、前記エミッタ側(11)に平行な面内の前記単一のウェル(51)または少なくとも一つのウェルゾーン(52)の最大ウェル領域は、前記面内のドリフト層領域の0.1%ないし20%の間であることを特徴とする。
- 請求項3のデバイスにおいて、前記複数のウェルゾーン(52)は、少なくとも500μm、特に最大で2000μmのウェルピッチで配置されることを特徴とする。
- 請求項3のデバイスにおいて、前記エミッタ側(11)に平行な面内における前記単一のウェル(51)の寸法は、1μmと200μmの間である。
- 請求項1ないし10のいずれかのデバイスにおいて、前記デバイスは、前記ウェル(5)の上方の領域に延びる、複数のプレーナゲート電極(7)を具備してなり、そして、十分に大きな厚さを有する絶縁層(78)または十分に高いドーピング濃度を有する前記ウェル(5)の少なくとも一方によって、前記ウェル(5)には導電性のチャネルは形成されないことを特徴とする。
- 請求項1ないし12のいずれかのデバイスにおいて、前記複数のベース層(4)は、前記ドリフト層(3)よりも高いドーピング濃度を有する第1導電型のエンハンスメント層(95)によって、前記ドリフト層(3)から分離されていることを特徴とする。
- 請求項1ないし13のいずれかのデバイスにおいて、前記IGBTのセルピッチは、最大で150μmであり、特に最大で120μmかつ特に少なくとも50μmであることを特徴する。
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