JP5960426B2 - 半導体素子及び半導体素子の製造方法 - Google Patents
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Description
本発明は、半導体素子及び半導体素子の製造方法に関する。
ＧａＮ等の窒化物半導体発光ダイオードは、紫外光ないし青色光を発光でき、蛍光体を利用することにより白色光を発光できる。高出力の白色光を発生できるＬＥＤは照明用としても用いられる。
窒化物半導体の成長基板として一般的にサファイアが用いられているが、サファイアは熱伝導性が低いため放熱性が悪く、改善しようとすると基板側を上にしたフリップチップ構造にする必要がある。
フリップチップ構造では光取り出しにおいて、サファイア基板の裏面で反射する光があるため取り出し効率が低い。そのため、基板に成長した半導体基板を別の支持体に貼り付けた後、レーザーリフトオフや研磨でサファイア基板を除去した構造の素子の手法が提案されている。また、素子上面には電流拡散を目的とした配線部とｎ電極を兼ね備えた形状の電極の形成が提案されている（例えば、特許文献１参照）。
図１７は、従来例による半導体素子の配線電極部１６のパターンを表す平面図である。
従来の半導体発光素子では、少なくともｎ型半導体層と、発光のための活性層と、ｐ型半導体層とを含む半導体積層２のｎ型半導体層表面に接して、細線電極（配線電極部）１６及び電極パッド部１６ｐとが形成されている。
図１７に示す従来例による半導体素子では、高い静電圧がかかったときに、電極パッド部１６ｐ周辺にクラックが生じることがある。従来例では、電極パッド部１６ｐへの電流、電圧集中を防ぐために細線１６のパターンを全体に形成しているが、高い電圧がかかった際に最も電界集中しやすい電極パッド部１６ｐ周辺（図中点線枠内）に過度の電圧がかかり、その衝撃で半導体層２が砕けて吹き飛んでしまう現象がみられる。このような半導体層２へのダメージにより半導体素子のショートやリークが起こり不灯の原因となる。
本発明の目的は、半導体素子に高い静電圧がかかったときに、配線電極の一部への電界集中を防ぐことである。
本発明の一観点によれば、半導体素子は、第１導電型の第１の半導体層と、該第１の半導体層の上に形成される活性層と、該活性層の上に形成される第２導電型の第２の半導体層とを含む半導体積層と、前記半導体積層の一方の主面上に形成され、開口部を有する透明導電膜と、前記透明導電膜の開口部から露出する前記半導体積層の一方の主面上の一部に形成される電極パッドと、前記透明導電膜の開口部から露出する前記半導体積層の一方の主面上の他の一部に、前記電極パッドと連続し、前記透明導電膜の一部に重なるように形成される配線電極とを有し、前記透明導電膜と前記半導体積層との接触抵抗が、前記配線電極と前記半導体積層との接触抵抗より高く、前記透明導電膜と前記半導体積層との接触抵抗は、１．０×１０ −１ Ωｃｍ ２ 以上、１．０×１０ ２ Ωｃｍ ２ 以下であり、前記配線電極が前記透明導電膜に重なる部分の幅が、前記電極パッドから離れるにしたがい増加する。
また、本発明の他の観点によれば、半導体素子の製造方法は、（ａ）成長基板を準備する工程と、（ｂ）前記成長基板上に、第１導電型の第１の半導体層と、該第１の半導体層の上に形成される活性層と、該活性層の上に形成される第２導電型の第２の半導体層とを含む半導体積層を成長する工程と、（ｃ）前記成長基板を前記半導体積層から剥離する工程と、（ｄ）前記工程（ｃ）で成長基板を剥離することにより露出する前記半導体積層の表面に、開口部を有する透明導電膜を形成する工程と、（ｅ）前記透明導電膜の開口部から露出する前記半導体積層の表面上の一部に、電極パッドを形成するとともに、前記透明導電膜の開口部から露出する前記半導体積層の表面上の他の一部に、該電極パッドと連続し、前記透明導電膜の一部に重なるように配線電極を形成する工程とを有し、前記工程（ｄ）は、前記透明導電膜と前記半導体積層との接触抵抗が、前記配線電極と前記半導体積層との接触抵抗より高く、前記透明導電膜と前記半導体積層との接触抵抗は、１．０×１０ −１ Ωｃｍ ２ 以上、１．０×１０ ２ Ωｃｍ ２ 以下であり、 前記配線電極が前記透明導電膜に重なる部分の幅が、前記電極パッドから離れるにしたがい増加するように、前記透明導電膜を形成する、
前記透明導電膜を形成する。
前記透明導電膜を形成する。
本発明によれば、半導体素子に高い静電圧がかかったときに、配線電極の一部への電界集中を防ぐことができる。
図１（Ａ）は、本発明の実施例による窒化物半導体発光素子（ＬＥＤ素子）１０１の概略平面図、図１（Ｂ）は、本発明の実施例による高抵抗透明導電膜５のパターンを表す概略平面図である。
図２（Ａ）〜（Ｃ）は、それぞれ図１の直線ＡＡ、ＢＢ、ＣＣにおけるＬＥＤ素子１０１の素子構造を表す概略断面図である。
なお、図中、各構成部材のサイズは、実際の比率とは異なっている。例えば、高抵抗透明導電膜５の開口部５ｈの占有面積や、ｎ側電極（配線電極部）１６のＧａＮ系半導体層２の主面の全面積に対する占有面積は、実際には図に示すものよりも小さく、５〜１５％程度である。
窒化物半導体発光素子（ＬＥＤ素子）１０１は、例えば、アンドープのＧａＮ層２１、Ｓｉ等をドープしたｎ型ＧａＮ層２２、ＧａＮ／ＩｎＧａＮ多層膜からなる多重量子井戸構造を有する活性層２４、ｐ型ＡｌＧａＮ層（クラッド層）２５及びｐ型ＧａＮ層（コンタクト層）２６を含むＧａＮ系半導体層（発光部）２、Ａｇ等からなる反射電極層４、ＧａＮ系半導体層（発光部）２の反射電極層４とは反対側の表面上に形成され、開口部５ｈを有する高抵抗透明導電膜５、高抵抗透明導電膜５の開口部５ｈから露出したＧａＮ系半導体層（発光部）２表面上及び高抵抗透明導電膜５の一部（開口５ｈの周縁部の一部）上に形成されるｎ側電極１６（配線電極部１６ｗ及び電極パッド部１６ｐ）、例えばＰｔ／Ｔｉ／Ｎｉ／Ａｕ／Ｐｔ／ＡｕＳｎからなる共晶材を含む共晶層７とＡｕ層６との共晶合金層、該共晶合金層を介して反射電極層４と結合するシリコン（Ｓｉ）支持基板１０を含んで構成される。なお、電極パッド部１６ｐは、外部からＬＥＤ素子１０１への給電部となる。
図１（Ａ）の平面図では、高抵抗透明導電膜５には右下がりのハッチングを施し、配線電極部１６ｗ及び電極パッド部１６ｐには左下がりのハッチングを施す。本発明の実施例では、電流を拡散するための層として高抵抗透明導電膜５を用い、その透明導電膜５の一部を配線電極部１６ｗと重ねており、図１では、高抵抗透明導電膜５と配線電極部１６ｗとが重なる部分をハッチングの重なりにより表している。
本実施例では、図１（Ｂ）に示すように、高抵抗透明導電膜５のｎ側電極１６形成部分に開口５ｈを設けている。開口５ｈの幅は、電極パッド部１６ｐから離れるに従い、減少するように設定されている。
これに対して、配線電極部１６ｗの面積は、図１（Ａ）に示すように、電極パッド部１６ｐからの距離に関係なく一定であるので、電極パッド部１６ｐから離れるに従い、高抵抗透明導電膜５と配線電極部１６ｗとの重なりの面積は増大する。
すなわち、高抵抗透明導電膜５と配線電極部１６ｗとは電極パッド部１６ｐに最も近いところから遠いところに向かって重なりを徐々に増やす。電極パッド部１６ｐから一番離れた部分の重なりはｎ側電極１６の膜厚以上にすることが好ましい。静電気のような大電圧がかかった際に、図３に示すように、配線電極部１６ｗとの接触領域を介して、高抵抗透明導電膜５に電流が流れ、電極パッド部１６ｐから遠い方向に向い、かつ素子の外周方向に拡散する。よって配線電極部１６ｗから半導体部２への電流の流れを防ぎ、半導体素子１０１へのダメージを減らすことができる。よって静電耐圧が向上し、信頼性の向上につながる。ここで、高抵抗透明導電膜５と配線電極部１６ｗとの重なり部が形成されているため、配線電極部１６ｗとの接触面積を十分に確保し、効率よく高抵抗透明導電膜５に電流を流すことができる。また、高抵抗透明導電膜５と配線電極部１６ｗとの重なりを電極パッド部１６ｐから離れるに従い増大させることにより、電流の外周方向への拡散を促進することができ、電極パッド部１６ｐ及びその近傍における電流集中を効率よく防ぐことができる。
以上のように、本実施例では、図１（Ａ）の直線ＡＡ付近における配線電極部１６ｗの幅をＡａ、高抵抗透明導電膜５と配線電極部１６ｗとの重なり幅をＡｂ、配線電極部１６ｗの厚さをＡｔとし、直線ＢＢ付近における配線電極部１６ｗの幅をＢａ、高抵抗透明導電膜５と配線電極部１６ｗとの重なり幅をＢｂ、配線電極部１６ｗの厚さをＢｔとし、直線ＣＣ付近における配線電極部１６ｗの幅をＣａ、高抵抗透明導電膜５と配線電極部１６ｗとの重なり幅をＣｂ、配線電極部１６ｗの厚さをＣｔとした場合、それぞれＡａ≦Ｂａ≦Ｃａ、０≦Ａｂ≦Ｂｂ≦Ｃｂ、Ａｔ≦Ｂｔ≦Ｃｔの関係が成り立つ用に設定される。但し、Ａｂ＝Ｂｂ＝Ｃｂ＝０を除く。すなわち、少なくとも直線ＣＣ付近（電極パッド部１６ｐから最も離れた地点）では、高抵抗透明導電膜５と配線電極部１６ｗとの重なり部が形成されるように設定される。また、電極パッド部１６ｐから一番離れた部分（直線ＣＣ付近）の左右の重なり（２Ｃｂ）を、配線電極部１６ｗの厚さ（Ｃｔ）以上に設定する（２Ｃｂ≧Ｃｔ）。
本実施例では、通常駆動時の半導体部２への電流供給、及び電流拡散は配線電極部１６ｗが担い、高抵抗透明導電膜５は主に静電気等の高い電圧がかかった際などの補助的な電流拡散に用いられる。そのため高抵抗透明導電膜５の膜厚を１０ｎｍ以下にすることが可能である。高抵抗透明導電膜５の膜厚が薄いと発光した光の吸収を抑えられるため出力低下を抑えることが可能となる。
また、高抵抗透明導電膜５として用いるＩＴＯの屈折率は２．０なので、屈折率が２．４のＧａＮ系半導体積層２上に成膜することで、光取り出し量が増加する。さらに高抵抗の酸素欠損の少ないＩＴＯは透過率も高く、膜吸収が少ないため素子出力の上昇につながる。
高抵抗透明導電膜５の膜厚は膜吸収の少ない領域である５０ｎｍ以下、より好ましくは３０ｎｍ以下とする。本実施例では、配線電極１６ｗとの重なり部を形成しているため、高抵抗透明導電膜５の膜厚が比較的薄くても、配線電極部１６ｗとの接触面積を十分に確保して、過電圧印加時には効率よく高抵抗透明導電膜5に電流を流すことができる。なお、一般的に通常駆動時の電流拡散を目的として形成される透明導電膜の膜厚は１００ｎｍ以上である。それ以下であると通常駆動時の電流拡散効果が得られないためである。
上述したように、本実施例における高抵抗透明導電膜５は電流拡散の補助的な役割を持つため、接触抵抗は一般的な透明導電膜より高いもののオーミックであることを条件とする。
本実施例では、通常駆動時の電流拡散は配線電極部１６ｗが担い、高抵抗透明導電膜５は主に静電気等の高い電圧がかかった際などに、電極パッド部１６ｐから遠い方向かつ半導体素子の外周方向に向かって電流を拡散させるために用いられる。そのため、高抵抗透明導電膜５とｎ型半導体層（下地ＧａＮ層２１又はｎ型ＧａＮ層２２）との接触抵抗を、配線電極部１６ｗに比べて非常に高く設定している。
高抵抗透明導電膜５とｎ型半導体層（下地ＧａＮ層２１又はｎ型ＧａＮ層２２）との接触抵抗は、１．０×１０−１Ωｃｍ２以上が好ましい。なお、両者の接触抵抗の上限は、１．０×１０＋２Ωｃｍ２程度である。それ以上になると抵抗が高くなりすぎて過電圧がかかった際でも電流が流れなくなってしまうからである。一般的に電流拡散に用いる透明導電膜の接触抵抗は、少なくとも１．０×１０−２Ωｃｍ２以下である。本実施例では、通常駆動の際には主に高抵抗透明導電膜５ではなく、配線電極部１６ｗで電流拡散を行うので、上記のような接触抵抗の値に設定している。なお、配線電極部１６ｗとｎ型半導体層（下地ＧａＮ層２１又はｎ型ＧａＮ層２２）の接触抵抗は一般的に、１．０〜５．０×１０−５Ωｃｍ２程度であり、高抵抗透明導電膜５と比較すると桁違いに低い。
また、上述のように、電極パッド部１６ｐから最も遠い領域では、高抵抗透明導電膜５と配線電極部１６ｗとの重なり幅（図２（Ｃ）の片側の重なり幅Ｃｂ×２）を、配線電極部１６ｗの膜厚（図２（Ｃ）の膜厚Ｃｔ）より大きくする。例えば、配線電極部１６ｗの総膜厚３μｍよりも重なり幅（２Ｃｂ）が大きくなるようにする。配線電極部１６ｗの膜厚（Ｃｔ）よりも重なり幅（２Ｃｂ）を大きくするのは、過電圧がかかった際に配線電極部１６ｗから高抵抗透明導電膜５側へ電流が流れやすいように抵抗を下げるためである。
ここで、ｎ側電極１６の接触抵抗（Ωｃｍ２）／ｎ側電極１６面積（ｃｍ２）＝Ω１（ｎ側電極１６から半導体層を通る道筋の抵抗）、高抵抗透明導電膜５の接触抵抗（Ωｃｍ２）／ｎ側電極１６と高抵抗透明導電膜５の重複面積（ｃｍ２）＝Ω２（高抵抗透明導電膜５からｎ側電極１６を通って半導体積層２に流れる道筋の抵抗）とすると、Ω１／（Ω１＋Ω２）≧１．０×１０−８とする。この値はｎ側電極１６の接触抵抗を１．０×１０−５Ωｃｍ２、高抵抗透明導電膜５の接触抵抗を１．０×１０＋２とし、ｎ側電極１６の面積を９．９６×１０−４ｃｍ２（電極パッド部１６ｐの面積を１１０μｍ、配線電極部１６ｗの面積を２０μｍとした場合）とし、高抵抗透明導電膜５と配線電極部１６ｗとの重なりの面積は、９．０×１０−５ｃｍ２（パッドから一番遠い部分の重なりを３μｍとした場合）とした場合に、実施例の範囲内で最少の値となるようにしたものである。
また、高抵抗透明導電膜５は結晶性の高い膜であり、透過率が高く、光取出し効率が上がるため、配線電極部１６と高抵抗透明導電膜５が重なっている部分では、配線電極部１６が直接半導体層２に接している素子構成よりも高い出力となる。
以下、図４〜図１３を参照して、本発明の実施例による窒化物半導体発光素子（ＬＥＤ素子）１０１の製造方法を説明する。
まず、図４に示す半導体膜形成工程を行う。この工程では、ＭＯＣＶＤにてＡｌｘＩｎｙＧａｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）を成長可能な成長基板（例えば、Ｃ面サファイヤ基板）１を準備し、ＭＯＣＶＤを用いて成長基板１上にＡｌｘＩｎｙＧａｚＮから成る半導体層積層（ＧａＮ系半導体層）２を結晶成長させる。
具体的には、サファイア基板１をＭＯＣＶＤ装置に投入し、水素雰囲気中で１０００℃、１０分間の加熱を行う（サーマルクリーニング）。次に、約５００℃で、ＴＭＧ１０．４μｍｏｌ／ｍｉｎ、ＮＨ３３．３ＬＭを３分間供給して低温バッファ層（ＧａＮ層）２０を形成する。
次に、１０００℃まで昇温して３０秒間保持することにより低温バッファ層２０を結晶化させ、そのままの温度でＴＭＧ４５μｍｏｌ／ｍｉｎ、ＮＨ３４．４ＬＭを２０分間供給し、下地ＧａＮ層（アンドープのＧａＮ層）２１を約１μｍの膜厚で形成する。
続いて、温度１０００℃でＴＭＧ４５μｍｏｌ／ｍｉｎ、ＮＨ３４．４ＬＭ、ＳｉＨ４２．７×１０−９μｍｏｌ／ｍｉｎを１２０分間供給し、Ｓｉドープのｎ型ＧａＮ層２２を約７μｍの膜厚で成長させる。
次に、活性層２４として、例えば、ＧａＮ／ＩｎＧａＮ多層膜からなる多重量子井戸構造を成長させる。ここではＩｎＧａＮ／ＧａＮを１周期として５周期成長を行う。温度約７００℃でＴＭＧ３．６μｍｏｌ／ｍｉｎ、ＴＭＩ１０μｍｏｌ／ｍｉｎ、ＮＨ３４．４ＬＭを３３秒間供給して膜厚約２．２ｎｍのＩｎＧａＮ井戸層と、ＴＭＧ３．６μｍｏｌ／ｍｉｎ、ＮＨ３４．４ＬＭを３２０秒間供給して膜厚約１５ｎｍのＧａＮ障壁層との成長を５周期分繰り返す。
さらに、温度を８７０℃まで上げ、ＴＭＧ８．１μｍｏｌ／ｍｉｎ、ＴＭＡ７．５μｍｏｌ／ｍｉｎ、ＮＨ３４．４ＬＭ、Ｃｐ２Ｍｇ２．９×１０−７μｍｏｌ／ｍｉｎを５分間供給し、Ｍｇドープのｐ型ＡｌＧａＮ層（クラッド層）２５を約４０ｎｍ成長させる。引き続き、そのままの温度でＴＭＧ１８μｍｏｌ／ｍｉｎ、ＮＨ３４．４ＬＭ、Ｃｐ２Ｍｇ２．９×１０−７μｍｏｌ／ｍｉｎを７分間供給し、Ｍｇドープのｐ型ＧａＮ層（コンタクト層）２６を約１５０ｎｍ成長させる。
次に、図５に示すｐ電極形成工程を行う。この工程では、フォトリソグラフィおよび電子ビーム（ＥＢ）蒸着法を用いて、ｐ電極形成領域が露出したｐ型ＧａＮ２６表面の所望の位置に、Ｐｔ（１０Å）／Ａｇ（１５００Å）／Ｔｉ（１０００Å）／Ｐｔ（１０００Å）の積層からなる反射電極層４と、Ａｕ（２０００Å）の共晶（Ａｕ）層６とからなるｐ電極を形成する。なお、本実施例では、素子分割工程前にｐ電極形成工程を行うが、図６に示す素子分割工程後にｐ電極形成工程を行っても良い。
次に、図６に示す素子分離エッチング工程を行う。既存のフォトリソグラフィ技術によりＧａＮ系半導体層２をパターニングし、各素子１０１間にストリート部ＳＴを形成する。具体的には、ＧａＮ系半導体層２表面にフォトレジストを塗布、露光、現像し、ドライエッチングにてＧａＮ系半導体層２の不要な一部（露出部分）を除去して、隣接するＧａＮ系半導体層２間にストリート部ＳＴを形成する。その後、フォトレジストをリムーバで除去する。
次に、図７に示す支持体形成・接合（熱圧着）工程を行う。表面にＰｔ／Ｔｉ／Ｎｉ／Ａｕ／Ｐｔ／ＡｕＳｎからなる共晶材を含む共晶層７を成膜した支持（Ｓｉ）基板１０を準備し、張り合わせ装置を用い、３４０℃で１０分間の加圧（３５０ｋｇ）により、Ｓｉ基板１０とＧａＮ系半導体層とをＡｕＳｎ共晶により張り合わせる（熱圧着）。
その後、図８及び図９に示す成長基板サファイア剥離工程を行う。この工程では、ＬＬＯ（レーザーリフトオフ）法にてサファイア基板を剥離する。レーザーには波長が２４８ｎｍのＫｒＦエキシマレーザーを用いる。レーザーのパワーのエネルギーは約８００ｍＪ／ｃｍ２とする。ＬＬＯ後のサファイア基板１表面のＧａＮが金属Ｇａと窒素に分解されるため、基板剥離後に表出する面は主に下地ＧａＮ層２１又はｎ型ＧａＮ層２２となる。
図８に示すように、サファイア基板１の裏面（サファイア基板側）よりエキシマレーザーを照射して、バッファ層２０を分解させ、サファイア基板１とＧａＮ系半導体層２とを分離し、図９に示す状態とする。レーザーリフトオフにより発生したＧａを熱水などで除去し、その後塩酸で表面処理する。表面処理には窒化物半導体をエッチングできるものであればよく、リン酸、硫酸、ＫＯＨ、ＮａＯＨなどの酸やアルカリなどの薬剤を用いることができる。また、表面処理はＡｒプラズマや塩素系プラズマを用いたドライエッチングや、研磨などで行ってもよい。
次に、図１０及び図１１に示す高抵抗透明導電膜形成工程を行う。まず図１０に示すように、スパッタ、電子ビーム蒸着等を用いて成長基板サファイア剥離工程で露出したｎ型半導体（下地ＧａＮ層２１又はｎ型ＧａＮ層２２）全面に高抵抗透明導電膜５を形成する。一例としてはＩＴＯをマグネトロンスパッタにおいて２００Å成膜する。例えば、２００℃加熱において圧力は０．５Ｐａ、アルゴン流量は５０ｓｃｃｍ、酸素流量は５ｓｃｃｍとする。
その後、レジストＰＲによるパターニングを用いてエッチングを行い配線電極部１６ｗの形成部分の一部及び電極パッド部１６ｐ形成部分に開口部５ｈを形成する。エッチングパターンは後に成膜するｎ側電極１６の配線電極部１６ｗのパターンに対して電極パッド部１６ｐに最も近い部分（図１の直線ＡＡ付近）は重なりを持たず、一番離れた部分（図１の直線ＣＣ付近）は電極幅２０μｍに全て重なるようなマスクを用いる（図２のパターン参照）。なお、電極パッド部１６ｐと逆側にあたる配線電極部分はすべて高抵抗透明導電膜５が重なるようにする。その後Ｏ２流量２ｌ／ｍｉｎの雰囲気下で７００℃、１分間のアニール処理をし、透明化を行い、図１１に示す状態とする。
高抵抗透明導電膜５は、例えばＩＴＯ（酸化インジウム）、ＺｎＯ（酸化亜鉛）等、一般的な材料を用いることができる。素子上へのパターニングはレジストマスクを用いて、エッチング、リフトオフ等の手法を用いることができる。成膜温度は一例では２００℃としたが、室温成膜でも酸素流量の増加、アニール温度の上昇等で作成が可能である。
高抵抗透明導電膜５は素子部パターニング後の透明化アニールで作成できる。アニール温度は６００℃以上９００℃以下が望ましい。６００℃以下だとＩＴＯのＯ２キャリア移動度が増え低抵抗となるとともに透過率が下がり、９００℃以上だと熱による結晶欠陥が生じて透過率が下がってしまう。また、アニール時の酸素流量を調節することでも高抵抗の透明導電膜を形成することができる。
高抵抗透明導電膜５の膜厚は膜吸収の少ない領域５０ｎｍ以下、より好ましくは３０ｎｍ以下とする。一般的に電流拡散を目的としている透明導電膜の膜厚は１００ｎｍ以上である。それ以下であると通常駆動時の電流拡散効果が得られないためである。
次に、図１２に示すｎ電極形成工程を行う。フォトリソグラフィなどにより、ｎ型半導体層（下地ＧａＮ層２１又はｎ型ＧａＮ層２２）表面及び高抵抗透明導電膜５の一部表面（高抵抗透明導電膜５と配線電極部１６ｗが重なり合う部分）の電極形成部分が開口したレジストマスクを形成し、ＥＢ蒸着等を用いて、電極金属（Ｔｉ／Ａｌなど）を成膜する。
一例としてはＴｉ（１０Å）／Ａｌ（２０００Å）／Ｔｉ（１０００Å）／Ｐｔ（２０００Å）／Ａｕ（２５０００Å）の積層により形成する。その後、リフトオフにより、ｎ側電極１６（配線電極部１６ｗ及び電極パッド部１６ｐ）を所望のパターンに形成する。
次に、図１３に示すように、スクライブ後ブレイキングして素子分離を行う。以上により、窒化物半導体発光素子１０１が完成する。なお、青色ＧａＮの発光素子を白色化するには発光素子を封止充填する樹脂に黄色の蛍光体を入れる。
以上、本発明の実施例によれば、半導体積層表面に高抵抗透明導電膜を形成し、該高抵抗透明導電膜の一部に重ねて配線電極を形成することにより、半導体素子に静電気等の半導体素子駆動電圧より高い電圧がかかった際に、電極配線と高抵抗透明導電膜との重なり部分において電流を拡散し、半導体素子へのダメージを減らすことができる。よって静電耐圧が向上し、半導体素子の信頼性を向上することができる。
なお、上述の実施例では、ｎ側電極１６（配線電極部１６ｗ及び電極パッド部１６ｐ）以外の素子部分（半導体積層２表面）は全て高抵抗透明導電膜５で覆うパターン（図１（Ｂ）参照）としたが、図１４に示すように、配線電極部１６ｗ近辺の素子部分のみに高抵抗透明導電膜５を成膜するパターンでも作成が可能である。この場合は、図１４に示すように、配線パッド部１６ｐから離れるに従い高抵抗透明導電膜５で覆う素子部分の面積を広くしている。また、配線電極部１６ｗ近辺以外の部分は高抵抗透明導電膜５が成膜されず、大電圧がかかった際の負荷が図１（Ｂ）に示すパターンよりも大きくなるため、電極パッド部１６ｐからもっとも離れた配線電極部１６ｗと高抵抗透明導電膜５との重なりは配線電極部１６ｗの厚さの２倍以上とする。
また、図１５に示すように、高抵抗透明導電膜５と配線電極部１６ｗの重なりが電極パッド部１６ｐからの距離に関わらず一定であるパターンでも作成が可能である。この場合、配線電極部１６ｗと高抵抗透明導電膜５との重なりは、配線電極部１６ｗの厚み以上の重なりとする。
さらに、図１６に示すように、高抵抗透明導電膜５のパターンは電極パッド部１６ｐからの距離に関わらず一定のパターンとし、配線電極部１６ｗの幅を電極パッド部１６ｐから遠くなるほど太くするパターンにすることでも同様の効果を得ることができる。
なお、上述の実施例では、成長基板１としてサファイア基板を用いたが、これ以外にもＧａＮ基板やＳｉＣ基板などを成長基板として用いることができる。また、半導体層２の材料はＧａＮに限らず、ＡｌＧａＩｎＰや、ＺｎＯ等でもよい。
以上、実施例、及び変形例に沿って本発明を説明したが、本発明はこれらに限定されるものではない。種々の変更、改良、組み合わせ等が可能なことは当業者には自明であろう。
１…成長基板、２…ＧａＮ系半導体層（発光部）、４…反射電極層、５…高抵抗透明導電膜、６…Ａｕ層、７…共晶層、１０…シリコン（Ｓｉ）基板、１６…ｎ側電極、１６ｗ…配線電極部、１６ｐ…電極パッド部、２０…バッファ層、２１…アンドープＧａＮ層、２２…Ｓｉドープｎ型ＧａＮ層、２４…活性層、２５…ｐ型ＡｌＧａＮ層（クラッド層）、２６…ｐ型ＧａＮ層（コンタクト層）、１０１…窒化物半導体発光素子（ＬＥＤ素子）
Claims (5)
- 第１導電型の第１の半導体層と、該第１の半導体層の上に形成される活性層と、該活性層の上に形成される第２導電型の第２の半導体層とを含む半導体積層と、
前記半導体積層の一方の主面上に形成され、開口部を有する透明導電膜と、
前記透明導電膜の開口部から露出する前記半導体積層の一方の主面上の一部に形成される電極パッドと、
前記透明導電膜の開口部から露出する前記半導体積層の一方の主面上の他の一部に、前記電極パッドと連続し、前記透明導電膜の一部に重なるように形成される配線電極とを有し、
前記透明導電膜と前記半導体積層との接触抵抗が、前記配線電極と前記半導体積層との接触抵抗より高く、
前記透明導電膜と前記半導体積層との接触抵抗は、１．０×１０ −１ Ωｃｍ ２ 以上、１．０×１０ ２ Ωｃｍ ２ 以下であり、
前記配線電極が前記透明導電膜に重なる部分の幅が、前記電極パッドから離れるにしたがい増加する、
半導体素子。 - 前記透明導電膜は、ＩＴＯで構成され、５０ｎｍ以下の膜厚を有する請求項１記載の半導体素子。
- 前記配線電極が前記透明電極膜に重なる部分の幅が、前記電極パッドから最も離れた部分において、前記配線電極の厚さ以上である請求項１又は２に記載の半導体素子。
- （ａ）成長基板を準備する工程と、
（ｂ）前記成長基板上に、第１導電型の第１の半導体層と、該第１の半導体層の上に形成される活性層と、該活性層の上に形成される第２導電型の第２の半導体層とを含む半導体積層を成長する工程と、
（ｃ）前記成長基板を前記半導体積層から剥離する工程と、
（ｄ）前記工程（ｃ）で成長基板を剥離することにより露出する前記半導体積層の表面に、開口部を有する透明導電膜を形成する工程と、
（ｅ）前記透明導電膜の開口部から露出する前記半導体積層の表面の一部上に、電極パッドを形成するとともに、前記透明導電膜の開口部から露出する前記半導体積層の表面の他の一部上に、該電極パッドと連続し、前記透明導電膜の一部に重なるように配線電極を形成する工程とを有し、
前記工程（ｄ）は、前記透明導電膜と前記半導体積層との接触抵抗が、前記配線
電極と前記半導体積層との接触抵抗より高く、前記透明導電膜と前記半導体積層との接触抵抗は、１．０×１０ −１ Ωｃｍ ２ 以上、１．０×１０ ２ Ωｃｍ ２ 以下であり、 前記配線電極が前記透明導電膜に重なる部分の幅が、前記電極パッドから離れるにしたがい増加するように、前記透明導電膜を形成する、
半導体素子の製造方法。 - 前記工程（ｄ）は、前記配線電極が前記透明電極膜に重なる部分の幅が、前記電極パッドから最も離れた部分において、前記配線電極の厚さ以上となるように、前記透明導電膜の開口部を形成する請求項４記載の半導体素子の製造方法。
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