JP5950644B2

JP5950644B2 - Handling method of semiconductor wafer

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Publication number: JP5950644B2
Application number: JP2012064949A
Authority: JP
Inventors: 小田嶋　智; 智小田嶋; 細野　則義; 則義細野
Original assignee: Shin Etsu Polymer Co Ltd
Current assignee: Shin Etsu Polymer Co Ltd
Priority date: 2012-03-22
Filing date: 2012-03-22
Publication date: 2016-07-13
Anticipated expiration: 2032-03-22
Also published as: JP2013197443A

Description

本発明は、半導体の製造工程で使用される半導体ウェーハの取り扱い方法に関するものである。 The present invention relates to a method for handling a semiconductor wafer used in a semiconductor manufacturing process.

従来における半導体ウェーハは、バックグラインド工程で図示しない薄い半導体パッケージに適合させるため、裏面がバックグラインドされ、ダイシング工程でキャリア治具の粘着テープに粘着支持された後、ダイシングブレードで個々の半導体チップに分離されることにより、多数の半導体チップを形成する（特許文献１、２、３、４参照）。半導体ウェーハのバックグラインド工程においては、半導体ウェーハが回転砥石により１００μｍ以下、時には３０〜５０μｍ程度の厚みに薄く削られるが、そうすると、半導体ウェーハが非常に薄く脆く撓みやすくなるので、ハンドリングや搬送に支障を来たすおそれがある。 In order to adapt a conventional semiconductor wafer to a thin semiconductor package (not shown) in the back grinding process, the back surface is back grinded and supported on the adhesive tape of the carrier jig in the dicing process, and then the individual semiconductor chips are formed with a dicing blade. By separating, a large number of semiconductor chips are formed (see Patent Documents 1, 2, 3, and 4). In the semiconductor wafer back grinding process, the semiconductor wafer is thinly cut to a thickness of 100 μm or less, sometimes about 30 to 50 μm, with a rotating grindstone. There is a risk of coming.

係る点に鑑み、従来においては、（１）半導体ウェーハをバックグラインドする際、半導体ウェーハの周縁部を残しながらその内側領域をバックグラインドし、残存する周縁部により半導体ウェーハの剛性を確保して撓みを抑制する方法、（２）半導体ウェーハの周縁部に剛性確保リングを接着剤により位置決め固定し、この剛性確保リングにより、半導体ウェーハに剛性を付与して撓みを抑制防止する方法が提案されている（特許文献５参照）。 In view of this, in the past, (1) when a semiconductor wafer is back-ground, the inner region is back-ground while leaving the peripheral edge of the semiconductor wafer, and the remaining peripheral edge ensures the rigidity of the semiconductor wafer and bends. (2) A method is proposed in which a rigidity securing ring is positioned and fixed to the periphery of the semiconductor wafer by an adhesive, and the rigidity securing ring is used to impart rigidity to the semiconductor wafer to suppress and prevent bending. (See Patent Document 5).

特開２００９−２６０２１９号公報JP 2009-260219 A 特開２００９−１６４４７６号公報JP 2009-164476 A 特開２００５−１９１０３９号公報JP 2005-191039 A 特許第４２３９９７４号公報Japanese Patent No. 4239974 特開２０１１−１５９８６４号公報JP 2011-159864 A

しかしながら、（１）の方法を採用する場合には、半導体ウェーハの強度を向上させて反りを低減することができるものの、半導体ウェーハの周縁部を残存させるため、専用の装置が必要になり、製造設備やコストの削減を図ることができないという問題が新たに生じることとなる。また近年においては、バックグラインドされた半導体ウェーハの裏面に回路パターンを形成等することがあるが、半導体ウェーハの周縁部が残存していると、半導体ウェーハの裏面から周縁部が上方に一部突出して作業の妨げとなり、半導体ウェーハの裏面に回路パターンを形成等するのがきわめて困難になる。 However, when the method (1) is adopted, the strength of the semiconductor wafer can be improved and the warpage can be reduced. There will be a new problem that equipment and costs cannot be reduced. In recent years, a circuit pattern may be formed on the back surface of a back-ground semiconductor wafer. However, if the peripheral portion of the semiconductor wafer remains, the peripheral portion partially protrudes upward from the back surface of the semiconductor wafer. Therefore, it becomes very difficult to form a circuit pattern on the back surface of the semiconductor wafer.

これに対し、（２）の方法の場合、（１）の問題を解決することができるので、非常に有意義である。しかしながら、大きな問題ではないものの、半導体ウェーハの周縁部に剛性確保リングを重ねて位置決めする際、剛性確保リングの固定に接着剤を使用すると、接着剤による汚染を回避しなければならないので、調整しながらの位置合わせが困難になる事態が予想される。 On the other hand, the method (2) is very meaningful because the problem (1) can be solved. However, this is not a big problem, but when positioning the rigidity securing ring on the periphery of the semiconductor wafer, if an adhesive is used to fix the rigidity securing ring, contamination with the adhesive must be avoided. However, it is expected that the alignment will be difficult.

本発明は上記に鑑みなされたもので、半導体ウェーハの強度を向上させて製造設備やコストの削減を図ることができ、半導体ウェーハのバックグラインドされた面に所定の処理を容易に施すことのできる半導体ウェーハの取り扱い方法を提供することを目的としている。 The present invention has been made in view of the above, and can improve the strength of a semiconductor wafer to reduce manufacturing equipment and costs, and can easily perform a predetermined treatment on a back-ground surface of a semiconductor wafer. It aims at providing the handling method of a semiconductor wafer.

本発明においては上記課題を解決するため、半導体ウェーハに半導体ウェーハ用治具を取り付け、半導体ウェーハに所定の処理を施す半導体ウェーハの取り扱い方法であって、
半導体ウェーハ用治具は、半導体ウェーハの周縁部に沿うリング形の基材層と、この基材層の半導体ウェーハの片面周縁部に対向する対向面の大部分に積層して設けられ、半導体ウェーハの片面周縁部に剥離可能に粘着する一対の粘着層とを含み、基材層の対向面の大部分以外の残部を一対の粘着層の存在しない剥離契機部に形成し、各粘着層に弱粘着性を付与してその半導体ウェーハに対する粘着面の平均表面粗さＲａを０．５〜５μｍの範囲とし、
半導体ウェーハの裏面がバックグラインドされた場合に、１００μｍ以下の厚さに薄化された半導体ウェーハの表面周縁部に半導体ウェーハ用治具を加圧しながら剥離可能に粘着して半導体ウェーハの強度を向上させ、その後、半導体ウェーハの裏面に回路パターンの形成、ハンダバンプの形成、ストレスリリーフ、ＰＶＤ、ＣＶＤ、あるいはエッチングの少なくとも何れかの処理を施すことを特徴としている。 In order to solve the above problems in the present invention, a semiconductor wafer handling method for attaching a semiconductor wafer jig to a semiconductor wafer and performing a predetermined treatment on the semiconductor wafer,
The semiconductor wafer jig is provided by laminating the ring-shaped base layer along the peripheral edge of the semiconductor wafer and the majority of the opposing surface of the base layer facing the single-side peripheral edge of the semiconductor wafer. A pair of adhesive layers that adhere to the peripheral surface of one side of the substrate layer in a peelable manner. By imparting adhesiveness, the average surface roughness Ra of the adhesive surface to the semiconductor wafer is in the range of 0.5 to 5 μm,
When the back surface of a semiconductor wafer is back-ground, the semiconductor wafer is thinned to a thickness of 100 μm or less. Thereafter, at least one of circuit pattern formation, solder bump formation, stress relief, PVD, CVD, or etching is performed on the back surface of the semiconductor wafer .

なお、剥離契機部を、基材層の対向面残部と粘着層の端部との間に区画形成することができる。In addition, a peeling opportunity part can be dividedly formed between the opposing surface remaining part of a base material layer, and the edge part of an adhesion layer.

また、粘着層を複数に分割し、これら複数の粘着層の両端部を対向面の残部を介して対向させることが可能である。
また、半導体ウェーハを搭載するテーブルを備え、このテーブルの表面に、半導体ウェーハ用治具を収容する収容溝を形成することが可能である。
さらに、半導体ウェーハの裏面に所定の処理を施した後、半導体ウェーハの表面から半導体ウェーハ用治具を剥離し、半導体ウェーハの表面をキャリア治具の粘着テープに粘着し、半導体ウェーハに所定の処理を施すことも可能である。 Moreover, it is possible to divide the adhesive layer into a plurality of parts and make both end portions of the plurality of adhesive layers face each other through the remaining part of the opposing surface.
Further, it is possible to provide a table for mounting a semiconductor wafer, and to form a receiving groove for receiving a semiconductor wafer jig on the surface of the table.
Furthermore, after the predetermined processing is performed on the back surface of the semiconductor wafer, the semiconductor wafer jig is peeled off from the surface of the semiconductor wafer, the surface of the semiconductor wafer is adhered to the adhesive tape of the carrier jig, and the predetermined processing is performed on the semiconductor wafer. It is also possible to apply.

ここで、特許請求の範囲における半導体ウェーハは、φ１５０、２００、３００、４５０ｍｍタイプ等を特に問うものではない。この半導体ウェーハの片面は、半導体ウェーハの表面でも良いし、裏面でも良い。また、基材層と粘着層とは、同じ厚さや幅でも良いし、異なる厚さ・幅でも良い。これら基材層と粘着層とは、一体成形しても良いし、別々に形成することもできる。 Here, the semiconductor wafer in the claims is not particularly limited to the φ150, 200, 300, and 450 mm types. One side of the semiconductor wafer may be the front surface or the back surface of the semiconductor wafer. The base material layer and the adhesive layer may have the same thickness or width, or may have different thicknesses and widths. The base material layer and the adhesive layer may be formed integrally or separately.

基材層は、主にリング形に形成され、透明、不透明、半透明、着色、可撓性の有無を特に問うものではない。さらに、半導体ウェーハに施す所定の処理には、少なくとも２３０〜２６０℃での回路パターンやハンダバンプの形成、ストレスリリーフ、１００〜２００℃でのＰＶＤ、８０〜２００℃でのＣＶＤ、エッチング、バックグラインド、ダイシング等が該当する。 The base material layer is mainly formed in a ring shape, and does not particularly ask whether transparent, opaque, translucent, colored, or flexible. Further, the predetermined processing applied to the semiconductor wafer includes formation of circuit patterns and solder bumps at least at 230 to 260 ° C., stress relief, PVD at 100 to 200 ° C., CVD at 80 to 200 ° C., etching, back grinding, This applies to dicing.

本発明によれば、半導体ウェーハ用治具がバックグラインドされた薄い半導体ウェーハの表面周縁部に粘着して半導体ウェーハの強度を増大させる。したがって、半導体ウェーハの裏面周縁部に半導体ウェーハ用治具が存在して凸凹を形成し、作業の妨げとなることが少ない。 According to the present invention, the semiconductor wafer jig adheres to the peripheral edge of the surface of the thin semiconductor wafer that has been back-ground, thereby increasing the strength of the semiconductor wafer. Therefore, the semiconductor wafer jig is present at the peripheral edge of the back surface of the semiconductor wafer to form irregularities, and the work is hardly hindered.

本発明によれば、バックグラインドされた薄く脆い半導体ウェーハの周縁部に半導体ウェーハ用治具を沿わせて粘着することにより、半導体ウェーハの強度を増大させることができるので、半導体ウェーハの反りや撓みを有効に防止し、後のハンドリングや搬送の円滑化を図ることができる。したがって、半導体ウェーハの周縁部を残しながらその内側領域をバックグラインドする必要がなく、専用の装置を確実に省略することができるので、製造設備やコストの大幅な削減が期待できるという効果がある。また、半導体ウェーハの露出した裏面の周縁部から半導体ウェーハ用治具が突出して凸凹を形成し、作業の妨げとなることがないので、半導体ウェーハの裏面に回路パターンを円滑かつ容易に形成することができる。また、汚染の原因となる接着剤を何ら要しないので、作業の遅延や煩雑化を招くこともない。また、作業毎に半導体ウェーハ用治具を廃棄することなく、再利用等することもできる。 According to the present invention, the strength of the semiconductor wafer can be increased by sticking the semiconductor wafer jig along the periphery of the back-ground thin and fragile semiconductor wafer, so that the warp or the deflection of the semiconductor wafer can be increased. Can be effectively prevented and subsequent handling and transportation can be facilitated. Therefore, there is no need to back grind the inner region while leaving the peripheral edge of the semiconductor wafer, and the dedicated device can be omitted without fail, so that it is possible to expect significant reductions in manufacturing equipment and costs. In addition, since the semiconductor wafer jig protrudes from the peripheral edge of the exposed back surface of the semiconductor wafer to form irregularities and does not hinder the work, a circuit pattern can be formed smoothly and easily on the back surface of the semiconductor wafer. Can do. In addition, since no adhesive that causes contamination is required, work is not delayed or complicated. In addition, the semiconductor wafer jig can be reused without being discarded for each operation.

また、粘着層粘着面の表面粗さを数値限定するので、半導体ウェーハに半導体ウェーハ用治具を重ねてその位置を繰り返しながら微調整し、正確に位置合わせすることが可能になる。すなわち、各粘着層粘着面の平均表面粗さＲａが０．５〜５μｍの範囲なので、半導体ウェーハの表面周縁部に半導体ウェーハ用治具を重ねて位置決めする際、半導体ウェーハ用治具を軽く重ねるだけで粘着することがなく、半導体ウェーハ用治具を前後左右に滑らせる作業に資することが可能になる。また、半導体ウェーハの表面周縁部に対して半導体ウェーハ用治具が粘着しなくなる事態を防ぐことも可能になる。さらに、半導体ウェーハ用治具の剥離契機部に指や治具等を干渉させて持ち上げることができるので、半導体ウェーハの周縁部から半導体ウェーハ用治具を簡単、かつ安全に取り外すことができる。 In addition, since the surface roughness of the adhesive surface of the adhesive layer is limited to a numerical value, it is possible to finely adjust the position by repeating the position of the semiconductor wafer jig stacked on the semiconductor wafer and to accurately align the surface . That is, since the average surface roughness Ra of each adhesive layer adhesive surface is in the range of 0.5 to 5 μm, the semiconductor wafer jig is lightly overlapped when positioning the semiconductor wafer jig on the surface peripheral edge of the semiconductor wafer. It is possible to contribute to the operation of sliding the semiconductor wafer jig forward, backward, left and right without sticking. In addition, it is possible to prevent the semiconductor wafer jig from sticking to the peripheral edge of the surface of the semiconductor wafer. Furthermore, since a finger or jig can interfere with the peeling trigger part of the semiconductor wafer jig and lift it, the semiconductor wafer jig can be easily and safely removed from the peripheral edge of the semiconductor wafer.

本発明に係る半導体ウェーハの取り扱い方法の実施形態を模式的に示す断面説明図である。It is a section explanatory view showing typically an embodiment of a semiconductor wafer handling method concerning the present invention. 本発明に係る半導体ウェーハの取り扱い方法の実施形態における半導体ウェーハと半導体ウェーハ用治具との関係を模式的に示す斜視説明図である。It is a perspective explanatory view showing typically the relation between a semiconductor wafer and a jig for semiconductor wafers in an embodiment of a semiconductor wafer handling method concerning the present invention. 本発明に係る半導体ウェーハの取り扱い方法の実施形態における半導体ウェーハと半導体ウェーハ用治具との関係を模式的に示す正面説明図である。It is front explanatory drawing which shows typically the relationship between the semiconductor wafer and jig | tool for semiconductor wafers in embodiment of the handling method of the semiconductor wafer which concerns on this invention. 本発明に係る半導体ウェーハの取り扱い方法の実施形態における半導体ウェーハ用治具を模式的に示す裏面説明図である。It is back surface explanatory drawing which shows typically the jig | tool for semiconductor wafers in embodiment of the handling method of the semiconductor wafer which concerns on this invention.

以下、図面を参照して本発明の実施形態を説明すると、本実施形態における半導体ウェーハの取り扱い方法は、図１ないし図４に示すように、半導体ウェーハ１の裏面３がバックグラインドされた場合に、半導体ウェーハ１の表面周縁部に半導体ウェーハ用治具１０を剥離可能に粘着し、半導体ウェーハ１の裏面３に所定の条件下で所定の処理を施すようにしている。 Hereinafter, an embodiment of the present invention will be described with reference to the drawings. A method for handling a semiconductor wafer in the present embodiment will be described when the back surface 3 of the semiconductor wafer 1 is back-ground as shown in FIGS. The semiconductor wafer jig 10 is detachably adhered to the peripheral edge of the front surface of the semiconductor wafer 1, and the back surface 3 of the semiconductor wafer 1 is subjected to predetermined processing under predetermined conditions.

半導体ウェーハ１は、図１や図２に示すように、例えばφ２００ｍｍの平面円形のシリコンウェーハからなり、表面２に回路パターンが形成されており、裏面３が図示しない汎用のバックグラインド装置でバックグラインドされることにより、１００μｍ以下の厚さに薄化される。この半導体ウェーハ１は、周縁部に、結晶方向の判別や整列を容易にする平面略Ｖ字形のノッチ４が切り欠かれ、バックグラインドされた裏面３に所定の処理、例えば回路パターンが形成される。 As shown in FIGS. 1 and 2, the semiconductor wafer 1 is made of, for example, a flat circular silicon wafer having a diameter of 200 mm, a circuit pattern is formed on the front surface 2, and the back surface 3 is back-ground by a general-purpose back-grinding device not shown. As a result, the thickness is reduced to 100 μm or less. The semiconductor wafer 1 has a substantially V-shaped notch 4 that makes it easy to determine and align the crystal direction at the periphery, and a predetermined process such as a circuit pattern is formed on the back-ground 3. .

半導体ウェーハ用治具１０は、薄い半導体ウェーハ１の表面２に対向するエンドレスの基材層１１と、この基材層１１に積層されて半導体ウェーハ１の表面周縁部に剥離可能に粘着する一対の粘着層１５とを二層構造に備え、基材層１１の大部分に一対の粘着層１５が積層され、大部分以外の残部１４が粘着層１５の存在しない一対の剥離契機部１７に形成されており、各粘着層１５の粘着面１６の平均表面粗さＲａが所定の範囲内に設定される。 The semiconductor wafer jig 10 has a pair of endless base material layers 11 facing the surface 2 of the thin semiconductor wafer 1 and a pair of layers that are stacked on the base material layer 11 and peelably adhere to the peripheral edge of the surface of the semiconductor wafer 1. The adhesive layer 15 is provided in a two-layer structure, a pair of adhesive layers 15 is laminated on the majority of the base material layer 11, and the remaining portions 14 other than the majority are formed on the pair of peeling trigger parts 17 where the adhesive layer 15 does not exist. The average surface roughness Ra of the adhesive surface 16 of each adhesive layer 15 is set within a predetermined range.

基材層１１と粘着層１５とは、図３や図４に示すように、例えば基材層１１と粘着層１５とが同じ幅に形成されるが、製造や作業の便宜を図りたい場合等には、基材層１１の幅が粘着層１５の幅よりもやや広く形成される。 As shown in FIGS. 3 and 4, for example, the base material layer 11 and the adhesive layer 15 are formed to have the same width. However, for convenience of manufacturing and work, etc. The width of the base material layer 11 is slightly wider than the width of the adhesive layer 15.

基材層１１は、図２ないし図４に示すように、所定の材料により薄い平面リング形に形成され、加工時に半導体ウェーハ１を位置決め固定する複数の固定孔１２が周方向に所定の間隔で穿孔されており、半導体ウェーハ１の表面周縁部に対向する。この基材層１１の材料としては、特に限定されるものではないが、例えばシリコン、ガラスエポキシ樹脂やガラスクロス複合材、カーボン繊維強化プラスチック、液晶ポリマー、ポリエーテルエーテルケトン、ポリエーテルイミド、ポリイミド、金属（アルミニウム、ＳＵＳ、タングステン、鉄−ニッケル合金（４２アロイ等））、その他の合金等があげられる。これらの中でも、機械的特性、吸湿性、強度、熱伝導率、耐熱温度、電気的特性に優れるガラスエポキシ樹脂の採用が最適である。 As shown in FIGS. 2 to 4, the base material layer 11 is formed in a thin planar ring shape with a predetermined material, and a plurality of fixing holes 12 for positioning and fixing the semiconductor wafer 1 at the time of processing are arranged at predetermined intervals in the circumferential direction. It is perforated and faces the peripheral edge of the surface of the semiconductor wafer 1. The material of the base material layer 11 is not particularly limited. For example, silicon, glass epoxy resin, glass cloth composite material, carbon fiber reinforced plastic, liquid crystal polymer, polyether ether ketone, polyether imide, polyimide, Examples include metals (aluminum, SUS, tungsten, iron-nickel alloys (42 alloy, etc.)), other alloys, and the like. Among these, it is optimal to use a glass epoxy resin that is excellent in mechanical properties, hygroscopicity, strength, thermal conductivity, heat resistant temperature, and electrical properties.

基材層１１は、半導体ウェーハ１と同径か、あるいは僅かに拡径に形成される。基材層１１は、半導体ウェーハ１と同径の場合には、外周縁が半導体ウェーハ１の周縁部に整合するよう揃えられ、半導体ウェーハ１よりも僅かに拡径の場合には、外周縁が半導体ウェーハ１の周縁部から３ｍｍ以内で周縁部に沿うよう近接保護する。基材層１１が半導体ウェーハ１よりも僅かに拡径に形成される場合、図示しないハンドリング装置の位置決め治具等が薄い半導体ウェーハ１のエッジに直接接触し、半導体ウェーハ１のエッジにチッピングやクラック等が発生するのを有効に抑制することができる。 The base material layer 11 is formed to have the same diameter as the semiconductor wafer 1 or a slightly larger diameter. When the base layer 11 has the same diameter as the semiconductor wafer 1, the outer peripheral edge is aligned with the peripheral edge of the semiconductor wafer 1, and when the diameter is slightly larger than the semiconductor wafer 1, the outer peripheral edge is Proximity protection is performed along the peripheral edge within 3 mm from the peripheral edge of the semiconductor wafer 1. When the base material layer 11 is formed to have a slightly larger diameter than the semiconductor wafer 1, a positioning jig or the like of a handling device (not shown) is in direct contact with the edge of the thin semiconductor wafer 1, and chipping or cracks are formed on the edge of the semiconductor wafer 1. Etc. can be effectively suppressed.

一対の粘着層１５は、図３や図４に示すように、弱粘着性等に優れる所定の材料により厚さ２００μｍ以下（例えば、１００μｍ程度）の薄い平面略半円弧形にそれぞれ湾曲形成され、半導体ウェーハ１の表面周縁部に対向する基材層１１の平坦な対向面１３に積層粘着されており、半導体ウェーハ１の表面周縁部に着脱自在に粘着する。各粘着層１５の材料としては、特に限定されるものではないが、例えば、６０℃程度で剥離強度が低下し、しかも、耐熱性等に優れるシリコーンゴムやフッ素ゴム等があげられる。これらの材料には必要な所定のフィラーが添加される。 As shown in FIG. 3 and FIG. 4, the pair of adhesive layers 15 are curved and formed into a thin planar substantially semicircular arc shape having a thickness of 200 μm or less (for example, about 100 μm) with a predetermined material excellent in weak adhesiveness. It is laminated and adhered to the flat facing surface 13 of the base material layer 11 facing the surface peripheral edge of the semiconductor wafer 1 and removably adheres to the surface peripheral edge of the semiconductor wafer 1. The material of each pressure-sensitive adhesive layer 15 is not particularly limited, and examples thereof include silicone rubber and fluororubber that have a peel strength that is reduced at about 60 ° C. and is excellent in heat resistance. Necessary predetermined fillers are added to these materials.

各粘着層１５の半導体ウェーハ１の表面周縁部に粘着する粘着面１６は、粘着層１５が金型による成形法で成形される場合、金型のキャビティによる転写法、あるいは成形材料にシリカからなるフィラーを添加する等の方法により粗く形成される。この粘着面１６の平均表面粗さ（算術表面粗さ）Ｒａは、専用の表面粗さ測定機、レーザ顕微鏡、又は三次元走査型電子顕微鏡等の測定により、０．５〜５μｍの範囲であることが好ましい。 The adhesive surface 16 that adheres to the peripheral edge of the surface of the semiconductor wafer 1 of each adhesive layer 15 is made of a transfer method using a mold cavity or silica as a molding material when the adhesive layer 15 is formed by a molding method using a mold. It is formed roughly by a method such as adding a filler. The average surface roughness (arithmetic surface roughness) Ra of the adhesive surface 16 is in the range of 0.5 to 5 μm by measurement with a dedicated surface roughness measuring machine, laser microscope, or three-dimensional scanning electron microscope. It is preferable.

これは、粘着面１６の平均表面粗さＲａが０．５μｍ未満の場合には、半導体ウェーハ１の表面周縁部に半導体ウェーハ用治具１０を重ねて位置決めする際、半導体ウェーハ用治具１０を軽く重ねるだけでも粘着してしまい、半導体ウェーハ用治具１０を前後左右に滑らせる作業に重大な支障を来たすからである。また、Ｒａが５μｍを超える場合には、半導体ウェーハ１の表面周縁部に対して半導体ウェーハ用治具１０が粘着しなくなるからである。このような一対の粘着層１５は、基材層１１の対向面１３の大部分に積層粘着され、両端部が対向面１３の大部分以外の残部１４において隙間を介し対向する。 This is because when the average surface roughness Ra of the adhesive surface 16 is less than 0.5 μm, the semiconductor wafer jig 10 is positioned when the semiconductor wafer jig 10 is overlaid and positioned on the peripheral edge of the surface of the semiconductor wafer 1. This is because even if they are lightly stacked, they adhere to each other, which causes a serious hindrance to the operation of sliding the semiconductor wafer jig 10 back and forth and left and right. Further, when Ra exceeds 5 μm, the semiconductor wafer jig 10 does not adhere to the peripheral edge of the surface of the semiconductor wafer 1. Such a pair of adhesive layers 15 is laminated and adhered to most of the facing surface 13 of the base material layer 11, and both end portions face each other through a gap in the remaining portion 14 other than most of the facing surface 13.

各剥離契機部１７は、図３や図４に示すように、対向面１３の残部１４と一対の粘着層１５の両端部との間に空隙として区画形成され、半導体ウェーハ１から粘着した半導体ウェーハ用治具１０を剥離する際のきっかけとなる。各剥離契機部１７には、基材層１１の固定孔１２が作業用の目印として選択的に位置する。 As shown in FIG. 3 and FIG. 4, each peeling trigger portion 17 is partitioned and formed as a gap between the remaining portion 14 of the facing surface 13 and both ends of the pair of adhesive layers 15, and adheres from the semiconductor wafer 1. This is a trigger when the jig 10 is peeled off. In each peeling trigger portion 17, the fixing hole 12 of the base material layer 11 is selectively positioned as a working mark.

上記構成において、バックグラインドされた半導体ウェーハ１の裏面３に回路パターンを形成する場合には、先ず、バックグラインドされた薄い半導体ウェーハ１の回路パターンが形成された表面２を上面とし、この半導体ウェーハ１の表面周縁部に半導体ウェーハ用治具１０の粘着層１５を軽く重ねて前後左右に位置合わせし、この半導体ウェーハ用治具１０をローラ等により加圧して隙間なく着脱自在に粘着する。 In the above configuration, when a circuit pattern is formed on the back surface 3 of the back-ground semiconductor wafer 1, first, the surface 2 on which the circuit pattern of the back-ground thin semiconductor wafer 1 is formed is used as the top surface. The adhesive layer 15 of the semiconductor wafer jig 10 is lightly overlapped on the peripheral edge of the surface 1 and aligned in the front, rear, left, and right directions, and the semiconductor wafer jig 10 is pressed with a roller or the like to be detachably adhered without gaps.

この際、粘着面１６の平均表面粗さＲａが０．５μｍ以上なので、半導体ウェーハ用治具１０を軽く重ねただけでは粘着せず、半導体ウェーハ用治具１０を幾度もずらして適切に位置合わせすることができる。また、Ｒａが５μｍ以下であるから、半導体ウェーハ１の表面周縁部に対して半導体ウェーハ用治具１０を確実に圧着することができる。半導体ウェーハ１の周縁部に半導体ウェーハ用治具１０の外周縁を位置決めする場合、半導体ウェーハ１のノッチ４に半導体ウェーハ用治具１０の剥離契機部１７を対向させることが可能である。 At this time, since the average surface roughness Ra of the adhesive surface 16 is 0.5 μm or more, the semiconductor wafer jig 10 does not adhere only by being lightly stacked, and the semiconductor wafer jig 10 is shifted several times and properly aligned. can do. Further, since Ra is 5 μm or less, the semiconductor wafer jig 10 can be reliably crimped to the peripheral edge of the surface of the semiconductor wafer 1. When the outer peripheral edge of the semiconductor wafer jig 10 is positioned on the peripheral edge of the semiconductor wafer 1, the peeling trigger part 17 of the semiconductor wafer jig 10 can be opposed to the notch 4 of the semiconductor wafer 1.

次いで、半導体ウェーハ１の表面２を下向きにして多孔質のチャックテーブル２０上に位置決めセットし、チャックテーブル２０用の真空ポンプ２１を駆動してチャックテーブル２０の表面に半導体ウェーハ１を真空吸着すれば、半導体ウェーハ１の露出した裏面３に上方から回路パターンを２３０〜２６０℃の温度条件で形成することができる（図１参照）。 Next, the semiconductor wafer 1 is positioned and set on the porous chuck table 20 with the surface 2 facing downward, and the vacuum pump 21 for the chuck table 20 is driven to vacuum-suck the semiconductor wafer 1 on the surface of the chuck table 20. A circuit pattern can be formed on the exposed back surface 3 of the semiconductor wafer 1 from above under a temperature condition of 230 to 260 ° C. (see FIG. 1).

この際、半導体ウェーハ１とチャックテーブル２０の表面との間に段差が生じないよう、チャックテーブル２０の表面に平面円形の収容溝２２を予め切り欠き、この収容溝２２に半導体ウェーハ用治具１０を収容して半導体ウェーハ１とチャックテーブル２０の表面とを略面一に整合させることが好ましい。 At this time, a flat circular receiving groove 22 is cut in advance on the surface of the chuck table 20 so that no step is generated between the semiconductor wafer 1 and the surface of the chuck table 20, and the semiconductor wafer jig 10 is cut into the receiving groove 22. It is preferable that the semiconductor wafer 1 and the surface of the chuck table 20 are substantially flush with each other.

また、半導体ウェーハ表面２の回路パターンを保護したい場合には、半導体ウェーハ表面２に保護フィルムを積層した後、チャックテーブル２０に半導体ウェーハ１を真空吸着すれば良い。また、半導体ウェーハ１の裏面３には、ストレスリリーフ、１００〜２００℃の温度条件下でのＰＶＤ、８０〜２００℃の温度条件下でのＣＶＤ、エッチング、ハンダバンプの形成等の処理を代わりに施すこともできる。 Further, when it is desired to protect the circuit pattern on the semiconductor wafer surface 2, a protective film may be laminated on the semiconductor wafer surface 2 and then the semiconductor wafer 1 may be vacuum-sucked on the chuck table 20. In addition, the back surface 3 of the semiconductor wafer 1 is subjected to stress relief, PVD under a temperature condition of 100 to 200 ° C., CVD under a temperature condition of 80 to 200 ° C., etching, solder bump formation, and the like. You can also.

半導体ウェーハ１の裏面３に回路パターンを形成した後、半導体ウェーハ１をダイシング処理したい場合には、先ず、チャックテーブル２０用の真空ポンプ２１を停止してチャックテーブル２０の表面から半導体ウェーハ１を取り外し、この半導体ウェーハ１の表面２から半導体ウェーハ用治具１０を剥離する。 When the semiconductor wafer 1 is to be diced after the circuit pattern is formed on the back surface 3 of the semiconductor wafer 1, first, the vacuum pump 21 for the chuck table 20 is stopped and the semiconductor wafer 1 is removed from the surface of the chuck table 20. The semiconductor wafer jig 10 is peeled off from the surface 2 of the semiconductor wafer 1.

半導体ウェーハ用治具１０の剥離に際しては、半導体ウェーハ用治具１０の剥離契機部１７に指先等を係止して引き上げれば、半導体ウェーハ１の表面周縁部から粘着層１５が徐々に剥がれ、半導体ウェーハ用治具１０を完全に取り外すことができる。このとき、５０℃〜１５０℃、好ましくは６０℃程度の加熱で剥離強度が低下する粘着層１５の特性を利用すれば、剥離に要する力が２／３〜１／４程度に軽減されるので、半導体ウェーハ用治具１０の取り外しが簡単になる。 When the semiconductor wafer jig 10 is peeled off, if the fingertip or the like is locked to the peeling trigger portion 17 of the semiconductor wafer jig 10 and pulled up, the adhesive layer 15 is gradually peeled off from the peripheral edge of the surface of the semiconductor wafer 1. The semiconductor wafer jig 10 can be completely removed. At this time, if the property of the adhesive layer 15 whose peel strength is reduced by heating at 50 ° C. to 150 ° C., preferably about 60 ° C., the force required for peeling is reduced to about 2/3 to 1/4. The semiconductor wafer jig 10 can be easily removed.

次いで、半導体ウェーハ１の表面２をキャリア治具の粘着テープに粘着するとともに、キャリア治具をチャックテーブル２０上に搭載し、チャックテーブル２０上にキャリア治具を真空ポンプ２１で真空吸着した後、半導体ウェーハ１に裏面３側から高速回転するダイシングブレードでダイシング処理を施せば、半導体ウェーハ１の破損を招くことなく、多数の半導体チップを容易に得ることが可能となる。 Next, the surface 2 of the semiconductor wafer 1 is adhered to the adhesive tape of the carrier jig, the carrier jig is mounted on the chuck table 20, and the carrier jig is vacuum-adsorbed on the chuck table 20 by the vacuum pump 21, If a dicing process is performed on the semiconductor wafer 1 with a dicing blade that rotates at high speed from the back surface 3 side, a large number of semiconductor chips can be easily obtained without causing damage to the semiconductor wafer 1.

なお、チャックテーブル２０の表面から半導体ウェーハ１を取り外し、半導体ウェーハ１の裏面３をキャリア治具の粘着テープに粘着し、キャリア治具をチャックテーブル２０上に搭載するとともに、チャックテーブル２０上にキャリア治具を真空ポンプ２１で真空吸着し、半導体ウェーハ１の表面２から半導体ウェーハ用治具１０を剥離した後、半導体ウェーハ１に表面２側からダイシングブレードでダイシング処理を施しても、多数の半導体チップを得ることが可能となる。 The semiconductor wafer 1 is removed from the front surface of the chuck table 20, the back surface 3 of the semiconductor wafer 1 is adhered to the adhesive tape of the carrier jig, the carrier jig is mounted on the chuck table 20, and the carrier is placed on the chuck table 20. Even if the jig is vacuum-sucked by the vacuum pump 21 and the semiconductor wafer jig 10 is peeled off from the surface 2 of the semiconductor wafer 1, a large number of semiconductors can be obtained even if the semiconductor wafer 1 is diced with a dicing blade from the surface 2 side. A chip can be obtained.

上記構成によれば、バックグラインドされた薄く脆い半導体ウェーハ１の周縁部に半導体ウェーハ用治具１０を沿わせて粘着することにより、半導体ウェーハ１の強度を増大させることができるので、半導体ウェーハ１の反りや撓みを有効に防止し、後のハンドリングや搬送の円滑化を図ることができる。したがって、半導体ウェーハ１の周縁部を残しながらその内側領域をバックグラインドする必要がなく、専用の装置を確実に省略することができるので、製造設備やコストの大幅な削減が期待できる。 According to the above configuration, the strength of the semiconductor wafer 1 can be increased by adhering the semiconductor wafer jig 10 along the periphery of the back-ground thin and fragile semiconductor wafer 1. It is possible to effectively prevent warping and bending, and to facilitate subsequent handling and conveyance. Therefore, it is not necessary to back grind the inner region while leaving the peripheral portion of the semiconductor wafer 1, and a dedicated device can be reliably omitted, so that significant reduction in manufacturing equipment and cost can be expected.

また、半導体ウェーハ１の露出した裏面３の周縁部から半導体ウェーハ用治具１０が突出して凸凹を形成し、作業の妨げとなることがないので、半導体ウェーハ１の裏面３に回路パターンを円滑かつ容易に形成することができる。また、半導体ウェーハ１に半導体ウェーハ用治具１０を接着剤により剥離不能に固着するのではなく、弱粘着性の粘着層１５を利用してその粘着面１６の表面粗さを数値限定するので、半導体ウェーハ１に半導体ウェーハ用治具１０を重ねてその位置を手作業で繰り返しながら微調整し、精確に位置合わせすることができる。 Further, since the semiconductor wafer jig 10 protrudes from the peripheral portion of the exposed back surface 3 of the semiconductor wafer 1 to form irregularities and does not hinder the operation, the circuit pattern is smoothly and smoothly formed on the back surface 3 of the semiconductor wafer 1. It can be formed easily. Moreover, since the semiconductor wafer jig 10 is not fixed to the semiconductor wafer 1 with an adhesive so as not to be peeled off, the surface roughness of the adhesive surface 16 is limited numerically using the weakly adhesive layer 15. The semiconductor wafer jig 10 is overlapped on the semiconductor wafer 1 and the position thereof is finely adjusted while being manually repeated, so that the position can be accurately adjusted.

また、汚染の原因となる接着剤を何ら要しないので、作業の遅延や煩雑化を招くこともない。また、作業毎に半導体ウェーハ用治具１０を廃棄することなく、再利用等することも可能となる。さらに、剥離契機部１７に指先を引っかけて持ち上げることができるので、半導体ウェーハ１の周縁部から密着状態の半導体ウェーハ用治具１０を簡単、かつ安全に取り外すことができ、作業の遅延や煩雑化のおそれを有効に排除することが可能になる。 In addition, since no adhesive that causes contamination is required, work is not delayed or complicated. Further, the semiconductor wafer jig 10 can be reused without being discarded for each operation. Furthermore, since the fingertip can be hooked and lifted to the peeling trigger part 17, the semiconductor wafer jig 10 can be easily and safely removed from the peripheral part of the semiconductor wafer 1, and work delays and complications can be achieved. It is possible to effectively eliminate the fear.

なお、上記実施形態では一対の粘着層１５を用いたが、粘着層１５を複数に分割（例えば、三分割や四分割等）してこれら複数の粘着層１５を隙間を介して突き合わせ、この複数の粘着層１５間の隙間をそれぞれ剥離契機部１７としても良い。また、基材層１１の対向面１３に一対の粘着層１５ではなく、平面リング形の粘着層１５を積層粘着して剥離契機部１７を省略しても良い。 In the above-described embodiment, the pair of adhesive layers 15 is used. However, the adhesive layer 15 is divided into a plurality of parts (for example, divided into three parts, four parts, etc.), and the plurality of adhesive layers 15 are abutted through gaps. Each of the gaps between the adhesive layers 15 may be used as the peeling trigger part 17. Further, the peeling trigger 17 may be omitted by laminating and adhering the flat ring-shaped adhesive layer 15 to the facing surface 13 of the base material layer 11 instead of the pair of adhesive layers 15.

本発明に係る半導体ウェーハの取り扱い方法は、半導体製造の分野等で使用することができる。 The method for handling a semiconductor wafer according to the present invention can be used in the field of semiconductor manufacturing.

１半導体ウェーハ
２表面
３裏面
１０半導体ウェーハ用治具
１１基材層
１３対向面
１４残部
１５粘着層
１６粘着面
１７剥離契機部
２０チャックテーブル
２２収容溝 DESCRIPTION OF SYMBOLS 1 Semiconductor wafer 2 Front surface 3 Back surface 10 Semiconductor wafer jig | tool 11 Base material layer 13 Opposing surface 14 Remaining part 15 Adhesive layer 16 Adhesive surface 17 Peeling trigger part 20 Chuck table 22 Housing groove

Claims

半導体ウェーハに半導体ウェーハ用治具を取り付け、半導体ウェーハに所定の処理を施す半導体ウェーハの取り扱い方法であって、
半導体ウェーハ用治具は、半導体ウェーハの周縁部に沿うリング形の基材層と、この基材層の半導体ウェーハの片面周縁部に対向する対向面の大部分に積層して設けられ、半導体ウェーハの片面周縁部に剥離可能に粘着する一対の粘着層とを含み、基材層の対向面の大部分以外の残部を一対の粘着層の存在しない剥離契機部に形成し、各粘着層に弱粘着性を付与してその半導体ウェーハに対する粘着面の平均表面粗さＲａを０．５〜５μｍの範囲とし、
半導体ウェーハの裏面がバックグラインドされた場合に、１００μｍ以下の厚さに薄化された半導体ウェーハの表面周縁部に半導体ウェーハ用治具を加圧しながら剥離可能に粘着して半導体ウェーハの強度を向上させ、その後、半導体ウェーハの裏面に回路パターンの形成、ハンダバンプの形成、ストレスリリーフ、ＰＶＤ、ＣＶＤ、あるいはエッチングの少なくとも何れかの処理を施すことを特徴とする半導体ウェーハの取り扱い方法。 A semiconductor wafer handling method for attaching a semiconductor wafer jig to a semiconductor wafer and performing a predetermined treatment on the semiconductor wafer,
The semiconductor wafer jig is provided by laminating the ring-shaped base layer along the peripheral edge of the semiconductor wafer and the majority of the opposing surface of the base layer facing the single-side peripheral edge of the semiconductor wafer. A pair of adhesive layers that adhere to the peripheral surface of one side of the substrate layer in a peelable manner, and the remainder other than the majority of the opposing surface of the base material layer is formed in a peeling trigger portion where there is no pair of adhesive layers. By imparting adhesiveness, the average surface roughness Ra of the adhesive surface to the semiconductor wafer is in the range of 0.5 to 5 μm,
When the back surface of a semiconductor wafer is back-ground, the semiconductor wafer is thinned to a thickness of 100 μm or less. Then, at least one of circuit pattern formation, solder bump formation, stress relief, PVD, CVD, or etching is performed on the back surface of the semiconductor wafer.