JP5813289B2 - Semiconductor wafer processing method - Google Patents
Semiconductor wafer processing method Download PDFInfo
- Publication number
- JP5813289B2 JP5813289B2 JP2010021348A JP2010021348A JP5813289B2 JP 5813289 B2 JP5813289 B2 JP 5813289B2 JP 2010021348 A JP2010021348 A JP 2010021348A JP 2010021348 A JP2010021348 A JP 2010021348A JP 5813289 B2 JP5813289 B2 JP 5813289B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor wafer
- rigidity
- securing ring
- ring
- back surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Dicing (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Description
本発明は、バックグラインドされた薄い半導体ウェーハに剛性を付与して加工処理を施すための半導体ウェーハの加工方法に関するものである。 The present invention relates to a semiconductor wafer processing method for imparting rigidity to a back-ground thin semiconductor wafer for processing .
半導体ウェーハは、薄い半導体パッケージに適合させる観点から、全裏面がバックグラインドされた後、キャリア治具の粘着テープに粘着され、ダイシングにより多数の半導体チップが形成されるが（特許文献１、２、３参照）、バックグラインドによる薄化で１００μｍ以下の厚さになる（３０〜５０μｍ程度の厚さになることもある）場合には、非常に撓みやすく、後のハンドリングや搬送に支障を来たすおそれがある。
From the viewpoint of adapting to a thin semiconductor package, a semiconductor wafer is back-grinded and then adhered to an adhesive tape of a carrier jig, and a large number of semiconductor chips are formed by dicing (
そこで上記に鑑み、半導体ウェーハのバックグラインドの際、半導体ウェーハの周縁部を残しながらその内側領域をバックグラインドし、残存する周縁部により半導体ウェーハに剛性を付与して撓みを抑制防止する方法が提案されている。 Therefore, in view of the above, a method has been proposed in which when the semiconductor wafer is back-ground, the inner region of the semiconductor wafer is back-ground while leaving the peripheral portion of the semiconductor wafer, and the remaining peripheral portion imparts rigidity to the semiconductor wafer to prevent bending. Has been.
しかしながら、半導体ウェーハの周縁部を残しながらその内側領域をバックグラインドする方法は、半導体ウェーハの強度を向上させて反りを低減することができるものの、半導体ウェーハの周縁部を残存させるため、専用の装置が必要になるので、製造設備やコストの削減を図ることができないという問題が生じる。 However, the method of back grinding the inner region of the semiconductor wafer while leaving the peripheral portion of the semiconductor wafer can improve the strength of the semiconductor wafer and reduce the warp, but the dedicated device for remaining the peripheral portion of the semiconductor wafer. Therefore, there arises a problem that manufacturing equipment and cost cannot be reduced.
本発明は上記に鑑みなされたもので、半導体ウェーハの強度を向上させ、設備やコストの削減を図ることのできる半導体ウェーハの加工方法を提供することを目的としている。 The present invention has been made in view of the above, and an object of the present invention is to provide a semiconductor wafer processing method capable of improving the strength of a semiconductor wafer and reducing equipment and cost.
本発明においては上記課題を解決するため、表面に回路パターンが形成され、裏面がバックグラインドされた厚さ１００μｍ以下の撓みやすい半導体ウェーハの裏面周縁部に平面リング形の剛性確保リングを取り付けることにより、半導体ウェーハに剛性を付与し、この半導体ウェーハを処理して半導体チップを得る半導体ウェーハの加工方法であって、
剛性確保リングを０．２〜０．７ｍｍの厚さに形成してハンダリフロー工程の２６０℃×５分間の加熱に耐え得る耐熱性を付与し、この剛性確保リングの剛性を、半導体ウェーハの裏面周縁部に剛性確保リングが取り付けられ、９０°に等分割された周縁部の四点が支持された場合に、最大撓み量が１ｍｍ以内になるよう調整し、
半導体ウェーハの裏面周縁部に剛性確保リングをシリコーン系あるいはフッ素系の耐熱性を有する粘着剤により着脱自在に取り付けるとともに、半導体ウェーハの裏面周縁部の３ｍｍ内側に剛性確保リングを沿わせ、半導体ウェーハの表面をキャリア治具の粘着テープに粘着し、半導体ウェーハにその裏面側からダイシングブレードでダイシング処理を施すことにより多数の半導体チップを得ることを特徴としている。
In the present invention, in order to solve the above-mentioned problem, by attaching a flat ring-shaped rigidity securing ring to the peripheral edge of the back surface of a semiconductor wafer having a thickness of 100 μm or less, in which a circuit pattern is formed on the front surface and the back surface is back-ground. , A method of processing a semiconductor wafer to give rigidity to the semiconductor wafer and obtain a semiconductor chip by processing the semiconductor wafer,
The rigidity securing ring is formed to a thickness of 0.2 to 0.7 mm to give heat resistance capable of withstanding heating at 260 ° C. for 5 minutes in the solder reflow process. When the rigidity securing ring is attached to the peripheral part and the four points of the peripheral part equally divided by 90 ° are supported, the maximum deflection amount is adjusted to be within 1 mm,
A rigidity securing ring is detachably attached to the peripheral edge of the back surface of the semiconductor wafer with a silicone-based or fluorine-based adhesive having heat resistance, and the rigidity ensuring ring is placed 3 mm inside the peripheral edge of the back surface of the semiconductor wafer. A large number of semiconductor chips are obtained by adhering the surface to an adhesive tape of a carrier jig and dicing the semiconductor wafer from the back side with a dicing blade .
ここで、特許請求の範囲における半導体ウェーハは、φ２００、３００、４５０、６００ｍｍタイプ等のいずれでも良い。剛性確保リングは、半導体ウェーハの裏面周縁部に粘着剤（例えば、シリコーン系やフッ素系の粘着剤）を介して着脱自在に取り付けることもできる。 Here, the semiconductor wafer in the claims may be any of φ200, 300, 450, 600 mm type and the like . The rigidity securing ring can be detachably attached to the peripheral edge of the back surface of the semiconductor wafer via an adhesive (for example, a silicone-based or fluorine-based adhesive).
本発明によれば、バックグラインドされた薄い半導体ウェーハの周縁部に剛性確保リングを取り付けることにより、半導体ウェーハの強度を増大させることができるので、半導体ウェーハの反りや撓みを抑制することができる。したがって、半導体ウェーハの周縁部を残しながらその内側領域をバックグラインドする必要がなく、専用の装置を省いたり、設備やコストの削減を図ることができる。 According to the present invention, since the strength of the semiconductor wafer can be increased by attaching the rigidity securing ring to the peripheral portion of the back-ground thin semiconductor wafer, it is possible to suppress warping and bending of the semiconductor wafer. Therefore, it is not necessary to back grind the inner region while leaving the peripheral edge of the semiconductor wafer, and a dedicated device can be omitted, and facilities and costs can be reduced.
本発明によれば、バックグラインドされた厚さ１００μｍ以下の薄い半導体ウェーハの裏面周縁部に剛性確保リングをシリコーン系あるいはフッ素系の耐熱性を有する粘着剤により着脱自在に取り付け、半導体ウェーハの裏面周縁部の３ｍｍ内側に剛性確保リングを沿わせることにより、半導体ウェーハの反りや撓みを有効に抑制するので、後のハンドリングや搬送の円滑化を実現したり、半導体ウェーハの破損を防ぎながら半導体チップを得ることができる。したがって、半導体ウェーハの周縁部を残しながらその内側領域をバックグラインドする必要がないので、専用の装置を確実に省略することができ、製造設備やコストの大幅な削減を図ることができるという効果がある。さらに、剛性確保リングにハンダリフロー工程に耐え得る耐熱性を付与するので、２６０℃、５分間の条件で加熱することが可能になる。 According to the present invention, a rigidity ensuring ring is detachably attached to the back surface peripheral portion of a back-ground semiconductor wafer having a thickness of 100 μm or less with a silicone-based or fluorine-based heat-resistant adhesive, By aligning the rigidity securing ring inside 3mm of the part, it effectively suppresses warping and bending of the semiconductor wafer, so that the subsequent handling and transportation can be facilitated, and the semiconductor chip can be secured while preventing damage to the semiconductor wafer. Can be obtained. Therefore, there is no need to back grind the inner region while leaving the peripheral edge of the semiconductor wafer, so that the dedicated device can be omitted without fail, and the manufacturing equipment and cost can be greatly reduced. is there. Furthermore, since heat resistance which can endure a solder reflow process is provided to a rigidity ensuring ring, it becomes possible to heat on conditions of 260 degreeC and 5 minutes.
以下、図面を参照して本発明の実施形態を説明すると、本実施形態における半導体ウェーハ用治具は、図１や図２に示すように、厚さ１００μｍ以下の薄い半導体ウェーハ１の周縁部に剛性確保リング２を接着することにより、半導体ウェーハ１に剛性を付与してその反りや撓みを抑制防止するようにしている。
Hereinafter, embodiments of the present invention will be described with reference to the drawings. A semiconductor wafer jig according to the present embodiment is formed on the peripheral edge of a thin semiconductor wafer 1 having a thickness of 100 μm or less as shown in FIGS. By adhering the
薄い半導体ウェーハ１は、例えばφ２００ｍｍの平面円形のシリコンウェーハからなり、表面に回路パターンが形成され、裏面が薄い半導体パッケージに適合させる観点からバックグラインド装置によりバックグラインドされる。バックグラインド装置は、専用品ではなく、公知の各種装置が使用される。 The thin semiconductor wafer 1 is made of, for example, a planar circular silicon wafer having a diameter of 200 mm. A circuit pattern is formed on the front surface, and the back surface is back-ground by a back-grinding device from the viewpoint of adapting to a thin semiconductor package. The back grinding apparatus is not a dedicated product, and various known apparatuses are used.
剛性確保リング２は、所定の材料を使用して平面リング形に形成され、バックグラインドされた薄く脆い半導体ウェーハ１の裏面周縁部、具体的には裏面の周縁から約３ｍｍ内側の箇所に沿うよう耐熱性の接着剤を介して接着される。この剛性確保リング２は、外径が半導体ウェーハ１と同様のφ２００ｍｍ、内径が幅３ｍｍとした場合、φ１９４ｍｍとなる。
The
係る剛性確保リング２は、耐熱性と剛性とを有するシリコン、金属箔（ＳＵＳ、アルミニム、ニッケル、チタン、チタン、マグネシウム、各種の合金等）、ガラス、液晶ポリマー、ポリエーテルエーテルケトン、ポリエーテルイミド、ガラスクロス複合材（エポキシ、ポリフェニレンエーテル、ビスマレイミドトリアジン樹脂等からなる熱硬化性樹脂、フェノール等を含有）を用い、０．１〜２ｍｍ程度、好ましくは０．２〜０．７ｍｍ程度の厚さに形成される。
The
剛性確保リング２の剛性は、薄化された半導体ウェーハ１に剛性確保リング２が接着された状態において、例えば９０°に等分割された周縁部の４点を支持した際、最大の撓み量が３ｍｍ、好ましくは１ｍｍ以内になるよう調整される。また、剛性確保リング２の耐熱性は、ハンダリフロー工程に耐え得る温度、具体的には２６０℃、５分間の加熱に耐え得る程度に設定される。
The rigidity of the
上記構成において、バックグラインドされた厚さ１００μｍ以下の薄い半導体ウェーハ１に剛性を付与してダイシング処理を施す場合には、先ず、バックグラインドされた薄い半導体ウェーハ１の裏面周縁部に半導体ウェーハ用治具である剛性確保リング２を耐熱性の接着剤により接着し、この強度を増した半導体ウェーハ１をキャリア治具３の粘着テープ４に粘着し、半導体ウェーハ１に裏面側から高速回転するダイシングブレード５でダイシング処理を施せば、半導体ウェーハ１の破損を招くことなく、多数の半導体チップを得ることができる。
In the above configuration, when a thin semiconductor wafer 1 having a thickness of 100 μm or less having a back grind is subjected to a dicing process, first, a semiconductor wafer treatment is applied to the peripheral edge of the back surface of the thin semiconductor wafer 1 having a back grind. A dicing blade that adheres the
このダイシング処理の際、剛性確保リング２が切断可能な材質である場合には、半導体ウェーハ１と共に剛性確保リング２をダイシングブレード５で切断すれば、剛性確保リング２を除去するための特別な作業を省略することができる。剛性確保リング２を除去する工程を要する場合には、吸着テーブル１０の表面にキャリア治具３を真空吸着し、半導体ウェーハ１を剛性確保リング２の内周縁に沿ってレーザで内外に切断すれば、剛性確保リング２を半導体ウェーハ１の周縁部と共に除去することができる。
When the
上記構成によれば、バックグラインドされた薄い半導体ウェーハ１の周縁部に剛性確保リング２を沿わせて接着することにより、半導体ウェーハ１の強度を増大させることができるので、半導体ウェーハ１の反りや撓みを有効に抑制防止し、後のハンドリングや搬送の円滑化が大いに期待できる。したがって、半導体ウェーハ１の周縁部を残しながらその内側領域をバックグラインドする必要がないので、専用の装置を確実に省略することができ、製造設備やコストの大幅な削減を図ることができる。
According to the above configuration, the strength of the semiconductor wafer 1 can be increased by adhering the
なお、上記実施形態では薄い半導体ウェーハ１の周縁部に剛性確保リング２を接着固定したが、何らこれに限定されるものではない。例えば、薄い半導体ウェーハ１の周縁部に剛性確保リング２を着脱自在に粘着し、剛性確保リング２を必要に応じ溶剤等を用いて取り外し、再利用するようにしても良い。
In the above embodiment, the
１ 半導体ウェーハ
２ 剛性確保リング
３ キャリア治具
４ 粘着テープ
５ ダイシングブレード
１０ 吸着テーブル
DESCRIPTION OF SYMBOLS 1
Claims (1)
剛性確保リングを０．２〜０．７ｍｍの厚さに形成してハンダリフロー工程の２６０℃×５分間の加熱に耐え得る耐熱性を付与し、この剛性確保リングの剛性を、半導体ウェーハの裏面周縁部に剛性確保リングが取り付けられ、９０°に等分割された周縁部の四点が支持された場合に、最大撓み量が１ｍｍ以内になるよう調整し、
半導体ウェーハの裏面周縁部に剛性確保リングをシリコーン系あるいはフッ素系の耐熱性を有する粘着剤により着脱自在に取り付けるとともに、半導体ウェーハの裏面周縁部の３ｍｍ内側に剛性確保リングを沿わせ、半導体ウェーハの表面をキャリア治具の粘着テープに粘着し、半導体ウェーハにその裏面側からダイシングブレードでダイシング処理を施すことにより多数の半導体チップを得ることを特徴とする半導体ウェーハの加工方法。 By attaching a planar ring-shaped rigidity securing ring to the periphery of the back surface of a flexible semiconductor wafer having a thickness of 100 μm or less with a circuit pattern formed on the front surface and back-ground back surface, the semiconductor wafer is given rigidity. A method for processing a semiconductor wafer to obtain a semiconductor chip by processing the wafer,
The rigidity securing ring is formed to a thickness of 0.2 to 0.7 mm to give heat resistance capable of withstanding heating at 260 ° C. for 5 minutes in the solder reflow process. When the rigidity securing ring is attached to the peripheral part and the four points of the peripheral part equally divided by 90 ° are supported, the maximum deflection amount is adjusted to be within 1 mm,
A rigidity securing ring is detachably attached to the peripheral edge of the back surface of the semiconductor wafer with a silicone-based or fluorine-based adhesive having heat resistance, and the rigidity ensuring ring is placed 3 mm inside the peripheral edge of the back surface of the semiconductor wafer. A method for processing a semiconductor wafer, characterized in that the surface is adhered to an adhesive tape of a carrier jig and a semiconductor wafer is subjected to a dicing process from the back side thereof with a dicing blade to obtain a large number of semiconductor chips .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010021348A JP5813289B2 (en) | 2010-02-02 | 2010-02-02 | Semiconductor wafer processing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010021348A JP5813289B2 (en) | 2010-02-02 | 2010-02-02 | Semiconductor wafer processing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011159864A JP2011159864A (en) | 2011-08-18 |
| JP5813289B2 true JP5813289B2 (en) | 2015-11-17 |
Family
ID=44591556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010021348A Expired - Fee Related JP5813289B2 (en) | 2010-02-02 | 2010-02-02 | Semiconductor wafer processing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5813289B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11508598B2 (en) | 2020-01-29 | 2022-11-22 | Samsung Electronics Co., Ltd. | Frame jig for manufacturing semiconductor package, apparatus including same, and method using same |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5975669B2 (en) * | 2012-02-17 | 2016-08-23 | 信越ポリマー株式会社 | Semiconductor wafer jig and method for handling semiconductor wafer |
| JP6017800B2 (en) * | 2012-02-28 | 2016-11-02 | 信越ポリマー株式会社 | Handling method of semiconductor wafer |
| JP6013744B2 (en) * | 2012-02-28 | 2016-10-25 | 信越ポリマー株式会社 | Handling method of semiconductor wafer |
| JP5822768B2 (en) * | 2012-03-22 | 2015-11-24 | 信越ポリマー株式会社 | Semiconductor wafer jig peeling apparatus and semiconductor wafer jig peeling method |
| JP5950644B2 (en) * | 2012-03-22 | 2016-07-13 | 信越ポリマー株式会社 | Handling method of semiconductor wafer |
| JP5995628B2 (en) * | 2012-09-27 | 2016-09-21 | 信越ポリマー株式会社 | Support jig for semiconductor wafer plating |
| JP5995636B2 (en) * | 2012-10-02 | 2016-09-21 | 信越ポリマー株式会社 | Support jig for semiconductor wafer plating |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7148126B2 (en) * | 2002-06-25 | 2006-12-12 | Sanken Electric Co., Ltd. | Semiconductor device manufacturing method and ring-shaped reinforcing member |
| JP4647228B2 (en) * | 2004-04-01 | 2011-03-09 | 株式会社ディスコ | Wafer processing method |
| JP5398164B2 (en) * | 2008-04-04 | 2014-01-29 | 信越ポリマー株式会社 | Semiconductor wafer solder reflow method |
| US8624358B2 (en) * | 2009-06-04 | 2014-01-07 | Mitsumi Electric Co., Ltd. | Semiconductor substrate and semiconductor device |
-
2010
- 2010-02-02 JP JP2010021348A patent/JP5813289B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11508598B2 (en) | 2020-01-29 | 2022-11-22 | Samsung Electronics Co., Ltd. | Frame jig for manufacturing semiconductor package, apparatus including same, and method using same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2011159864A (en) | 2011-08-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5813289B2 (en) | Semiconductor wafer processing method | |
| US8084335B2 (en) | Method of thinning a semiconductor wafer using a film frame | |
| JP5354149B2 (en) | Expanding method | |
| KR101561359B1 (en) | Stacked body and method for detaching stacked body | |
| JP5465042B2 (en) | Processing method of package substrate | |
| JP6305212B2 (en) | Grinding apparatus and rectangular substrate grinding method | |
| JP6983775B2 (en) | Manufacturing method of semiconductor device | |
| TW200411755A (en) | Method of processing a semiconductor wafer | |
| JP2010186971A (en) | Wafer processing method | |
| JP2007096115A (en) | Manufacturing method of semiconductor device | |
| JP2012114265A (en) | Semiconductor wafer holder and semiconductor wafer handling method | |
| JP2015223667A (en) | Griding device and grinding method for rectangular substrate | |
| US9362105B2 (en) | Pre-cut wafer applied underfill film on dicing tape | |
| JP5197037B2 (en) | Wafer processing method for processing a wafer on which bumps are formed | |
| JP2016100346A (en) | Wafer processing method | |
| JP2001077304A (en) | Method for manufacturing electronic parts | |
| US20180190530A1 (en) | Frame mounting after foil expansion | |
| JP4462940B2 (en) | Manufacturing method of semiconductor device | |
| JP5950644B2 (en) | Handling method of semiconductor wafer | |
| JP6017800B2 (en) | Handling method of semiconductor wafer | |
| JP2021072361A (en) | Method for processing resin substrate | |
| JP2016051779A (en) | Bonding method of wafer and peeling method of bonded workpiece | |
| KR102535551B1 (en) | Method for grinding workpiece | |
| JP2018206936A (en) | Substrate processing system and substrate processing method | |
| JP6013744B2 (en) | Handling method of semiconductor wafer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130115 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131210 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131212 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140122 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140422 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140616 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20141007 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20141210 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20141217 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20150130 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150916 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5813289 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |