JP5936447B2 - 半導体集積回路 - Google Patents

Description

本発明は半導体集積回路に関し、例えば、位相補償に適した半導体集積回路に関する。

増幅回路やそれを用いたシリーズレギュレータ等の電源回路は、位相を補償することにより安定性を確保する必要がある。関連する技術が特許文献１、特許文献２、特許文献３及び特許文献４に開示されている。

特許文献１に開示された電圧レギュレータは、第１の増幅器、第２の増幅器、Ｐ−ＭＯＳＦＥＴ及び位相補償用キャパシタによってメインループを形成し、第３の増幅器、直流成分カット用キャパシタ及び前記Ｐ−ＭＯＳＦＥＴによってサブループを形成する。それにより、この電圧レギュレータは、出力電圧の高周波変動の補償に向けた設計と低周波変動の補償に向けた設計とを個々に最適化できるようにし、低周波領域から高周波領域にかけて最適な設計を短時間で容易に行うことを可能にしている。

特許文献２に開示されたオペアンプの位相補償回路は、入力段と出力段を有するオペアンプの出力段の出力信号を受けるバッファアンプと、一端が該バッファアンプの出力に接続され、他端が出力段の入力に接続される容量とを具備する。この容量は、ｎウエル中のｎ型拡散層を底面電極、ゲート電極を上面電極とするＭＯＳ容量であって、底面電極に対して正のバイアス電圧を上面電圧に加える構成となっている。それにより、この位相補償回路は、コストの低下、プロセスに要する期間の短縮、を可能にしている。

特許文献３に開示されたエラーアンプの位相補償回路は、エラーアンプの出力端子に容量と抵抗を直列接続し、容量に流れる電流を抵抗の両端に接続したトランスコンダクタンスアンプにより増幅してフィードバックすることにより、エラーアンプの周波数特性の主要極の周波数を低くしている。それにより、この位相補償回路は、ＩＣチップ上のコンデンサ面積を小さくすることを可能にしている。

特許文献４に開示された定電圧源回路は、入力される制御信号に応じた電圧を出力する出力制御用トランジスタと、出力制御用トランジスタの出力電圧と参照電圧との差に応じた制御信号を生成する制御回路と、を有する定電圧源回路である。この定電圧源回路において、制御回路は、出力電圧を帰還するキャパシタと、キャパシタを介して帰還される電圧と所定の電圧との差に応じた電流を制御信号に重畳する増幅手段と、を有する。それにより、この定電圧源回路は、負荷変動があった場合でも、安定した電圧を供給している。

特開２００５−２０２７８１号公報 特開平１０−２７０９５６号公報 特開２０１１−１５１６３７号公報 特開２００５−８４８６９号公報

しかし、特許文献１には、位相補償用キャパシタの小規模化については開示されていない。したがって、この関連技術では、位相補償用キャパシタの規模を小さくすることができず、回路規模が増大してしまうという問題があった。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、制御信号に応じた出力電圧を生成する出力トランジスタと、前記出力電圧に応じた電圧レベルの帰還信号と、基準電圧と、の電位差を増幅して前記制御信号として出力する第１増幅部と、前記出力電圧の変動に応じた第１電流を生成するキャパシタと、前記第１電流を増幅して第２電流として生成し、当該第２電流を前記制御信号に重畳する電流増幅部と、を備える。

前記一実施の形態によれば、位相補償用キャパシタの規模を小さくすることが可能な半導体集積回路を提供することができる。

実施の形態１にかかる半導体集積回路の概念図である。 実施の形態１にかかる増幅回路ＡＭＰ１１の構成例を示す回路図である。 実施の形態２にかかる半導体集積回路の構成例を示す回路図である。 実施の形態２にかかる半導体集積回路の周波数特性を示す図である。 実施の形態３にかかる半導体集積回路の構成例を示す回路図である。 実施の形態４にかかる半導体集積回路の構成例を示す回路図である。 実施の形態５にかかる半導体集積回路の構成例を示す回路図である。 実施の形態６にかかる半導体集積回路の構成例を示す回路図である。 実施の形態６にかかる増幅回路ＡＭＰ５１の構成例を示す回路図である。 実施の形態６にかかる半導体集積回路の変形例を示す回路図である。 実施の形態７にかかる半導体集積回路の構成例を示す回路図である。 実施の形態８にかかる半導体集積回路の構成例を示す回路図である。 実施の形態８にかかる半導体集積回路の具体的構成例を示す回路図である。 実施の形態８にかかる半導体集積回路の具体的構成例を示す回路図である。 実施の形態に至る前の構想にかかる半導体集積回路の構成例を示す回路図である。 実施の形態に至る前の構想にかかる半導体集積回路の構成例を示す回路図である。 実施の形態に至る前の構想にかかる半導体集積回路の構成例を示す回路図である。

＜発明者らによる事前検討＞
実施の形態の説明をする前に、本発明者らが事前検討した内容について説明する。

図１５は、実施の形態に至る前の構想にかかる半導体集積回路１００の構成を示す回路図である。なお、半導体集積回路１００は、いわゆるシリーズレギュレータである。

図１５に示す半導体集積回路１００は、出力トランジスタＭＰ１０１と、増幅回路ＡＭＰ１０１と、位相補償用のキャパシタＣ１０１と、抵抗素子Ｒ１０１，Ｒ１０２と、を備える。ここでは、出力トランジスタＭＰ１０１がＰチャネルＭＯＳトランジスタである場合を例に説明する。

出力トランジスタＭＰ１０１は、制御信号ｖａ'（ノードｖａ'の電圧）に応じた出力電圧ＶＯＵＴ（出力端子ＶＯＵＴの電圧）を生成する。抵抗素子Ｒ１０１，Ｒ１０２は、出力電圧ＶＯＵＴを分圧して帰還信号ｖｆｅｅｄを出力する。増幅回路ＡＭＰ１０１は、基準電圧ｖｒｅｆと、帰還信号ｖｆｅｅｄと、の電位差を増幅して制御信号ｖａ'として出力する。

例えば、出力電圧ＶＯＵＴが所望の電圧レベルから上昇すると、増幅回路ＡＭＰ１０１への帰還信号ｖｆｅｅｄの電圧レベルが上昇して基準電圧ｖｒｅｆよりも大きくなるため、増幅回路ＡＭＰ１０１は、制御信号ｖａ'の電圧レベルを上昇させる。それにより、出力電圧ＶＯＵＴは降下する。一方、出力電圧ＶＯＵＴが所望の電圧レベルから下降すると、増幅回路ＡＭＰ１０１への帰還信号ｖｆｅｅｄの電圧レベルが下降して基準電圧ｖｒｅｆよりも小さくなるため、増幅回路ＡＭＰ１０１は、制御信号ｖａ'の電圧レベルを降下させる。それにより、出力電圧ＶＯＵＴは上昇する。このようにして、出力電圧ＶＯＵＴは所望の電圧レベルに維持される。

また、位相補償用キャパシタＣ１０１は、ノードｖａ'と出力端子ＶＯＵＴとの間に設けられ、出力電圧ＶＯＵＴの発振を防止するために位相の補償を行っている。

ここで、出力トランジスタＭＰ１０１の電流ゲインをｇｍ＿ＭＰ１０１、ドレイン抵抗をｒｄｓ＿ＭＰ１０１と定義する。また、出力トランジスタＭＰ１０１のドレイン抵抗ｒｄｓ＿ＭＰ１０１と、抵抗素子Ｒ１０１，Ｒ１０２と、出力端子ＶＯＵＴに接続される外部付加抵抗と、の並列抵抗をｒｏ'と定義する。

この場合、ノードｖａ'から見たキャパシタＣ１０１の容量値は、ミラー効果により、実際よりも出力トランジスタＭＰ１０１の電圧ゲイン（ｇｍ＿ＭＰ１０１×ｒｏ'）倍に大きくなって見える。それにより、比較的小規模のキャパシタＣ１０１でも、ノードｖａ'にドミナントポール（第１ポール）を発生させることが可能となる。

なお、半導体集積回路１００のように回路内部のノードｖａ'にドミナントポールを発生させる位相補償方法は、出力端子ＶＯＵＴの外部に大きな容量値のキャパシタを設けることができない場合に特に有効な方法である。

例えば、出力端子ＶＯＵＴの外部に大きな容量値のキャパシタが設けられる構成（即ち、出力端子ＶＯＵＴにドミナントポールを発生させる構成）では、回路規模が増大するという問題がある。また、このキャパシタは、チップ外部に別部品（外付け部品）として設けられるのが一般的である。そのため、この構成では、コストが増大するという問題がある。さらに、チップ上にキャパシタ接続用の外付けピンを追加で設けなければならないという問題もある。

一方、出力端子ＶＯＵＴの外部に大きな容量値のキャパシタを設けずに構成される半導体集積回路１００，２００では、そのような問題は生じない。また、外付けピンの削減により、安全性がさらに向上する等の効果もある。

しかしながら、半導体集積回路１００の構成では、設計によって複素平面において右半平面に零点が発生してしまう。そのため、半導体集積回路１００は、出力電圧ＶＯＵＴの発振を安定的に防止することができないという問題がある。

この問題を解決するために、図１６に示す半導体集積回路２００を検討した。図１６は、実施の形態に至る前の構想にかかる半導体集積回路２００の構成を示す回路図である。図１６に示す半導体集積回路２００は、図１５に示す半導体集積回路１００と比較して、キャパシタとノードｖａ'との間にゲート接地増幅回路として機能するトランジスタＭＮ１０２をさらに備えている。

より具体的には、図１６に示す半導体集積回路２００は、図１５に示す半導体集積回路１００と比較して、トランジスタＭＰ１０２，ＭＮ１０１，ＭＮ１０２と、を備える。ここでは、トランジスタＭＰ１０２がＰチャネルＭＯＳトランジスタ、トランジスタＭＮ１０１，ＭＮ１０２がＮチャネルＭＯＳトランジスタである場合を例に説明する。

トランジスタＭＰ１０２は、電源電圧ＶＣＣの供給される電源電圧端子（以下、電源電圧端子ＶＣＣと称す）と、ノードｖａ'と、の間に設けられ、ゲートにバイアス電圧Ｖｂｐ１０１が供給される。トランジスタＭＮ１０２は、ノードｖａ'とノードｖｂ'との間に設けられ、ゲートにバイアス電圧Ｖｂｎ１０２が供給される。トランジスタＭＮ１０１は、ノードｖｂ'と、接地電圧ＧＮＤの供給される接地電圧端子（以下、接地電圧端子ＧＮＤと称す）と、の間に設けられ、ゲートにバイアス電圧Ｖｂｎ１０１が供給される。なお、トランジスタＭＰ１０２，ＭＮ１０１は、それぞれ所定の電流を流す定電流源として機能する。また、キャパシタＣ１０１は、ノードｖｂ'と、出力端子ＶＯＵＴと、の間に設けられる。図１６に示す半導体集積回路２００のその他の回路構成については、図１５に示す半導体集積回路１００と同様であるため、その説明を省略する。

それにより、図１６に示す半導体集積回路２００は、ミラー効果の利点を損なうことなく、複素平面における右半平面に零点を発生させるのを防止することができる。その結果、半導体集積回路２００は、図１５に示す半導体集積回路１００よりも、出力電圧ＶＯＵＴの発振を安定的に防止することができる。それ以外にも、半導体集積回路２００では、電源電圧除去比（ＰＳＲＰ）が高くなる等のメリットがある。

しかしながら、半導体集積回路２００では、プロセス、電源電圧ＶＣＣ、出力電圧ＶＯＵＴ、温度環境等の条件によっては、上記したミラー効果が小さくなってしまう可能性がある。そのため、半導体集積回路２００は、ミラー効果が小さくなった場合を想定して、キャパシタＣ１０１の規模をある程度大きくしておく必要がある。その結果、半導体集積回路２００では、回路規模が増大してしまうという問題がある。

さらに、半導体集積回路２００では、ゲート接地増幅回路として機能するトランジスタＭＮ１０２に大電流を流す必要があるため、消費電流が増大してしまうという問題がある。以下、具体的に説明する。

半導体集積回路２００は、ノードｖｂ'に発生するポールを高周波にすることにより、出力端子ＶＯＵＴからキャパシタＣ１０１を介してノードｖａ'に帰還する帰還信号を、補償する必要のある周波数まで減衰させないようにする必要がある。

ノードｖｂ'に高周波のポールを発生させるためには、ノードｖｂ'の時定数τをできるだけ小さくする必要がある。時定数τは、キャパシタＣ１０１の容量値をＣ'とし、トランジスタＭＮ１０２のトランスコンダクタンスをｇｍ'とすると、Ｃ'×１／ｇｍ'と表すことができる。ここで、キャパシタＣ１０１の容量値Ｃ'は上記したように大きいため、時定数τを小さくするためには、１／ｇｍ'をできるだけ小さくする必要がある。１／ｇｍ'を小さくするためには、トランジスタＭＮ１０２に大電流を流す必要がある。そのため、半導体集積回路２００では、消費電流が増大してしまうという問題がある。

さらに、半導体集積回路２００では、増幅回路ＡＭＰ１０１の入力換算オフセット電圧が大きくなってしまうという問題がある。以下、具体的に説明する。

半導体集積回路２００は、通常、定電流源として機能するトランジスタＭＰ１０２，ＭＮ１０１に略同一のバイアス電流が流れるように設計される。図１７は、バイアス電圧生成部の構成が明示された半導体集積回路２００の回路図である。バイアス電圧生成部は、トランジスタＭＰ１０３，ＭＮ１０３，ＭＮ１０４により構成される。ここでは、トランジスタＭＰ１０３がＰチャネルＭＯＳトランジスタ、ＭＮ１０３，ＭＮ１０４がＮチャネルＭＯＳトランジスタである場合を例に説明する。図１７を見てもわかるように、半導体集積回路２００は、トランジスタＭＰ１０２，ＭＮ１０１に略同一の電流が流れるように設計される。

しかしながら、実際には、デバイスのミスマッチやプロセスなどに起因して、トランジスタＭＰ１０２，ＭＮ１０１に流れるバイアス電流は略同一とならない場合がある。この場合、トランジスタＭＰ１０２に流れるバイアス電流と、トランジスタＭＮ１０１に流れるバイアス電流と、の差電流は、ノードｖａ'を介して増幅回路ＡＭＰ１０１の出力端子に流れ込む。この差電流が大きくなるほど、増幅回路ＡＭＰ１０１の入力換算オフセット電圧は大きくなる。

ここで、半導体集積回路２００では、上記したようにトランジスタＭＰ１０２，ＭＮ１０１に大電流が流れるため、トランジスタＭＰ１０２，ＭＮ１０１に小電流が流れる場合よりも、差電流は大きくなる。したがって、半導体集積回路２００では、増幅回路ＡＭＰ１０１の入力換算オフセット電圧が大きくなってしまうという問題がある。

さらに、プロセス、電源電圧ＶＣＣ、温度等の条件により、トランジスタＭＰ１０２，ＭＮ１０１に流れるバイアス電流が変化すると、それに伴って、入力換算オフセット電圧も変化する。そのため、半導体集積回路２００は、精度の高い出力電圧ＶＯＵＴを生成できないという問題がある。

なお、上記した問題は、電源電圧ＶＣＣと出力電圧ＶＯＵＴとの差電圧ＶＣＣ−ＶＯＵＴが小さい場合（Ｌｏｗ−Ｄｒｏｐｏｕｔ構成の場合）において特に顕著になる。以下、具体的に説明する。

まず、電源電圧ＶＣＣと出力電圧ＶＯＵＴとの差電圧が小さい場合、ミラー効果が小さくなるため、キャパシタＣ１０１の規模をより大きくする必要がある。また、電源電圧ＶＣＣと出力電圧ＶＯＵＴとの差電圧が小さい場合、トランジスタＭＰ１０１のドレイン抵抗ｒｄｓ＿ＭＰ１０１が小さくなるため、それに伴って、トランジスタＭＰ１０１の電圧ゲイン（ｒｄｓ＿ＭＰ１０１×ｒｏ'）も小さくなる。電圧ゲインが小さくなると、ミラー効果が小さくなるため、キャパシタＣ１０１の規模をさらに大きくする必要がある。その結果、半導体集積回路２００の回路規模はさらに増大してしまう。それに伴って、消費電流もさらに増大し、入力換算オフセット電圧もさらに増大する。

近年では、電力効率の改善や、電源電圧ＶＣＣの範囲の拡大等を目的として、Ｌｏｗ−Ｄｒｏｐｏｕｔ構成を採用したシリーズレギュレータが求められている。そのため、位相補償用キャパシタの規模を小さくして回路規模の増大等を抑制する必要性はさらに高まってきている。

以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

＜実施の形態１＞
図１は、実施の形態１にかかる半導体集積回路１の概念図である。本実施の形態にかかる半導体集積回路１は、位相補償用のキャパシタによって生成される帰還電流を電流増幅部にて増幅して出力トランジスタのゲートに帰還させる。それにより、本実施の形態にかかる半導体集積回路１は、位相補償用のキャパシタの規模を従来よりも小さくすることができる。その結果、本実施の形態にかかる半導体集積回路１は、回路規模の増大を抑制することができる。以下、具体的に説明する。

図１に示す半導体集積回路１は、いわゆるシリーズレギュレータであって、出力トランジスタＭＰ１１と、増幅回路（第１増幅部）ＡＭＰ１１と、抵抗素子Ｒ１１，Ｒ１２と、位相補償部１１と、を備える。位相補償部１１は、位相補償用のキャパシタＣ１１と、電流増幅部１２と、交流電圧源Ａ１１と、を有する。本実施の形態では、出力トランジスタＭＰ１１がＰチャネルＭＯＳトランジスタである場合を例に説明する。

出力トランジスタＭＰ１１は、電源電圧ＶＣＣの供給される電源電圧端子（以下、電源電圧端子ＶＣＣと称す）と、出力端子ＶＯＵＴと、の間に設けられる。抵抗素子Ｒ１１，Ｒ１２は、出力端子ＶＯＵＴと、接地電圧ＧＮＤの供給される接地電圧端子（以下、接地電圧端子ＧＮＤと称す）と、の間に直列に設けられる。増幅回路ＡＭＰ１１では、反転入力端子が基準電圧ｖｒｅｆの供給される入力端子（以下、入力端子ｖｒｅｆと称す）に接続され、非反転入力端子が抵抗素子Ｒ１１，Ｒ１２間のノードに接続され、出力端子がノードｖａを介して出力トランジスタＭＰ１１のゲートに接続される。位相補償部１１は、ノードｖａと出力端子ＶＯＵＴとの間に設けられ、出力電圧ＶＯＵＴの発振を防止するために位相の補償を行っている。

図２は、増幅回路ＡＭＰ１１の具体的構成の一例を示す図である。図２に示す増幅回路ＡＭＰ１１は、ＰチャネルＭＯＳトランジスタであるトランジスタＭＰ１〜ＭＰ４と、ＮチャネルＭＯＳトランジスタであるトランジスタＭＮ１〜ＭＮ５と、を有する。

トランジスタＭＰ１では、ソースが電源電圧端子ＶＣＣに接続され、ドレイン及びゲートがトランジスタＭＮ１のドレインに接続される。トランジスタＭＮ１では、ソースがトランジスタＭＮ５のドレインに接続され、ゲートが反転入力端子（ｉｎ−）に接続される。トランジスタＭＰ２では、ソースが電源電圧端子ＶＣＣに接続され、ドレイン及びゲートがトランジスタＭＮ２のドレインに接続される。トランジスタＭＮ２では、ソースがトランジスタＭＮ５のドレインに接続され、ゲートが非反転入力端子（ｉｎ＋）に接続される。トランジスタＭＮ５では、ソースが接地電圧端子ＧＮＤに接続され、ゲートにバイアス電圧Ｖｂｎ１１が供給される。

トランジスタＭＰ３では、ソースが電源電圧端子ＶＣＣに接続され、ドレインがトランジスタＭＮ３のドレイン及びゲートに接続され、ゲートがトランジスタＭＰ１のゲートに接続される。トランジスタＭＮ３では、ソースが接地電圧端子ＧＮＤに接続され、ゲートがトランジスタＭＮ４のゲートに接続される。トランジスタＭＰ４では、ソースが電源電圧端子ＶＣＣに接続され、ドレインがトランジスタＭＮ４のドレインに接続され、ゲートがトランジスタＭＰ２のゲートに接続される。トランジスタＭＮ４では、ソースが接地電圧端子ＧＮＤに接続される。

図１に戻り、出力トランジスタＭＰ１１は、制御信号ｖａ（ノードｖａの電圧）に応じた出力電圧ＶＯＵＴ（出力端子ＶＯＵＴの電圧）を生成する。抵抗素子Ｒ１１，Ｒ１２は、出力電圧ＶＯＵＴを分圧して帰還信号ｖｆｅｅｄを出力する。増幅回路ＡＭＰ１１は、基準電圧ｖｒｅｆと、帰還信号ｖｆｅｅｄと、の電位差を増幅して制御信号ｖａとして出力する。

例えば、出力電圧ＶＯＵＴが所望の電圧レベルから上昇すると、増幅回路ＡＭＰ１１への帰還信号ｖｆｅｅｄの電圧レベルが上昇して基準電圧ｖｒｅｆよりも大きくなるため、増幅回路ＡＭＰ１１は、制御信号ｖａの電圧レベルを上昇させる。それにより、出力電圧ＶＯＵＴは降下する。一方、出力電圧ＶＯＵＴが所望の電圧レベルから下降すると、増幅回路ＡＭＰ１１への帰還信号ｖｆｅｅｄの電圧レベルが下降して基準電圧ｖｒｅｆよりも小さくなるため、増幅回路ＡＭＰ１１は、制御信号ｖａの電圧レベルを降下させる。それにより、出力電圧ＶＯＵＴは上昇する。このようにして、出力電圧ＶＯＵＴは所望の電圧レベルに維持される。

位相補償部１１において、交流電圧源Ａ１１は、出力電圧ＶＯＵＴの変動成分をキャパシタＣ１１に与える。キャパシタＣ１１は、出力電圧ＶＯＵＴの変動に応じた帰還電流（第１電流）ｉＡを生成する。電流増幅部１２は、キャパシタＣ１１によって生成された帰還電流ｉＡを増幅して帰還電流（第２電流）ｉＢとして生成し、当該帰還電流ｉＢを制御信号ｖａに重畳する。換言すると、電流増幅部１２は、キャパシタＣ１１によって生成された帰還電流ｉＡを増幅して帰還電流ｉＢとして生成し、当該帰還電流ｉＢを出力トランジスタＭＰ１１のゲート（ノードｖａ）に帰還させる。

このように、本実施の形態にかかる半導体集積回路１は、位相補償用のキャパシタによって生成される帰還電流を電流増幅部にて増幅して出力トランジスタのゲート（ノードｖａ）に帰還させる。それにより、本実施の形態にかかる半導体集積回路１は、位相補償用のキャパシタの規模を従来よりも小さくすることができる。その結果、本実施の形態にかかる半導体集積回路１は、回路規模の増大を抑制することができる。

実施の形態２以降では、半導体集積回路１の具体的構成例について説明する。

＜実施の形態２＞
図３は、実施の形態２にかかる半導体集積回路２の構成例を示す回路図である。図３に示す半導体集積回路２は、図１に示す半導体集積回路１の具体的な構成例を示したものである。

図３に示す半導体集積回路２は、位相補償部１１として、トランジスタ（第１トランジスタ）ＭＰ２１と、トランジスタ（第２トランジスタ）ＭＰ２２と、トランジスタ（第１定電流トランジスタ）ＭＮ２１と、トランジスタ（第２定電流トランジスタ）ＭＮ２２とトランジスタＭＮ２３と、キャパシタＣ１１と、を備える。なお、トランジスタＭＰ２１，ＭＰ２２，ＭＮ２１，ＭＮ２２により電流増幅部（図１における電流増幅部１２に対応）が構成される。トランジスタＭＮ２３により交流電圧源（図１における交流電圧源Ａ１１に対応）が構成される。本実施の形態では、トランジスタＭＰ２１，ＭＰ２２がＰチャネルＭＯＳトランジスタであって、トランジスタＭＮ２１〜ＭＮ２３がＮチャネルＭＯＳトランジスタである場合を例に説明する。

トランジスタＭＰ２１では、ソースが電源電圧端子ＶＣＣに接続され、ドレイン及びゲートがトランジスタＭＮ２３のドレインに接続される。トランジスタＭＰ２２では、ソースが電源電圧端子ＶＣＣに接続され、ドレインがノードｖａに接続され、ゲートがトランジスタＭＰ２１のゲートに接続される。即ち、トランジスタＭＰ２１，ＭＰ２２によりカレントミラー回路が構成される。したがって、トランジスタＭＰ２２のソース−ドレイン間には、トランジスタＭＰ２１に流れる電流ｉｄに応じた電流が流れる。以下の説明では、トランジスタＭＰ２２のソース−ドレイン間には、トランジスタＭＰ２１に流れる電流ｉｄのｎ倍の電流が流れる場合について説明する。

トランジスタＭＮ２３では、ソースがノードｖｂに接続され、ゲートが出力端子ＶＯＵＴに接続される。なお、トランジスタＭＮ２３は、ゲート電圧（出力電圧ＶＯＵＴ）に応じたソース電圧（ノードｖｂの電圧）を生成するソースフォロア回路として機能する。

トランジスタＭＮ２１では、ソースが接地電圧端子ＧＮＤに接続され、ドレインがノードｖｂに接続され、ゲートにバイアス電圧Ｖｂｎ１１が供給される。したがって、トランジスタＭＮ２１には所定のバイアス電流（第１所定電流）ｉｂが流れる。即ち、トランジスタＭＮ２１は、所定のバイアス電流ｉｂを流す定電流源として機能する。

トランジスタＭＮ２２では、ソースが接地電圧端子ＧＮＤに接続され、ドレインがノードｖａに接続され、ゲートにバイアス電圧Ｖｂｎ１１が供給される。したがって、トランジスタＭＮ２２には所定のバイアス電流（第２所定電流）ｉａが流れる。即ち、トランジスタＭＮ２２は、所定のバイアス電流ｉａを流す定電流源として機能する。

キャパシタＣ１１の一端はノードｖｂに接続され、キャパシタＣ１１の他端は接地電圧端子ＧＮＤに接続される。半導体集積回路２のその他の回路構成については、半導体集積回路１と同様であるため、その説明を省略する。

続いて、半導体集積回路２の動作について説明する。半導体集積回路２の基本動作は半導体集積回路１と同様であるため、以下では、主として位相補償部の動作について説明する。

まず、定電流源として機能するトランジスタＭＮ２１には、所定のバイアス電流ｉｂが流れている。また、トランジスタＭＰ２１には、電流ｉｄが流れている。

ソースフォロア回路として機能するトランジスタＭＮ２３は、出力電圧ＶＯＵＴに応じたソース電圧（ノードｖｂの電圧）を生成する。キャパシタＣ１１は、ノードｖｂの電圧の変動に応じた帰還電流ｉｃ（図１における帰還電流ｉＡに相当）を生成する。換言すると、キャパシタＣ１１は、出力電圧ＶＯＵＴの変動に応じた帰還電流ｉｃを生成する。

例えば、出力電圧ＶＯＵＴに変動が無い場合、キャパシタＣ１１は帰還電流ｉｃを生成しない。換言すると、出力電圧ＶＯＵＴに変動が無い場合、帰還電流ｉｃの電流値は０Ａを示す。この場合、帰還電流ｉｄは、バイアス電流ｉｂと同じ電流値を示す（ｉｄ＝ｉｂ）。

一方、出力電圧ＶＯＵＴが変動した場合、キャパシタＣ１１は出力電圧ＶＯＵＴの変動に応じた（ノードｖｂの電圧の変動に応じた）帰還電流ｉｃを生成する。ここで、キャパシタＣ１１によって生成された帰還電流ｉｃは、ドレイン抵抗の高いトランジスタＭＮ２１にはほとんど流れず、トランジスタＭＰ２１に流れることとなる。この場合、電流ｉｄはバイアス電流ｉｂと帰還電流ｉｃとを加算した電流値を示す（ｉｄ＝ｉｂ＋ｉｃ）。

トランジスタＭＰ２２には、電流ｉｄのｎ倍の電流が流れる。一方、定電流源として機能するトランジスタＭＮ２２には、所定のバイアス電流ｉａが流れている。

例えば、出力電圧ＶＯＵＴに変動が無い場合、トランジスタＭＰ２２には、バイアス電流ｉｂのｎ倍の電流（ｎ×ｉｂ）が流れる。ここで、図３の例では、トランジスタＭＮ２２に流れる所定のバイアス電流ｉａがバイアス電流ｉｂのｎ倍の電流値を示すように調整されている。そのため、出力電圧ＶＯＵＴに変動が無い場合には、出力トランジスタＭＰ１１のゲートに電流は流れない。

一方、出力電圧ＶＯＵＴが変動した場合、トランジスタＭＰ２２には、バイアス電流ｉｂと帰還電流ｉｃとを加算した電流のｎ倍の電流（ｎ×（ｉｂ＋ｉｃ））が流れる。また、トランジスタＭＮ２２には、バイアス電流ｉｂのｎ倍の電流値を示す電流ｉａが流れている。そのため、出力電圧ＶＯＵＴが変動した場合、出力トランジスタＭＰ１１のゲートには、トランジスタＭＰ２２に流れる電流と、トランジスタＭＮ２２に流れる電流と、の差電流（ｎ×ｉｃ）が流れる。この差電流は図１における帰還電流ｉＢに相当する。つまり、キャパシタＣ１１によって生成された帰還電流ｉｃをｎ倍に増幅した電流がトランジスタＭＰ１１のゲート（ノードｖａ）に帰還する。

このように、本実施の形態にかかる半導体集積回路２は、位相補償用のキャパシタＣ１１によって生成される帰還電流ｉｃをｎ倍に増幅して出力トランジスタのゲート（ノードｖａ）に帰還させる。それにより、本実施の形態にかかる半導体集積回路２は、位相補償用のキャパシタＣ１１の規模を従来よりも小さくすることができる。単純に考えれば、本実施の形態にかかる半導体集積回路２は、電流増幅部を有しない図１６の半導体集積回路２００と比較して、キャパシタＣ１１を容量値にして１／ｎにまで小さくすることができる（実際には、トランジスタＭＮ２３のロスゲインを考慮する必要がある）。その結果、本実施の形態にかかる半導体集積回路２は、回路規模の増大を抑制することができる。

ここで、本実施の形態にかかる半導体集積回路２では、図１６に示す半導体集積回路２００と比較して、キャパシタＣ１１が１／ｎ倍となるため、ノードｖｂにて同等のａｃ特性を実現するためには、トランジスタＭＮ２３に流れる電流は１／√ｎ倍でよい。

また、キャパシタＣ１１は、一端を接地電圧端子ＧＮＤに接続した低耐圧容量にて構成可能である。それにより、回路規模の増大は抑制される。一方、図１５，図１６に示す半導体集積回路１００，２００では、キャパシタＣ１０１は、使用条件によっては低耐圧容量にて構成できない。

図４は、半導体集積回路２の周波数特性を示す図である。図４では、比較のため、図１６に示す半導体集積回路２００の周波数特性も示している。なお、図４の例では、半導体集積回路２，２００のそれぞれのキャパシタＣ１１，Ｃ１０１が同じ容量値であるものとする。また、以下では、簡単のため、第１ポール（ドミナントポール）及び第２ポールについてのみ説明するが、実際には、第２ポールとほぼ同じ周波数付近に第３ポール以上が存在する。

まず、半導体集積回路２００の第１ポールの周波数は、１／（２π×ｇｍ＿ＭＰ１０１×ｒｏ'×Ｃ'×ｒａｍｐｏｕｔ'）と表すことができる。なお、ｇｍ＿ＭＰ１０１は出力トランジスタＭＰ１０１の電流ゲインを示す。ｒｏ'は、出力トランジスタＭＰ１０１のドレイン抵抗と、抵抗素子Ｒ１０１，Ｒ１０２と、出力端子ＶＯＵＴに接続される外部付加抵抗と、の並列抵抗を示す。Ｃ'はキャパシタＣ１０１の容量値を示す。ｒａｍｐｏｕｔ'はノードｖａ'のインピーダンスを示す。

一方、半導体集積回路２の第１ポールの周波数は、１／（ｎ×２π×ｇｍ＿ＭＰ１１×ｒｏ×Ｃ×ｒａｍｐｏｕｔ）と表すことができる。なお、ｇｍ＿ＭＰ１１は出力トランジスタＭＰ１１の電流ゲインを示す。ｒｏは、出力トランジスタＭＰ１１のドレイン抵抗ｒｄｓ＿ＭＰ１１と、抵抗素子Ｒ１１，Ｒ１２と、出力端子ＶＯＵＴに接続される外部付加抵抗と、の並列抵抗を示す。ＣはキャパシタＣ１１の容量値を示す。ｒａｍｐｏｕｔはノードｖａのインピーダンスを示す。

ｇｍ＿ＭＰ１０１＝ｇｍ＿Ｍ１１、ｒｏ'＝ｒｏ、Ｃ'＝Ｃ、ｒａｍｐｏｕｔ'＝ｒａｍｐｏｕｔとすると、半導体集積回路２では、半導体集積回路２００の場合と比較して、第１ポールが１／ｎ倍の低周波にまで移動していることが分かる。その結果、位相余裕が、０°から４５°にまで改善している。

＜実施の形態３＞
図５は、実施の形態３にかかる半導体集積回路３の構成例を示す回路図である。図５に示す半導体集積回路３は、図３に示す半導体集積回路２と比較して、トランジスタ（第３定電流トランジスタ）ＭＰ３１をさらに備える。以下、具体的に説明する。

本実施の形態では、トランジスタＭＰ３１がＰチャネルＭＯＳトランジスタである場合を例に説明する。トランジスタＭＰ３１では、ソースが電源電圧端子ＶＣＣに接続され、ドレインがトランジスタＭＮ２３のドレインに接続され、ゲートにバイアス電圧Ｖｂｐ１１が供給される。したがって、トランジスタＭＰ３１には所定のバイアス電流（第３所定電流）ｉｅが流れる。即ち、トランジスタＭＰ３１は、所定のバイアス電流ｉｅを流す定電流源として機能する。半導体集積回路３のその他の回路構成については、半導体集積回路２と同様であるため、その説明を省略する。

続いて、半導体集積回路３の動作について説明する。半導体集積回路３の基本動作は半導体集積回路１と同様であるため、以下では、主として位相補償部の動作について説明する。

まず、定電流源として機能するトランジスタＭＮ２１，ＭＰ３１には、それぞれ所定のバイアス電流ｉｂ，ｉｅが流れている。また、トランジスタＭＰ２１には、電流ｉｄが流れている。

ソースフォロア回路として機能するトランジスタＭＮ２３は、出力電圧ＶＯＵＴに応じたソース電圧（ノードｖｂの電圧）を生成する。キャパシタＣ１１は、ノードｖｂの電圧の変動に応じた帰還電流ｉｃを生成する。換言すると、キャパシタＣ１１は、出力電圧ＶＯＵＴの変動に応じた帰還電流ｉｃを生成する。

例えば、出力電圧ＶＯＵＴに変動が無い場合、キャパシタＣ１１は帰還電流ｉｃを生成しない。換言すると、出力電圧ＶＯＵＴに変動が無い場合、帰還電流ｉｃの電流値は０Ａを示す。この場合、電流ｉｄは、バイアス電流ｉｂとバイアス電流ｉｅとの差分の電流値を示す（ｉｄ＝ｉｂ−ｉｅ）。

一方、出力電圧ＶＯＵＴが変動した場合、キャパシタＣ１１は出力電圧ＶＯＵＴの変動に応じた（ノードｖｂの電圧の変動に応じた）帰還電流ｉｃを生成する。ここで、キャパシタＣ１１によって生成された帰還電流ｉｃは、ドレイン抵抗の高いトランジスタＭＮ２１，ＭＰ３１にはほとんど流れず、トランジスタＭＰ２１に流れることとなる。この場合、電流ｉｄは、前記電流値（ｉｂ−ｉｅ）に帰還電流ｉｃを加えた電流値を示す（ｉｄ＝ｉｂ＋ｉｃ−ｉｅ）。

トランジスタＭＰ２２には、電流ｉｄのｎ倍の電流が流れる。一方、定電流源として機能するトランジスタＭＮ２２には、所定のバイアス電流ｉａが流れている。

例えば、出力電圧ＶＯＵＴに変動が無い場合、トランジスタＭＰ２２には、電流（ｉｂ−ｉｅ）のｎ倍の電流（ｎ×（ｉｂ−ｉｅ））が流れる。ここで、図５の例では、トランジスタＭＮ２２に流れる所定のバイアス電流ｉａが電流（ｎ×（ｉｂ−ｉｅ））と同じ値を示すように調整されている。そのため、出力電圧ＶＯＵＴに変動が無い場合には、出力トランジスタＭＰ１１のゲートに電流は流れない。

一方、出力電圧ＶＯＵＴが変動した場合、トランジスタＭＰ２２には、電流（ｉｂ＋ｉｃ−ｉｅ）のｎ倍の電流（ｎ×（ｉｂ＋ｉｃ−ｉｅ））が流れる。また、トランジスタＭＮ２２には、電流（ｎ×（ｉｂ−ｉｅ））と同じ値を示すバイアス電流ｉａが流れている。そのため、出力電圧ＶＯＵＴが変動した場合、出力トランジスタＭＰ１１のゲートには、トランジスタＭＰ２２に流れる電流と、トランジスタＭＮ２２に流れる電流と、の差電流（ｎ×ｉｃ）が流れる。つまり、キャパシタＣ１１によって生成された帰還電流ｉｃをｎ倍に増幅した電流がトランジスタＭＰ１１のゲート（ノードｖａ）に帰還する。

このように、本実施の形態にかかる半導体集積回路３は、実施の形態２と同等の効果を奏することができる。さらに、本実施の形態にかかる半導体集積回路３は、トランジスタＭＰ２１に並列にトランジスタＭＰ３１を備えることにより、トランジスタＭＰ２１に流れるバイアス電流ｉｂ成分を比較的小さくしている。それにより、本実施の形態にかかる半導体集積回路３は、増幅された帰還電流（ｎ×ｉｃ）を減少させることなく、トランジスタＭＰ２２，ＭＮ２２に流れるバイアス電流ｉａを小さくすることができる。その結果、消費電流の増大は抑制される。それに伴って、増幅回路ＡＭＰ１１の入力換算オフセット電圧の増大も抑制される。

ここで、トランジスタＭＰ３１に流れるバイアス電流ｉｅをトランジスタＭＮ２１に流れるバイアス電流ｉｂと同等程度にまで大きくして、トランジスタＭＰ２１に流れるバイアス電流ｉｂ成分をできるだけ小さくすることにより、消費電流の増大はさらに抑制される。それに伴って、増幅回路ＡＭＰ１１の入力換算オフセット電圧の増大もさらに抑制される。

なお、本実施の形態にかかる半導体集積回路３では、図１６に示す半導体集積回路２００と比較して、キャパシタＣ１１が１／ｎ倍となるため、ノードｖｂにて同等のａｃ特性を実現するためには、トランジスタＭＮ２３に流れる電流は１／√ｎ倍でよい。バイアス電流ｉａ，ｉｂの比が１：１であるならば、消費電流は、従来の２／√ｎ倍にまで抑制される。例えば、ｎ＝２０の場合、消費電流は、従来の約半分にまで抑制される。それに伴って、増幅回路ＡＭＰ１１の入力換算オフセット電圧も１／√ｎ倍にまで抑制される。

続いて、バイアス電流ｉａ，ｉｂ，ｉｅの設定の詳細について、計算式を用いて説明する。以下では、バイアス電流ｉａ，ｉｂの比をａ：ｂとする。また、トランジスタＭＰ２２、ＭＰ２１，ＭＰ３１にそれぞれ流れるバイアス電流成分の比をａ：ｄ：ｅとする。このとき、下記式（１）、（２）、（３）が成り立つ。

ｉｂ＝ｉｄ＋ｉｅ ・・・（１）
ｉｄ：ｉａ＝ｄ：ａ ・・・（２）
ｉａ：ｉｂ＝ａ：ｂ ・・・（３）

式（２）より、下記式（４）が成り立つ。

ｉｄ＝（ｄ／ａ）×ｉａ ・・・（４）

式（３）より、下記式（５）が成り立つ。

ｉｂ＝（ｂ／ａ）×ｉａ ・・・（５）

式（４）、（５）を式（１）に代入すると、下記式（６）のように表される。

（ｂ／ａ）×ｉａ＝（ｄ／ａ）×ｉａ＋ｉｅ ・・・（６）

ここで、ａ：ｄ＝ｎ：１であるため、式（６）は下記式（７）のように表される。

（ｂ／ａ）×ｉａ＝（１／ｎ）×ｉａ＋ｉｅ ・・・（７）

また、ａ：ｂ＝１：１と仮定すると、式（７）は下記式（８）のように表される。

ｉａ＝（１／ｎ）×ｉａ＋ｉｅ ・・・（８）

式（８）より、バイアス電流ｉａ，ｉｂの比を１：１にするためには、ｉｅ＝｛（ｎ−１）／ｎ｝×ｉａを満たすように設計されればよい。

なお、ここでは、バイアス電流ｉａ，ｉｂの比が１：１である場合を例に説明したが、これに限られない。バイアス電流ｉａ，ｉｂの比は任意に変更可能である。バイアス電流ｉａ，ｉｂの比やカレントミラー比ｎを調整することにより、ＤＣ特性、ＡＣ特性、ＴＲＡＮ特性のそれぞれの特性を改善することが可能である。

＜実施の形態４＞
図６は、実施の形態４にかかる半導体集積回路３ａの構成例を示す回路図である。図６に示す半導体集積回路３ａでは、図５に示す半導体集積回路３と比較して、各トランジスタの導電型（Ｐ型、Ｎ型）が異なる導電型のものに変更されている。また、電源電圧端子ＶＣＣ及び接地電圧端子ＧＮＤの接続関係が逆になっている。即ち、本実施の形態では、ＧＮＤ基準に代わってＶＣＣ基準の出力電圧ＶＯＵＴが生成される。

図６に示す半導体集積回路３ａは、出力トランジスタＭＮ１１ａと、増幅回路ＡＭＰ１１ａと、抵抗素子Ｒ１１ａ，Ｒ１２ａと、トランジスタＭＮ２１ａ，ＭＮ２２ａ，ＭＰ２１ａ，ＭＰ２２ａ，ＭＰ２３ａ，ＭＮ３１ａと、キャパシタＣ１１ａと、を備える。

ここで、出力トランジスタＭＮ１１ａ、増幅回路ＡＭＰ１１ａ、抵抗素子Ｒ１１ａ，Ｒ１２ａ、トランジスタＭＮ２１ａ，ＭＮ２２ａ，ＭＰ２１ａ，ＭＰ２２ａ，ＭＰ２３ａ，ＭＮ３１ａ及びキャパシタＣ１１ａは、それぞれ、図５における、出力トランジスタＭＰ１１、増幅回路ＡＭＰ１１、抵抗素子Ｒ１１，Ｒ１２、トランジスタＭＰ２１，ＭＰ２２，ＭＮ２１，ＭＮ２２，ＭＮ２３，ＭＰ３１及びキャパシタＣ１１に対応する。

本実施の形態にかかる半導体集積回路３ａでも、実施の形態３にかかる半導体集積回路３と同等の効果を奏することができる。なお、他の実施の形態においても同様のことが言える。

＜実施の形態５＞
図７は、実施の形態５にかかる半導体集積回路４の構成例を示す回路図である。図７に示す半導体集積回路４は、図５に示す半導体集積回路３と比較して、ノードｖｂとキャパシタＣ１１との間に抵抗素子Ｒ４１をさらに備える。半導体集積回路４のその他の回路構成及び動作については、半導体集積回路３と同様であるため、その説明を省略する。

本実施の形態にかかる半導体集積回路４は、抵抗素子Ｒ４１を備えることにより、複素平面における左半平面に零点（進んだ位相を戻すことのできる零点）を発生させることができる。それにより、本実施の形態にかかる半導体集積回路４は、位相補償用の帰還電流（ｎ×ｉｃ）の上限を設定することが可能になるため、位相補償用の帰還電流のパスの安定性を向上させたり、ＰＳＲＲ特性を改善させたりすることができる。

本実施の形態では、抵抗素子Ｒ４１が図５に示す半導体集積回路３に対して追加された場合について説明したが、これに限られない。抵抗素子Ｒ４１は、他の実施の形態にかかる半導体集積回路に対しても適宜追加可能である。

＜実施の形態６＞
図８は、実施の形態６にかかる半導体集積回路５の構成例を示す回路図である。図８に示す半導体集積回路５は、図５に示す半導体集積回路３と比較して、ゲインブースト回路ＧＢ５１をさらに備える。以下、具体的に説明する。

ゲインブースト回路ＧＢ５１は、トランジスタＭＮ５１，ＭＮ５２と、増幅回路（第２増幅部）ＡＭＰ５１と、を有する。本実施の形態では、トランジスタＭＮ５１，ＭＮ５２がＮチャネルＭＯＳトランジスタである場合を例に説明する。

トランジスタＭＮ５１では、ドレインが電源電圧端子ＶＣＣに接続され、ソースがノードｖｃに接続され、ゲートに出力電圧ＶＯＵＴが供給される。トランジスタＭＮ５２では、ドレインがノードｖｃに接続され、ソースが接地電圧端子ＧＮＤに接続され、ゲートにバイアス電圧Ｖｂｎ１１が供給される。増幅回路ＡＭＰ５１では、反転入力端子がノードｖｂに接続され、非反転入力端子がノードｖｃに接続され、出力端子がトランジスタＭＮ２３のゲートに接続される。

図９は、増幅回路ＡＭＰ５１の具体的構成の一例を示す図である。図９に示す増幅回路ＡＭＰ５１は、ＮチャネルＭＯＳトランジスタであるトランジスタＭＮ６〜ＭＮ９と、ＰチャネルＭＯＳトランジスタであるトランジスタＭＰ５〜ＭＰ９と、を有する。

トランジスタＭＮ６では、ソースが接地電圧端子ＧＮＤに接続され、ドレイン及びゲートがトランジスタＭＰ５のドレインに接続される。トランジスタＭＰ５では、ソースがトランジスタＭＰ９のドレインに接続され、ゲートが反転入力端子（ｉｎ−）に接続される。トランジスタＭＮ７では、ソースが接地電圧端子ＧＮＤに接続され、ドレイン及びゲートがトランジスタＭＰ６のドレインに接続される。トランジスタＭＰ６では、ソースがトランジスタＭＰ９のドレインに接続され、ゲートが非反転入力端子（ｉｎ＋）に接続される。トランジスタＭＰ９では、ソースが電源電圧端子ＶＣＣに接続され、ゲートにバイアス電圧Ｖｂｐ１１が供給される。

トランジスタＭＮ８では、ソースが接地電圧端子ＧＮＤに接続され、ドレインがトランジスタＭＰ７のドレイン及びゲートに接続され、ゲートがトランジスタＭＮ６のゲートに接続される。トランジスタＭＰ７では、ソースが電源電圧端子ＶＣＣに接続され、ゲートがトランジスタＭＰ８のゲートに接続される。トランジスタＭＮ９では、ソースが接地電圧端子ＧＮＤに接続され、ドレインがトランジスタＭＰ８のドレインに接続され、ゲートがトランジスタＭＮ７のゲートに接続される。トランジスタＭＰ８では、ソースが電源電圧端子ＶＣＣに接続される。

図８に戻り、半導体集積回路５のその他の回路構成については、図５に示す半導体集積回路３と同様であるため、その説明を省略する。

トランジスタＭＮ５１，ＭＮ５２は、レベルシフタを構成し、出力電圧ＶＯＵＴを低い電圧レベルにシフトしてノードｖｃから出力する。増幅回路ＡＭＰ５１は、ノードｖｃの電圧と、ノードｖｂの電圧と、の電位差を増幅してトランジスタＭＮ２３のゲートに出力する。即ち、増幅回路ＡＭＰ５１はトランジスタＭＮ２３をゲインブーストしている。

それにより、トランジスタＭＮ２３のトランスコンダクタンスｇｍが大きくなるため、ノードｖｂのインピーダンスは低くなる。それにより、トランジスタＭＮ２３に流す必要のある電流はさらに小さくなる。つまり、バイアス電流ｉａ，ｉｂをさらに小さくすることができる。その結果、消費電流の増大はさらに抑制され、それに伴って、増幅回路ＡＭＰ１１の入力換算オフセット電圧の増大もさらに抑制される。

また、本実施の形態にかかる半導体集積回路５は、上記したようにバイアス電流ｉａ，ｉｂを小さくすることができるため、消費電流を増大させることなくカレントミラー比ｎをさらに大きくすることができる。それにより、本実施の形態にかかる半導体集積回路５は、キャパシタＣ１１の規模をさらに小さくすることができる。

なお、出力電圧ＶＯＵＴを低いレベルにシフトする必要が無ければ、トランジスタＭＮ５１，ＭＮ５２は設けらなくても良い（図１０参照）。

本実施の形態では、ゲインブースト回路ＧＢ５１が図５に示す半導体集積回路５に対して追加された場合について説明したが、これに限られない。ゲインブースト回路ＧＢ５１は、他の実施の形態にかかる半導体集積回路に対しても適宜追加可能である。

＜実施の形態７＞
図１１は、実施の形態７にかかる半導体集積回路６の構成例を示す回路図である。図１１に示す半導体集積回路６は、図５に示す半導体集積回路３と比較して、トランジスタ（第４定電流トランジスタ）ＭＮ６１と、トランジスタ（第５定電流トランジスタ）ＭＮ６２と、をさらに備える。

本実施の形態では、トランジスタＭＮ６１，ＭＮ６２がＮチャネルＭＯＳトランジスタである場合を例に説明する。トランジスタＭＮ６１，ＭＮ６２は、それぞれトランジスタＭＮ２１，ＭＮ２２にカスコード接続される。より具体的には、トランジスタＭＮ６１は、ノードｖｂとトランジスタＭＮ２１との間に設けられ、ゲートにバイアス電圧Ｖｂｎ６１が供給される。トランジスタＭＮ６２は、ノードｖａとトランジスタＭＮ２２との間に設けられ、ゲートにバイアス電圧Ｖｂｎ６１が供給される。半導体集積回路６のその他の回路構成については、半導体集積回路３と同様であるため、その説明を省略する。

それにより、トランジスタＭＮ２１，ＭＮ２２のドレイン抵抗が大きくなるため、プロセス、電源電圧ＶＣＣ、温度等の変化によるバイアス電流ｉａ，ｉｂの変動は抑制される。それにより、増幅回路ＡＭＰ１１の出力端子に流れ込む誤差電流の変動が小さくなるため、当該増幅回路ＡＭＰ１１の入力換算オフセット電圧は効果的に抑制される。

本実施の形態では、トランジスタＭＮ６１，ＭＮ６２が図５に示す半導体集積回路５に対して追加された場合について説明したが、これに限られない。トランジスタＭＮ６１，ＭＮ６２は、他の実施の形態にかかる半導体集積回路に対しても適宜追加可能である。

＜実施の形態８＞
図１２は、実施の形態８にかかる半導体集積回路７の構成例を示す回路図である。図１２に示す半導体集積回路７は、上記した抵抗素子Ｒ４１、ゲインブースト回路ＧＢ５１及びトランジスタＭＮ６１，ＭＮ６２をいずれも備えている。半導体集積回路７の具体的構成については、その説明を省略する。

本実施の形態では、半導体集積回路７が抵抗素子Ｒ４１，ゲインブースト回路ＧＢ５１及びトランジスタＭＮ６１，ＭＮ６２をいずれも備えた場合を例に説明したが、これに限られない。半導体集積回路７は、抵抗素子Ｒ４１，ゲインブースト回路ＧＢ５１及びトランジスタＭＮ６１，ＭＮ６２のうちいずれか一つ又は二つを備えた構成にも適宜変更可能である。

図１３は、バイアス電圧生成部の第１構成例が明示された半導体集積回路７を半導体集積回路７ａとして示す回路図である。このバイアス電圧生成部は、定電流源Ｉ７１と、トランジスタＭＮ７１〜ＭＮ７３，ＭＰ７１，ＭＰ７２と、により構成される。図１４は、半導体集積回路７にバイアス電圧生成部の第２の構成例を追加して半導体集積回路７ｂとして示したものである。このバイアス電圧生成部は、定電流源Ｉ７１と、トランジスタＭＮ７１，ＭＮ７３，ＭＰ７２と、により構成される。なお、トランジスタＭＮ７１〜ＭＮ７３がＮチャネルＭＯＳトランジスタであって、トランジスタＭＰ７１，ＭＰ７２がＰチャネルＭＯＳトランジスタであるものとする。

以上のように、上記実施の形態にかかる半導体集積回路は、位相補償用のキャパシタによって生成される帰還電流を電流増幅部にて増幅して出力トランジスタのゲート（ノードｖａ）に帰還させる。それにより、上記実施の形態にかかる半導体集積回路は、位相補償用のキャパシタの規模を従来よりも小さくすることができる。その結果、上記実施の形態にかかる半導体集積回路は、回路規模の増大を抑制することができる。

さらに、上記実施の形態にかかる半導体集積回路は、トランジスタＭＰ２１に並列にトランジスタＭＰ３１を備えることにより、トランジスタＭＰ２１に流れるバイアス電流ｉｂ成分を比較的小さくしている。それにより、上記実施の形態にかかる半導体集積回路は、増幅された帰還電流を減少させることなく、トランジスタＭＰ２２，ＭＮ２２に流れるバイアス電流ｉａを小さくすることができる。その結果、消費電流の増大は抑制される。それに伴って、増幅回路ＡＭＰ１１の入力換算オフセット電圧の増大も抑制される。

なお、上記実施の形態にかかる半導体集積回路は、近年要求の高いＬｏｗ−Ｄｒｏｐｏｕｔ構成を採用する場合に、特に有効である。

（従来技術との比較）
特許文献２に開示された構成は、位相補償用帰還電流を増幅する構成（例えば、カレントミラー回路）を有していない。したがって、この構成では、位相補償用キャパシタの規模が大きくなるという問題がある。一方、上記実施の形態にかかる半導体集積回路では、このような問題は発生しない。

特許文献３に開示された構成は、ミラー効果を利用した位相補償を行っていない。一方、上記実施の形態にかかる半導体集積回路は、ミラー効果を利用した位相補償を行い、かつ、位相補償用帰還電流を増幅する構成を有している。さらに、特許文献３に開示された構成と、上記実施の形態にかかる半導体集積回路の構成とでは、位相補償用帰還電流の帰還先が異なる。要するに、特許文献３に開示された構成と、上記実施の形態にかかる半導体集積回路の構成とでは、回路構成がまったく異なる。

また、特許文献４に開示された構成では、カレントミラー回路の出力側に位相補償用帰還電流が供給されている。つまり、このカレントミラー回路では、位相補償用帰還電流は増幅されていない。一方、上記実施の形態にかかる半導体集積回路は、位相補償用帰還電流をカレントミラー回路で増幅している。そのため、上記実施の形態にかかる半導体集積回路は、位相補償用キャパシタの規模をより小さくすることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

上記実施の形態では、半導体集積回路１〜７，１ａ，３ａ，５ａ，７ａ，７ｂがシリーズレギュレータである場合を例に説明したが、これに限られない。半導体集積回路１〜７，１ａ，３ａ，５ａ，７ａ，７ｂは、増幅回路であってもよい。

また、上記実施の形態では、半導体集積回路１〜７，１ａ，３ａ，５ａ，７ａ，７ｂが抵抗素子Ｒ１１，Ｒ１２を備えた場合を例に説明したが、これに限られない。半導体集積回路１〜７，１ａ，３ａ，５ａ，７ａ，７ｂは、出力電圧ＶＯＵＴを分圧する必要がなければ、抵抗素子Ｒ１１，Ｒ１２を備えない構成に適宜変更可能である。

１〜７，１ａ，３ａ，５ａ，７ａ，７ｂ 半導体集積回路
１１ 位相補償部
１２ 電流増幅部
Ａ１１ 交流電圧源
ＡＭＰ１１，ＡＭＰ１１ａ，ＡＭＰ５１ 増幅回路
Ｃ１１，Ｃ１１ａ 位相補償用キャパシタ
ＧＢ５１，ＧＢ５１ａ ゲインブースト回路
Ｉ７１ 定電流源
ＭＮ１〜ＭＮ９ ＮチャネルＭＯＳトランジスタ
ＭＮ２１〜ＭＮ２３，ＭＮ５１，ＭＮ５２ ＮチャネルＭＯＳトランジスタ
ＭＮ６１，ＭＮ６２，ＭＮ７１〜ＭＮ７３ ＮチャネルＭＯＳトランジスタ
ＭＮ１１ａ，ＭＮ２１ａ，ＭＮ２２ａ，ＭＮ３１ａ ＮチャネルＭＯＳトランジスタ
ＭＰ１〜ＭＰ９ ＰチャネルＭＯＳトランジスタ
ＭＰ１１，ＭＰ２１，ＭＰ２２ ＰチャネルＭＯＳトランジスタ
ＭＰ２１ａ，ＭＰ２２ａ，ＭＰ２３ａ ＰチャネルＭＯＳトランジスタ
ＭＰ３１，ＭＰ７１，ＭＰ７２ ＰチャネルＭＯＳトランジスタ
Ｒ１１，Ｒ１１ａ，Ｒ１２，Ｒ１２ａ，Ｒ４１ 抵抗素子
ｖａ，ｖｂ，ｖｃ ノード

Claims (8)

1. 制御信号に応じた出力電圧を生成する出力トランジスタと、
   前記出力電圧に応じた電圧レベルの帰還信号と、基準電圧と、の電位差を増幅して前記制御信号として出力する第１増幅部と、
   前記出力電圧の変動に応じた第１電流を生成するキャパシタと、
   前記第１電流を増幅して第２電流として生成し、当該第２電流を前記制御信号に重畳する電流増幅部と、を備え、
   前記電流増幅部は、
   第１トランジスタと、
   前記第１トランジスタにカレントミラー接続され、前記第１トランジスタに流れる電流に応じた電流が流れる第２トランジスタと、
   前記第１トランジスタに直列接続され、第１所定電流が流れる第１定電流トランジスタと、
   前記第２トランジスタに直列接続され、第２所定電流が流れる第２定電流トランジスタと、を有し、
   前記第１トランジスタと前記第１定電流トランジスタとの間に設けられたソースフォロア回路と、
   前記出力電圧に応じた電圧と、前記ソースフォロア回路のソース電圧と、の電位差を増幅し、前記ソースフォロア回路のゲートに供給する第２増幅部と、をさらに備え、
   前記キャパシタは、前記ソースフォロア回路のソース電圧の変動に応じた前記第１電流を生成し、
   前記キャパシタによって生成される前記第１電流は、前記第１トランジスタと前記第１定電流トランジスタとの間のノードに供給され、
   前記電流増幅部は、前記第２トランジスタに流れる電流と前記第２定電流トランジスタに流れる前記第２所定電流との差電流を前記第２電流として生成する、
   半導体集積回路。
2. 前記キャパシタと前記ノードとの間に抵抗素子をさらに備えた請求項１に記載の半導体集積回路。
3. 前記第１定電流トランジスタにカスコード接続され、前記第１所定電流が流れる第４定電流トランジスタと、
   前記第２定電流トランジスタにカスコード接続され、前記第２所定電流が流れる第５定電流トランジスタと、をさらに備えた請求項１に記載の半導体集積回路。
4. 制御信号に応じた出力電圧を生成する出力トランジスタと、
   前記出力電圧に応じた電圧レベルの帰還信号と、基準電圧と、の電位差を増幅して前記制御信号として出力する第１増幅部と、
   前記出力電圧の変動に応じた第１電流を生成するキャパシタと、
   前記第１電流を増幅して第２電流として生成し、当該第２電流を前記制御信号に重畳する電流増幅部と、を備え、
   前記電流増幅部は、
   第１トランジスタと、
   前記第１トランジスタにカレントミラー接続され、前記第１トランジスタに流れる電流に応じた電流が流れる第２トランジスタと、
   前記第１トランジスタに直列接続され、第１所定電流が流れる第１定電流トランジスタと、
   前記第２トランジスタに直列接続され、第２所定電流が流れる第２定電流トランジスタと、
   前記第１トランジスタに並列接続され、第３所定電流が流れる第３定電流トランジスタと、を有し、
   前記キャパシタにより生成される前記第１電流は、前記第１トランジスタ及び前記第３定電流トランジスタと、前記第１定電流トランジスタと、の間のノードに供給され、
   前記電流増幅部は、前記第２トランジスタに流れる電流と前記第２定電流トランジスタに流れる前記第２所定電流との差電流を前記第２電流として生成する、
   半導体集積回路。
5. 前記第１トランジスタ及び前記第３定電流トランジスタと、前記第１定電流トランジスタと、の間に設けられ、ゲートに前記出力電圧が印加されるソースフォロア回路をさらに備え、
   前記キャパシタは、前記ソースフォロア回路のソース電圧の変動に応じた前記第１電流を生成する、請求項４に記載の半導体集積回路。
6. 前記キャパシタと前記ノードとの間に抵抗素子をさらに備えた請求項５に記載の半導体集積回路。
7. 前記出力電圧に応じた電圧と、前記ソースフォロア回路のソース電圧と、の電位差を増幅し、前記ソースフォロア回路のゲートに供給する第２増幅部をさらに備えた、請求項５に記載の半導体集積回路。
8. 前記第１定電流トランジスタにカスコード接続され、前記第１所定電流が流れる第４定電流トランジスタと、
   前記第２定電流トランジスタにカスコード接続され、前記第２所定電流が流れる第５定電流トランジスタと、をさらに備えた請求項５に記載の半導体集積回路。

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