JP6266333B2 - ボルテージレギュレータ - Google Patents
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Description
従来のボルテージレギュレータは、PMOSトランジスタ103、104、106、108、111、121と、NMOSトランジスタ105、107、109、114、122と、抵抗112、113と、容量801、802と、基準電圧回路131と、定電流回路110と、グラウンド端子100と、電源端子101と、出力端子102を備えている。
PMOSトランジスタ103、104、106、108と、NMOSトランジスタ105、107、109、114と、定電流回路110で誤差増幅回路を構成している。
本発明は、上記課題に鑑みてなされ、軽負荷時にリーク電流Ileakによって出力電圧Voutが増大することを防止できるボルテージレギュレータを提供する。
ボルテージレギュレータの出力端子にNMOSトランジスタを接続し、出力トランジスタのリーク電流で出力電圧が上昇すると、NMOSトランジスタにリーク電流を流すようにすることで、出力電圧が増大することを防止するリーク電流制御回路を備えた。
<第一の実施形態>
図1は、第一の実施形態のボルテージレギュレータの回路図である。
図4は、第二の実施形態のボルテージレギュレータの回路図である。第一の実施形態との違いは、誤差増幅回路の入力段にPMOSトランジスタを用いた点である。第二の実施形態のボルテージレギュレータは、PMOSトランジスタ501、502、505、508、121、111と、NMOSトランジスタ503、504、506、507、122、123と、抵抗112、113と、基準電圧回路511と、定電流回路512と、グラウンド端子100と、電源端子101と、出力端子102を備えている。PMOSトランジス501、502、505、508と、NMOSトランジスタ503、504、506、507と、定電流回路512で誤差増幅回路を構成している。PMOSトランジスタ121と、NMOSトランジスタ123、122でリーク電流制御回路を構成している。
101 電源端子
102 出力端子
131、511 基準電圧回路
110、301、512、601 定電流回路
Claims (5)
- 出力トランジスタが出力する出力電圧を分圧した分圧電圧と基準電圧の差を増幅して出力し、前記出力トランジスタのゲートを制御する誤差増幅回路と、
入力端子が前記誤差増幅回路に接続され、出力端子が前記出力トランジスタのドレインに接続され、前記出力トランジスタに発生するリーク電流で前記出力電圧が上昇したときに、前記リーク電流を引き抜くことによって、前記出力電圧の上昇を防止するリーク電流制御回路と、を備え
前記リーク電流制御回路は、ゲートが前記誤差増幅回路に接続され、前記リーク電流の増加を検出する第一のトランジスタと、ゲートが前記誤差増幅回路に接続され、ドレインが前記第一のトランジスタのドレインに接続され、前記リーク電流の増加を検出する第二のトランジスタと、ゲートが前記第一のトランジスタのドレインに接続され、ドレインが前記出力トランジスタのドレインに接続され、前記リーク電流を流す第三のトランジスタと、
を備えることを特徴とするボルテージレギュレータ。 - 前記リーク電流制御回路は、さらに前記第三のトランジスタのソースに接続された第一の定電流回路を備えることを特徴とする請求項1に記載のボルテージレギュレータ。
- 前記リーク電流制御回路は、さらに前記第三のトランジスタのソースに接続された抵抗を備えることを特徴とする請求項1に記載のボルテージレギュレータ。
- 前記誤差増幅回路は、
ゲートに前記基準電圧が入力される第一のNMOSトランジスタと、
ゲートおよびドレインが前記第一のNMOSトランジスタのドレインに接続され、ソースが電源端子に接続された第一のPMOSトランジスタと、
ゲートが前記第一のPMOSトランジスタのゲートおよびドレインに接続され、ソースが電源端子に接続された第二のPMOSトランジスタと、
ゲートおよびドレインが前記第二のPMOSトランジスタのドレインに接続され、ソースがグラウンド端子に接続された第二のNMOSトランジスタと、
ゲートが前記第二のNMOSトランジスタのゲートおよびドレインと前記第一のトランジスタのゲートに接続され、ソースがグラウンド端子に接続された第三のNMOSトランジスタと、
ドレインが前記第三のNMOSトランジスタのドレインと前記出力トランジスタのゲートに接続され、ソースが電源端子に接続された第三のPMOSトランジスタと、
ゲートおよびドレインが前記第三のPMOSトランジスタのゲートと前記第二のトランジスタのゲートに接続され、ソースが電源端子に接続された第四のPMOSトランジスタと、
ゲートに前記分圧電圧が入力され、ドレインが前記第四のPMOSトランジスタのゲートおよびドレインに接続された第四のNMOSトランジスタと、
前記第一のNMOSトランジスタのソースと前記第四のNMOSトランジスタのソースに接続された第二の定電流回路と、
を備えることを特徴とする請求項1から3のいずれかに記載のボルテージレギュレータ。 - 前記誤差増幅回路は、
ゲートに前記基準電圧が入力される第一のPMOSトランジスタと、
ゲートおよびドレインが前記第一のPMOSトランジスタのドレインに接続され、ソースがグラウンド端子に接続された第一のNMOSトランジスタと、
ゲートが前記第一のNMOSトランジスタのゲートおよびドレインに接続され、ソースがグラウンド端子に接続された第二のNMOSトランジスタと、
ゲートおよびドレインが前記第二のNMOSトランジスタのドレインに接続され、ソースが電源端子に接続された第二のPMOSトランジスタと、
ゲートが前記第二のPMOSトランジスタのゲートおよびドレインと前記第二のトランジスタのゲートに接続され、ソースが電源端子に接続された第三のPMOSトランジスタと、
ドレインが前記第三のPMOSトランジスタのドレインと前記出力トランジスタのゲートに接続され、ソースがグラウンド端子に接続された第三のNMOSトランジスタと、
ゲートおよびドレインが前記第三のNMOSトランジスタのゲートと前記第一のトランジスタのゲートに接続され、ソースがグラウンド端子に接続された第四のNMOSトランジスタと、
ゲートに前記分圧電圧が入力され、ドレインが前記第四のNMOSトランジスタのゲートおよびドレインに接続された第四のPMOSトランジスタと、
前記第一のPMOSトランジスタのソースと前記第四のPMOSトランジスタのソースに接続された第二の定電流回路と、
を備えることを特徴とする請求項1から3のいずれかに記載のボルテージレギュレータ。
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