JP6266333B2 - ボルテージレギュレータ - Google Patents

Description

本発明は、出力トランジスタのリーク電流による出力電圧の増大を防ぐリーク電流制御回路を備えたボルテージレギュレータに関する。

図７は、従来のボルテージレギュレータを示す回路図である。
従来のボルテージレギュレータは、ＰＭＯＳトランジスタ１０３、１０４、１０６、１０８、１１１、１２１と、ＮＭＯＳトランジスタ１０５、１０７、１０９、１１４、１２２と、抵抗１１２、１１３と、容量８０１、８０２と、基準電圧回路１３１と、定電流回路１１０と、グラウンド端子１００と、電源端子１０１と、出力端子１０２を備えている。
ＰＭＯＳトランジスタ１０３、１０４、１０６、１０８と、ＮＭＯＳトランジスタ１０５、１０７、１０９、１１４と、定電流回路１１０で誤差増幅回路を構成している。

容量８０１は、出力端子１０２の出力電圧Ｖｏｕｔを直接誤差増幅回路の内部にフィードバックする。このように構成すると、ボルテージレギュレータの周波数特性において、高周波域にゼロ点ｆｚｃｐが追加される。従って、ゼロ点ｆｚｆｂを低周波側に設定することが出来るので、三段増幅方式のボルテージレギュレータあっても十分な位相余裕を得ることが可能となる。また、ゼロ点f z f bを低周波側に設定することにより、ＰＳＲＲ特性を向上させることも可能になる。三段増幅方式のボルテージレギュレータをこのように構成すると、出力容量に低ＥＳＲのセラミックコンデンサを使用することが可能になり、リップルの小さな出力電圧Ｖｏｕｔを得ることができる（例えば、特許文献１図１０参照）。

特開２００６−１２７２２５号公報

しかしながら、従来のボルテージレギュレータは、高温で出力端子１０２に接続される負荷が小さい軽負荷時に、ＰＭＯＳトランジスタ１１１からのリーク電流Ｉｌｅａｋによって出力電圧Ｖｏｕｔが増大するという課題があった。
本発明は、上記課題に鑑みてなされ、軽負荷時にリーク電流Ｉｌｅａｋによって出力電圧Ｖｏｕｔが増大することを防止できるボルテージレギュレータを提供する。

従来の課題を解決するため、本発明のボルテージレギュレータは以下のような構成とした。
ボルテージレギュレータの出力端子にＮＭＯＳトランジスタを接続し、出力トランジスタのリーク電流で出力電圧が上昇すると、ＮＭＯＳトランジスタにリーク電流を流すようにすることで、出力電圧が増大することを防止するリーク電流制御回路を備えた。

本発明のボルテージレギュレータは、出力端子にトランジスタを接続し、軽負荷時にリーク電流により出力電圧が上昇するとトランジスタにリーク電流を流すようにすることで、出力電圧が増大することを防止することができる。

第一の実施形態のボルテージレギュレータの構成を示す回路図である。 第一の実施形態のボルテージレギュレータの他の例を示す回路図である。 第一の実施形態のボルテージレギュレータの他の例を示す回路図である。 第二の実施形態のボルテージレギュレータの構成を示す回路図である。 第二の実施形態のボルテージレギュレータの他の例を示す回路図である。 第二の実施形態のボルテージレギュレータの他の例を示す回路図である。 従来のボルテージレギュレータの構成を示す回路図である。

以下、本発明の実施形態について図面を参照して説明する。
＜第一の実施形態＞
図１は、第一の実施形態のボルテージレギュレータの回路図である。

第一の実施形態のボルテージレギュレータは、ＰＭＯＳトランジスタ１０３、１０４、１０６、１０８、１２１、１１１と、ＮＭＯＳトランジスタ１０５、１０７、１０９、１１４、１２２、１２３と、抵抗１１２、１１３と、基準電圧回路１３１と、定電流回路１１０と、グラウンド端子１００と、電源端子１０１と、出力端子１０２を備えている。ＰＭＯＳトランジス１０３、１０４、１０６、１０８と、ＮＭＯＳトランジスタ１０５、１０７、１０９、１１４と、定電流回路１１０で誤差増幅回路を構成している。ＰＭＯＳトランジスタ１２１と、ＮＭＯＳトランジスタ１２３、１２２でリーク電流制御回路を構成している。

次に、第一の実施形態のボルテージレギュレータの接続について説明する。基準電圧回路１３１は、正極はＮＭＯＳトランジスタ１０５のゲートに接続され、負極はグラウンド端子１００に接続される。ＮＭＯＳトランジスタ１０５は、ソースはＮＭＯＳトランジスタ１０７のソースに接続され、ドレインはＰＭＯＳトランジスタ１０４のゲートおよびドレインに接続される。ＰＭＯＳトランジスタ１０４のソースは電源端子１０１に接続される。定電流回路１１０は、一方の端子はＮＭＯＳトランジスタ１０５のソースに接続され、もう一方の端子はグラウンド端子１００に接続される。ＰＭＯＳトランジスタ１０３は、ゲートはＰＭＯＳトランジスタ１０４のゲートおよびドレインに接続され、ドレインはＮＭＯＳトランジスタ１１４のゲートおよびドレインに接続され、ソースは電源端子１０１に接続される。ＮＭＯＳトランジスタ１１４のソースはグラウンド端子１００に接続される。ＮＭＯＳトランジスタ１０９は、ゲートはＮＭＯＳトランジスタ１１４のゲートおよびドレインに接続され、ドレインはＰＭＯＳトランジスタ１０８のドレインに接続され、ソースはグラウンド端子１００に接続される。ＰＭＯＳトランジスタ１０８は、ゲートはＰＭＯＳトランジスタ１０６のゲートおよびドレインに接続され、ソースは電源端子１０１に接続される。ＰＭＯＳトランジスタ１０６のソースは電源端子１０１に接続される。ＮＭＯＳトランジスタ１０７は、ゲートは抵抗１１３と抵抗１１２の接続点に接続され、ドレインはＰＭＯＳトランジスタ１０６のゲートおよびドレインに接続される。抵抗１１３のもう一方の端子は出力端子１０２に接続され、抵抗１１２のもう一方の端子はグラウンド端子１００に接続される。ＰＭＯＳトランジスタ１２１は、ゲートはＰＭＯＳトランジスタ１０８のゲートに接続され、ドレインはＮＭＯＳトランジスタ１２２のドレインに接続され、ソースは電源端子１０１に接続される。ＮＭＯＳトランジスタ１２２は、ゲートはＮＭＯＳトランジスタ１０９のゲートに接続され、ソースはグラウンド端子１００に接続される。ＮＭＯＳトランジスタ１２３は、ゲートはＮＭＯＳトランジスタ１２２のドレインに接続され、ドレインは出力端子１０２に接続され、ソースはグラウンド端子１００に接続される。ＰＭＯＳトランジスタ１１１は、ゲートはＰＭＯＳトランジスタ１０８のドレインに接続され、ドレインは出力端子１０２に接続され、ソースは電源端子１０１に接続される。

次に、第一の実施形態のボルテージレギュレータの動作について説明する。電源端子１０１に電源電圧ＶＤＤが入力されると、ボルテージレギュレータは、出力端子１０２から出力電圧Ｖｏｕｔを出力する。抵抗１１２と１１３は、出力電圧Ｖｏｕｔを分圧し、帰還電圧Ｖｆｂを出力する。誤差増幅回路は、基準電圧回路１３１の基準電圧Ｖｒｅｆと帰還電圧Ｖｆｂとを比較し、出力電圧Ｖｏｕｔが一定になるよう出力トランジスタとして動作するＰＭＯＳトランジスタ１１１のゲート電圧を制御する。

出力電圧Ｖｏｕｔが所定電圧よりも高いと、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなる。従って、誤差増幅回路の出力信号（ＰＭＯＳトランジスタ１１１のゲート電圧）が高くなり、ＰＭＯＳトランジスタ１１１がオフしていくので出力電圧Ｖｏｕｔは低くなる。また、出力電圧Ｖｏｕｔが所定電圧よりも低いと、上記と逆の動作をして、出力電圧Ｖｏｕｔは高くなる。この様にして、ボルテージレギュレータは、出力電圧Ｖｏｕｔが一定になるように動作する。

ＰＭＯＳトランジスタ１２１に流れる電流をＩ２、ＮＭＯＳトランジスタ１２２に流れる電流をＩ１、ＮＭＯＳトランジスタ１２３に流れる電流をＩ３とする。出力電圧Ｖｏｕｔが一定になるように動作しているとき、Ｖｒｅｆ≒Ｖｆｂが成り立ちＮＭＯＳトランジスタ１０５とＮＭＯＳトランジスタ１０７に流れる電流は等しくなる。ＮＭＯＳトランジスタ１０５とＮＭＯＳトランジスタ１０７の電流を折り返して得られる電流Ｉ２、Ｉ１はＩ１＞Ｉ２の関係になるように設定されており、ＮＭＯＳトランジスタ１２３のゲートはグラウンドレベルとなる。このため、ＮＭＯＳトランジスタ１２３はオフして電流を流すことはない。

ここで、高温で出力端子１０２に小さい負荷が接続された軽負荷時について考える。抵抗１１３の抵抗値をＲＦ、抵抗１１２の抵抗値をＲＳ、出力端子１０２に接続された負荷（図示なし）の抵抗値をＲＬとする。高温状態となり、ＰＭＯＳトランジスタ１１１からリーク電流Ｉｌｅａｋが発生すると、そのリーク電流Ｉｌｅａｋが抵抗１１２、１１３及び負荷に流れ電圧が発生する。この電圧は、Ｉｌｅａｋ×ＲＬ×（ＲＦ＋ＲＳ）／（ＲＬ＋ＲＦ＋ＲＳ）で表される。

帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなると、誤差増幅回路はＰＭＯＳトランジスタ１１１のゲート電圧を高くして、出力電流を少なくする。更に帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなると、誤差増幅回路はＰＭＯＳトランジスタ１１１をオフする。しかしながら、高温状態でリーク電流Ｉｌｅａｋが大きい時は、Ｉｌｅａｋ×ＲＬ×（ＲＦ＋ＲＳ）／（ＲＬ＋ＲＦ＋ＲＳ）が所望の出力電圧Ｖｏｕｔより高くなる。この状態では、誤差増幅回路が出力電圧Ｖｏｕｔを制御することが出来ず、出力電圧Ｖｏｕｔは所望の電圧より高くなってしまう。

ここで、ＰＭＯＳトランジスタ１１１のリーク電流Ｉｌｅａｋが上昇して、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなると、ＮＭＯＳトランジスタ１０５に流れる電流が減少し、ＮＭＯＳトランジスタ１０７に流れる電流が増加する。従って、電流Ｉ１が減少し電流Ｉ２が増加すると、ＮＭＯＳトランジスタ１２３のゲート電圧が上昇し、ＮＭＯＳトランジスタ１２３が電流Ｉ３を流す。ＰＭＯＳトランジスタ１１１のリーク電流Ｉｌｅａｋは、この電流Ｉ３として出力端子１０２から引き抜かれる。従って、抵抗１１２、１１３及び負荷にリーク電流Ｉｌｅａｋが流れなくなり、出力電圧Ｖｏｕｔが上昇することを抑制することができる。

なお、出力電圧Ｖｏｕｔが上昇すると、ＮＭＯＳトランジスタ１２３のゲート電圧がより上昇する負帰還回路を構成しているため、高温、軽負荷時のリーク電流制御回路の動作によって出力電圧Ｖｏｕｔは狙い値よりも少し高い電圧が出力される。

また、本実施形態を高温時として説明したが、出力トランジスタにリーク電流Ｉｌｅａｋが発生している状態であればリーク電流制御回路を動作させることが出来るので、高温時以外でも出力電圧Ｖｏｕｔが上昇することを抑制することができる。

以上説明したように、第一の実施形態のボルテージレギュレータは、出力端子１０２にＮＭＯＳトランジスタ１２３を接続し、ＰＭＯＳトランジスタ１１１のリーク電流Ｉｌｅａｋで出力電圧Ｖｏｕｔが上昇するとＮＭＯＳトランジスタ１２３にリーク電流Ｉｌｅａｋを流すようにすることで、出力電圧Ｖｏｕｔが増大することを防止することができる。

図２は、第一の実施形態のボルテージレギュレータの他の例を示した回路図である。図１との違いはＮＭＯＳトランジスタ１２３のソースに定電流回路３０１を追加した点である。このような構成にして負帰還回路の利得を落とすことで、負帰還回路が発振することを防止することができる。従って、より安定したボルテージレギュレータを構成することが出来る。

図３は、第一の実施形態のボルテージレギュレータの他の例を示した回路図である。このように、ＮＭＯＳトランジスタ１２３のソースに抵抗４０１を追加しても、同様の効果を得ることができる。

＜第二の実施形態＞
図４は、第二の実施形態のボルテージレギュレータの回路図である。第一の実施形態との違いは、誤差増幅回路の入力段にＰＭＯＳトランジスタを用いた点である。第二の実施形態のボルテージレギュレータは、ＰＭＯＳトランジスタ５０１、５０２、５０５、５０８、１２１、１１１と、ＮＭＯＳトランジスタ５０３、５０４、５０６、５０７、１２２、１２３と、抵抗１１２、１１３と、基準電圧回路５１１と、定電流回路５１２と、グラウンド端子１００と、電源端子１０１と、出力端子１０２を備えている。ＰＭＯＳトランジス５０１、５０２、５０５、５０８と、ＮＭＯＳトランジスタ５０３、５０４、５０６、５０７と、定電流回路５１２で誤差増幅回路を構成している。ＰＭＯＳトランジスタ１２１と、ＮＭＯＳトランジスタ１２３、１２２でリーク電流制御回路を構成している。

次に、第二の実施形態のボルテージレギュレータの接続について説明する。基準電圧回路５１１は、正極はＰＭＯＳトランジスタ５０２のゲートに接続され、負極はグラウンド端子１００に接続される。ＰＭＯＳトランジスタ５０２は、ソースはＰＭＯＳトランジスタ５０５のソースに接続され、ドレインはＮＭＯＳトランジスタ５０４のゲートおよびドレインに接続される。ＮＭＯＳトランジスタ５０４のソースはグラウンド１００に接続される。定電流回路５１２は、一方の端子はＰＭＯＳトランジスタ５０５のソースに接続され、もう一方の端子は電源端子１０１に接続される。ＮＭＯＳトランジスタ５０３は、ゲートはＮＭＯＳトランジスタ５０４のゲートおよびドレインに接続され、ドレインはＰＭＯＳトランジスタ５０１のゲートおよびドレインに接続され、ソースはグラウンド端子１００に接続される。ＰＭＯＳトランジスタ５０１のソースは電源端子１０１に接続される。ＰＭＯＳトランジスタ５０８は、ゲートはＰＭＯＳトランジスタ５０１のゲートおよびドレインに接続され、ドレインはＮＭＯＳトランジスタ５０７のドレインに接続され、ソースは電源端子１０１に接続される。ＮＭＯＳトランジスタ５０７は、ゲートはＮＭＯＳトランジスタ５０６のゲートおよびドレインに接続され、ソースはグラウンド端子１００に接続される。ＮＭＯＳトランジスタ５０６のソースはグラウンド端子１００に接続される。ＰＭＯＳトランジスタ５０５は、ゲートは抵抗１１３と抵抗１１２の接続点に接続され、ドレインはＮＭＯＳトランジスタ５０６のゲートおよびドレインに接続される。抵抗１１３のもう一方の端子は出力端子１０２に接続され、抵抗１１２のもう一方の端子はグラウンド端子１００に接続される。ＰＭＯＳトランジスタ１２１は、ゲートはＰＭＯＳトランジスタ５０１のゲートおよびドレインに接続され、ドレインはＮＭＯＳトランジスタ１２２のドレインに接続され、ソースは電源端子１０１に接続される。ＮＭＯＳトランジスタ１２２は、ゲートはＮＭＯＳトランジスタ５０７のゲートに接続され、ソースはグラウンド端子１００に接続される。ＮＭＯＳトランジスタ１２３は、ゲートはＮＭＯＳトランジスタ１２２のドレインに接続され、ドレインは出力端子１０２に接続され、ソースはグラウンド端子１００に接続される。ＰＭＯＳトランジスタ１１１は、ゲートはＰＭＯＳトランジスタ５０８のドレインに接続され、ドレインは出力端子１０２に接続され、ソースは電源端子１０１に接続される。

次に、第二の実施形態のボルテージレギュレータの動作について説明する。電源端子１０１に電源電圧ＶＤＤが入力されると、ボルテージレギュレータは、出力端子１０２から出力電圧Ｖｏｕｔを出力する。抵抗１１２と１１３は、出力電圧Ｖｏｕｔを分圧し、帰還電圧Ｖｆｂを出力する。誤差増幅回路は、基準電圧回路５１１の基準電圧Ｖｒｅｆと帰還電圧Ｖｆｂとを比較し、出力電圧Ｖｏｕｔが一定になるよう出力トランジスタとして動作するＰＭＯＳトランジスタ１１１のゲート電圧を制御する。

出力電圧Ｖｏｕｔが所定電圧よりも高いと、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなる。従って、誤差増幅回路の出力信号（ＰＭＯＳトランジスタ１１１のゲート電圧）が高くなり、ＰＭＯＳトランジスタ１１１がオフしていくので出力電圧Ｖｏｕｔは低くなる。また、出力電圧Ｖｏｕｔが所定電圧よりも低いと、上記と逆の動作をして、出力電圧Ｖｏｕｔは高くなる。この様にして、ボルテージレギュレータは、出力電圧Ｖｏｕｔが一定になるように動作する。

ＰＭＯＳトランジスタ１２１に流れる電流をＩ２、ＮＭＯＳトランジスタ１２２流れる電流をＩ１、ＮＭＯＳトランジスタ１２３に流れる電流をＩ３とする。出力電圧Ｖｏｕｔが一定になるように動作しているとき、Ｖｒｅｆ≒Ｖｆｂが成り立ちＰＭＯＳトランジスタ５０２とＰＭＯＳトランジスタ５０５に流れる電流は等しくなる。ＰＭＯＳトランジスタ５０２とＰＭＯＳトランジスタ５０５の電流を折り返して得られる電流Ｉ２、Ｉ１はＩ１＞Ｉ２の関係になるように設定されており、ＮＭＯＳトランジスタ１２３のゲートはグラウンドレベルとなる。このため、ＮＭＯＳトランジスタ１２３はオフして電流を流すことはない。

ここで、高温で出力端子１０２に小さい負荷が接続された軽負荷時について考える。抵抗１１３の抵抗値をＲＦ、抵抗１１２の抵抗値をＲＳ、出力端子１０２に接続された小さい負荷（図示なし）の抵抗値をＲＬとする。高温状態となり、ＰＭＯＳトランジスタ１１１からリーク電流Ｉｌｅａｋが発生すると、そのリーク電流Ｉｌｅａｋが抵抗１１２、１１３及び負荷に流れ電圧が発生する。この電圧は、Ｉｌｅａｋ×ＲＬ×（ＲＦ＋ＲＳ）／（ＲＬ＋ＲＦ＋ＲＳ）で表される。

帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなると、誤差増幅回路はＰＭＯＳトランジスタ１１１のゲート電圧を高くして、出力電流を少なくする。更に帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなると、誤差増幅回路はＰＭＯＳトランジスタ１１１をオフする。しかしながら、高温状態でリーク電流Ｉｌｅａｋが大きい時は、Ｉｌｅａｋ×ＲＬ×（ＲＦ＋ＲＳ）／（ＲＬ＋ＲＦ＋ＲＳ）が所望の出力電圧Ｖｏｕｔより高くなる。この状態では、誤差増幅回路が出力電圧Ｖｏｕｔを制御することが出来ず、出力電圧Ｖｏｕｔは所望の電圧より高くなってしまう。ここで、ＰＭＯＳトランジスタ１１１のリーク電流Ｉｌｅａｋが上昇して、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなると、ＮＭＯＳトランジスタ１０５に流れる電流が減少し、ＮＭＯＳトランジスタ１０７に流れる電流が増加する。従って、電流Ｉ１が減少し電流Ｉ２が増加すると、ＮＭＯＳトランジスタ１２３のゲート電圧が上昇し、ＮＭＯＳトランジスタ１２３が電流Ｉ３を流す。ＰＭＯＳトランジスタ１１１のリーク電流Ｉｌｅａｋは、この電流Ｉ３として出力端子１０２から引き抜かれる。従って、抵抗１１２、１１３及び負荷にリーク電流Ｉｌｅａｋが流れなくなり、出力電圧Ｖｏｕｔが上昇することを抑制することができる。

なお、出力電圧Ｖｏｕｔが上昇すると、ＮＭＯＳトランジスタ１２３のゲート電圧がより上昇する負帰還回路を構成しているため、高温、軽負荷時のリーク電流制御回路の動作によって出力電圧Ｖｏｕｔは狙い値よりも少し高い電圧が出力される。

また、本実施形態を高温時として説明したが、出力トランジスタにリーク電流Ｉｌｅａｋが発生している状態であればリーク電流制御回路を動作させることができ、高温時以外でも出力電圧Ｖｏｕｔが上昇することを抑制することができる。

以上説明したように、第二の実施形態のボルテージレギュレータは、出力端子１０２にＮＭＯＳトランジスタ１２３を接続し、ＰＭＯＳトランジスタ１１１のリーク電流Ｉｌｅａｋで出力電圧Ｖｏｕｔが上昇するとＮＭＯＳトランジスタ１２３にリーク電流Ｉｌｅａｋを流すようにすることで、出力電圧Ｖｏｕｔが増大することを防止することができる。

図５は、第二の実施形態のボルテージレギュレータの他の例を示す回路図である。図４との違いはＮＭＯＳトランジスタ１２３のソースに定電流回路６０１を追加した点である。このような構成にして負帰還回路の利得を落とすことで、負帰還回路が発振することを防止することができる。従って、より安定したボルテージレギュレータを構成することが出来る。

図６は、第二の実施形態のボルテージレギュレータの他の例を示す回路図である。このように、ＮＭＯＳトランジスタ１２３のソースに抵抗７０１を追加しても、同様の効果を得ることができる。

１００ グラウンド端子
１０１ 電源端子
１０２ 出力端子
１３１、５１１ 基準電圧回路
１１０、３０１、５１２、６０１ 定電流回路

Claims (5)

1. 出力トランジスタが出力する出力電圧を分圧した分圧電圧と基準電圧の差を増幅して出力し、前記出力トランジスタのゲートを制御する誤差増幅回路と、
   入力端子が前記誤差増幅回路に接続され、出力端子が前記出力トランジスタのドレインに接続され、前記出力トランジスタに発生するリーク電流で前記出力電圧が上昇したときに、前記リーク電流を引き抜くことによって、前記出力電圧の上昇を防止するリーク電流制御回路と、を備え
   前記リーク電流制御回路は、ゲートが前記誤差増幅回路に接続され、前記リーク電流の増加を検出する第一のトランジスタと、ゲートが前記誤差増幅回路に接続され、ドレインが前記第一のトランジスタのドレインに接続され、前記リーク電流の増加を検出する第二のトランジスタと、ゲートが前記第一のトランジスタのドレインに接続され、ドレインが前記出力トランジスタのドレインに接続され、前記リーク電流を流す第三のトランジスタと、
   を備えることを特徴とするボルテージレギュレータ。
2. 前記リーク電流制御回路は、さらに前記第三のトランジスタのソースに接続された第一の定電流回路を備えることを特徴とする請求項１に記載のボルテージレギュレータ。
3. 前記リーク電流制御回路は、さらに前記第三のトランジスタのソースに接続された抵抗を備えることを特徴とする請求項１に記載のボルテージレギュレータ。
4. 前記誤差増幅回路は、
   ゲートに前記基準電圧が入力される第一のＮＭＯＳトランジスタと、
   ゲートおよびドレインが前記第一のＮＭＯＳトランジスタのドレインに接続され、ソースが電源端子に接続された第一のＰＭＯＳトランジスタと、
   ゲートが前記第一のＰＭＯＳトランジスタのゲートおよびドレインに接続され、ソースが電源端子に接続された第二のＰＭＯＳトランジスタと、
   ゲートおよびドレインが前記第二のＰＭＯＳトランジスタのドレインに接続され、ソースがグラウンド端子に接続された第二のＮＭＯＳトランジスタと、
   ゲートが前記第二のＮＭＯＳトランジスタのゲートおよびドレインと前記第一のトランジスタのゲートに接続され、ソースがグラウンド端子に接続された第三のＮＭＯＳトランジスタと、
   ドレインが前記第三のＮＭＯＳトランジスタのドレインと前記出力トランジスタのゲートに接続され、ソースが電源端子に接続された第三のＰＭＯＳトランジスタと、
   ゲートおよびドレインが前記第三のＰＭＯＳトランジスタのゲートと前記第二のトランジスタのゲートに接続され、ソースが電源端子に接続された第四のＰＭＯＳトランジスタと、
   ゲートに前記分圧電圧が入力され、ドレインが前記第四のＰＭＯＳトランジスタのゲートおよびドレインに接続された第四のＮＭＯＳトランジスタと、
   前記第一のＮＭＯＳトランジスタのソースと前記第四のＮＭＯＳトランジスタのソースに接続された第二の定電流回路と、
   を備えることを特徴とする請求項１から３のいずれかに記載のボルテージレギュレータ。
5. 前記誤差増幅回路は、
   ゲートに前記基準電圧が入力される第一のＰＭＯＳトランジスタと、
   ゲートおよびドレインが前記第一のＰＭＯＳトランジスタのドレインに接続され、ソースがグラウンド端子に接続された第一のＮＭＯＳトランジスタと、
   ゲートが前記第一のＮＭＯＳトランジスタのゲートおよびドレインに接続され、ソースがグラウンド端子に接続された第二のＮＭＯＳトランジスタと、
   ゲートおよびドレインが前記第二のＮＭＯＳトランジスタのドレインに接続され、ソースが電源端子に接続された第二のＰＭＯＳトランジスタと、
   ゲートが前記第二のＰＭＯＳトランジスタのゲートおよびドレインと前記第二のトランジスタのゲートに接続され、ソースが電源端子に接続された第三のＰＭＯＳトランジスタと、
   ドレインが前記第三のＰＭＯＳトランジスタのドレインと前記出力トランジスタのゲートに接続され、ソースがグラウンド端子に接続された第三のＮＭＯＳトランジスタと、
   ゲートおよびドレインが前記第三のＮＭＯＳトランジスタのゲートと前記第一のトランジスタのゲートに接続され、ソースがグラウンド端子に接続された第四のＮＭＯＳトランジスタと、
   ゲートに前記分圧電圧が入力され、ドレインが前記第四のＮＭＯＳトランジスタのゲートおよびドレインに接続された第四のＰＭＯＳトランジスタと、
   前記第一のＰＭＯＳトランジスタのソースと前記第四のＰＭＯＳトランジスタのソースに接続された第二の定電流回路と、
   を備えることを特徴とする請求項１から３のいずれかに記載のボルテージレギュレータ。

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