JP5916077B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP5916077B2
JP5916077B2 JP2011264735A JP2011264735A JP5916077B2 JP 5916077 B2 JP5916077 B2 JP 5916077B2 JP 2011264735 A JP2011264735 A JP 2011264735A JP 2011264735 A JP2011264735 A JP 2011264735A JP 5916077 B2 JP5916077 B2 JP 5916077B2
Authority
JP
Japan
Prior art keywords
opening
substrate
semiconductor device
manufacturing
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011264735A
Other languages
English (en)
Other versions
JP2012119689A (ja
Inventor
炳 律 朴
炳 律 朴
吉 鉉 崔
吉 鉉 崔
碩 哲 方
碩 哲 方
光 辰 文
光 辰 文
東 燦 林
東 燦 林
徳 泳 鄭
徳 泳 鄭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2012119689A publication Critical patent/JP2012119689A/ja
Application granted granted Critical
Publication of JP5916077B2 publication Critical patent/JP5916077B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/03452—Chemical vapour deposition [CVD], e.g. laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03464—Electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H01L2224/05016—Shape in side view
    • H01L2224/05018—Shape in side view being a conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05557—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05559—Shape in side view non conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05609—Indium [In] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は半導体装置の製造方法に関し、特に、貫通電極を有する半導体装置の製造方法に関する。
最近半導体パッケージは、電子機器の集約的な発達と小型化により、高集積化、小型化、高機能化に関して多様な研究が行われている。特に、実装面積を最小化するためにウェハレベル（ｌｅｖｅｌ）で２つ以上の単位半導体パッケージを積層して製造する積層パッケージ（ｓｔａｃｋ ｐａｃｋａｇｅ）が開発されている。
ウェハレベル積層パッケージにおいて、積層された半導体チップは、半導体チップを貫通する貫通電極又はプラグを含む。貫通電極は、金属バンプなどの接続部材で接合して、半導体チップを互いに電気的に接続している。貫通電極は、通常、ＴＳＶ（ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａ）と呼ばれ、材料としては低抵抗の銅（Ｃｕ）が多く用いられる。
従来の貫通電極は、基板に貫通電極を形成後、基板の後面を研磨して貫通電極を基板の後面から露出させている。このような工程により、銅などの貫通電極の金属が、基板内部に拡散して半導体チップの電気的特性を低下させ、製造費用を増大させる。
また、従来の貫通電極は、貫通電極の金属と基板との間の熱膨張係数の差による熱的ストレスが発生するため、望む深さの貫通電極を形成するのに制約が発生するという問題点がある。さらに、貫通電極のための開口部を形成する時の上部配線層とのミスアライメント問題があり、開口部を形成する写真工程でもミスアライメント問題が発生しやすい。
特開２００４−３４２８６１号公報 特許第４２４６１３２号公報 米国特許第７，４１６，９６３号明細書
本発明は、上記従来技術の問題点に鑑みてなされたものであって、本発明の目的は、貫通電極のための開口部を形成する時の上部配線層の配線とのミスアライメント問題の発生しない半導体装置を製造する方法を提供することにある。
また、本発明の目的は、貫通電極のための開口部を形成する写真工程でのミスアライメント問題を回避することができる半導体装置を製造する方法を提供することにある。
また、本発明の目的は、バックエンドプロセスの高い温度による熱的ストレスによる影響を減少させることができる半導体装置を製造する方法を提供することにある。
また、本発明の目的は、貫通電極の導電物質による基板の汚染を防止することができる半導体装置を製造する方法を提供することにある。
上記目的を達成するためになされた本発明の半導体装置の製造方法は、第１面及び前記第１面の反対側に第２面を有する基板を準備する段階と、前記基板の第１面から前記基板の厚さ方向に延長して貫通電極が形成される領域に、犠牲膜パターンを形成する段階と、前記基板の第１面上に形成され、前記犠牲膜パターン上に位置する配線を有する上部配線層を形成する段階と、前記基板の第２面を部分的に除去して、前記犠牲膜パターンを露出させる段階と、前記犠牲膜パターンを前記基板の第２面から除去して前記配線を露出させる開口部を形成する段階と、前記開口部内に前記配線と電気的に接続される貫通電極を形成する段階と、を有することを特徴とする。
前記犠牲膜パターンを形成する段階は、前記基板の前記第１面から基板の厚さ方向に延長する第２開口部を形成する段階と、前記第２開口部の側壁及び底面上に第１絶縁膜を形成する段階と、前記第１絶縁膜上に犠牲膜を形成する段階と、前記犠牲膜の一部を除去して前記第２開口部を充填する犠牲膜パターンを形成する段階と、を有することが好ましい。
前記犠牲膜は、前記第１絶縁膜に対してエッチング選択比を有する絶縁物質を用いて形成することが好ましい。
前記犠牲膜は、前記第１絶縁膜のエッチング率の３倍以上のエッチング率を有することが好ましい。
前記犠牲膜と前記第１絶縁膜のエッチング選択比は、３：１〜２０：１であることが好ましい。
前記犠牲膜パターンは、内部にボイドを有するように形成することが好ましい。
前記半導体装置の製造方法は、前記配線を露出させる前記開口部を形成する段階以後に、前記開口部の側壁上にスペーサーを形成する段階をさらに有することが好ましい。
前記半導体装置の製造方法は、前記犠牲膜パターン上にキャッピング膜を形成する段階をさらに有することが好ましい。
前記配線を露出させる前記開口部を形成する段階は、前記犠牲膜パターンと前記キャッピング膜をともに除去する段階を有することが好ましい。
前記基板の第１面上には回路パターンが形成され、前記配線は、前記回路パターンと電気的に接続することが好ましい。
本発明に係る半導体装置の製造方法によれば、犠牲膜パターンが除去された部分に貫通電極が形成されるので、上部配線層の配線とのミスアラインメント問題が発生しないという効果がある。
また、本発明に係る半導体装置の製造方法によれば、貫通電極のための開口部を形成する写真工程でミスアラインメント問題を回避することができるという効果がある。
また、本発明に係る半導体装置の製造方法によれば、貫通電極がバックエンド（ＢＥＯＬ）プロセス以後に形成されるので、バックエンドプロセスの高い温度による熱的ストレスによる影響を減少させることができるという効果がある。
また、本発明に係る半導体装置の製造方法によれば、貫通電極が基板の後面を研磨する工程以後に形成されるので、製造工程中に、銅などの貫通電極の導電物質による基板の汚染を防止することができるという効果がある。
本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の第２の実施形態に係る半導体装置を製造する方法を説明するための断面図である。 本発明の第２の実施形態に係る半導体装置を製造する方法を説明するための断面図である。 本発明の第２の実施形態に係る半導体装置を製造する方法を説明するための断面図である。 本発明の第３の実施形態に係る半導体装置を製造する方法を説明するための断面図である。 本発明の第３の実施形態に係る半導体装置を製造する方法を説明するための断面図である。 本発明の第４の実施形態に係る半導体装置を製造する方法を説明するための断面図である。 本発明の第４の実施形態に係る半導体装置を製造する方法を説明するための断面図である。 本発明の第４の実施形態に係る半導体装置を製造する方法を説明するための断面図である。 本発明の第４の実施形態に係る半導体装置を製造する方法を説明するための断面図である。 本発明の第５の実施形態に係る半導体装置を製造する方法を説明するための断面図である。 本発明の第５の実施形態に係る半導体装置を製造する方法を説明するための断面図である。 本発明の第６の実施形態に係る半導体装置を製造する方法を説明するための断面図である。 本発明の他の実施形態を示すブロック図である。 本発明のまた他の実施形態を示すブロック図である。 本発明のさらに他の実施形態を示すブロック図である。
本明細書において、第１、第２等の用語は多様な構成要素を説明するのに使用しているが、これらの構成要素がこのような用語によって限定されるものではない。これらの用語は一つの構成要素を他の構成要素から区別する目的で使い、例えば、本発明の権利範囲から逸脱しなければ第１構成要素は第２構成要素と命名することができ、同様に第２構成要素も第１構成要素と命名することができる。
ある構成要素が他の構成要素に「連結されて」いる、または「接続されて」いると言及した場合には、その他の構成要素に直接的に連結されていたり、接続されていることも意味するが、中間に他の構成要素が存在する場合も含む。一方、ある構成要素が他の構成要素に「直接連結されて」いる、または「直接接続されて」いると言及した場合には、中間に他の構成要素は存在しない。構成要素の間の関係を説明する他の表現、すなわち「〜間に」と「すぐに〜間に」または「〜に隣接する」と「〜に直接隣接する」等も同様である。
本明細書で使用した用語は、単に特定の実施形態を説明するために使用したものであり、本発明を限定するものではない。単数の表現は文脈上明白に異なるように意味しない限り、複数の表現を含む。
また、本明細書で、「含む」又は「有する」等の用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部品又は、これを組み合わせたものが存在するということを示すものであって、一つ又はそれ以上の他の特徴や数字、段階、動作、構成要素、部品又は、これを組み合わせたものなどの存在又は、付加の可能性を、予め排除するものではない。
また、別に定義しない限り、技術的あるいは科学的用語を含み、本明細書中において使用される全ての用語は、本発明が属する技術分野で通常の知識を有する者であれば、一般的に理解すること同一の意味を有する。一般的に使用される辞書において定義する用語と同じ用語は、関連技術の文脈上で有する意味と一致する意味を有するものと理解するべきで、本明細書において明白に定義しない限り、理想的あるいは形式的な意味として解釈してはならない。
以下、図面を参照して、本発明の半導体装置の製造方法を実施するための形態の具体例を詳細に説明する。図面の同一構成要素については同一参照符号を使用し、同一構成要素についての重複した説明は省略する。
＜第１の実施形態＞
図１〜図１４は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
図１を参照すると、基板１０に回路パターン１２を形成する。
まず、回路パターン１２を形成するための基板１０を準備する。
基板１０は、第１面及び第１面の反対側に第２面を有し、例えば、単結晶シリコン基板である。
次に、基板１０の第１面上に回路パターン１２を形成する。
次に、基板１０の第１面上に回路パターン１２を覆う層間絶縁膜１４を形成する。層間絶縁膜１４上にはエッチング阻止膜（図示せず）を形成することができる。
回路パターン１２は、例えば、トランジスタ、ダイオード、キャパシタなどを含む。
また、回路パターン１２は、回路素子を構成することができる。従って、第１の実施形態における半導体装置は、内部に多数個の回路素子を形成した半導体チップであってもよい。
このような回路素子は、複数個のメモリ素子を含むことができ、メモリ素子の例としては、揮発性半導体メモリ素子や非揮発性半導体メモリ素子を挙げることができる。
揮発性半導体メモリ素子の例としては、ＤＲＡＭ、ＳＲＡＭなどを挙げることができ、非揮発性半導体メモリ素子の例としては、ＥＰＲＯＭ、ＥＥＰＲＯＭ、Ｆｌａｓｈ ＥＥＰＲＯＭなどを挙げることができる。
上記のように、第１の実施形態は、フロントエンド（ＦＥＯＬ（ｆｒｏｎｔ−ｅｎｄ−ｏｆ−ｌｉｎｅ））プロセスと呼ばれるウェハ工程を遂行して基板１０上に回路パターン１２を形成する。
図２を参照すると、基板１０の第１面から基板１０の厚さ方向に延長した第１開口部２０を形成する。
基板１０上の層間絶縁膜１４上に、フォトレジスト膜（図示せず）を形成した後、フォトレジスト膜をパターニングして貫通電極が形成される領域を露出させるフォトレジストパターン（図示せず）を形成する。
次に、フォトレジストパターンをエッチングマスクとして用い、エッチング阻止膜、層間絶縁膜１４、及び基板１０の一部をエッチングして、第１開口部２０を形成する。
第１開口部２０は、例えば、乾燥式エッチング工程や湿式エッチング工程によって形成する。
第１開口部２０の深さは、この後形成する貫通電極の長さ、積層パッケージの厚さなどを考慮して選択することができる。
続いて、フォトレジストパターンを基板１０から除去する。
図３及び図４を参照すると、第１開口部２０を充填する犠牲膜パターン２６を形成する。
本実施形態において、先ず、第１開口部２０を充填する第１絶縁膜２２及び犠牲膜２４を順次形成する。
第１絶縁膜２２は、第１開口部２０の側壁、底面、及び層間絶縁膜１４の上部面のプロファイルに従って形成し、基板１０と第１開口部２０内に形成される導電物質とを絶縁する役割を果たす。
また、第１絶縁膜２２は、低誘電率を有するシリコン酸化物又は炭素ドーピングされたシリコン酸化物を用いて形成することができる。例えば、第１絶縁膜２２は、プラズマ酸化工程、又は、化学気相蒸着工程によって形成し、ステップカバレッジ特性に優れたＴＥＯＳ膜、オゾンＴＥＯＳ膜、ＵＳＧ膜などを用いて形成する。
続いて、第１絶縁膜２２上に第１開口部２０を充填する犠牲膜２４を形成する。
犠牲膜２４は、第１絶縁膜２２に対してエッチング選択比を有する絶縁物質を用いて形成することができ、例えば、ＳＯＤ（Ｓｐｉｎ−Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ）物質を用いて形成する。
また、犠牲膜２４は、第１絶縁膜２２のエッチング率より少なくとも３倍のエッチング率を有することが好ましく、例えば、同じ湿式エッチング条件において、犠牲膜２４と第１絶縁膜２２のエッチング選択比は約３：１〜約２０：１である。
次に、犠牲膜２４の上部を除去して第１開口部２０内に犠牲膜パターン２６を形成する。
例えば、犠牲膜２４は、化学機械的研磨工程、エッチング工程、又は、これらの組合せによって除去する。
図４に示すように、犠牲膜２４の一部だけを除去して犠牲膜パターン２６を形成することが好ましいが、層間絶縁膜１４上の犠牲膜２４及び第１絶縁膜２２の一部、又は、全部を除去して犠牲膜パターン２６を形成してもよい。
図５〜図７を参照すると、基板１０の第１面上に上部配線層を形成する。
上部配線層は、バックエンド（ＢＥＯＬ（ｂａｃｋ−ｅｎｄ−ｏｆ−ｌｉｎｅ））プロセスと呼ばれる配線工程を遂行して形成することができる。
また、上部配線層は、基板１０上の回路パターン１２とこの後に形成する貫通電極とを電気的に接続する上部配線３２、３６を含む。
先ず、層間絶縁膜１４上に第１金属間絶縁膜ＩＭＤ（ｉｎｔｅｒ ｍｅｔａｌ ｄｉｅｌｅｃｔｒｉｃ）３０を形成する。
次に、第１金属間絶縁膜３０及び第１絶縁膜２２の一部をエッチングして下部配線１６及び犠牲膜パターン２６の上部面を露出する開口部を形成する。
次に、開口部内部を導電物質で充填して第１上部配線３２を形成する。
第１上部配線３２は、犠牲膜パターン２６及び下部配線１６上に各々形成する。
次に、第１金属間絶縁膜３０上に第２金属間絶縁膜３４を形成して、第２金属間絶縁膜３４内に第１上部配線３２と電気的に接続された第２上部配線３６を形成する。
次に、第２金属間絶縁膜３４の一部を除去して、最上部の第２上部配線３６を露出させた開口部を形成し、第２金属間絶縁膜３４上に開口部を通じて最上部の第２上部配線３６と接触する接続パッド４０を形成する。
また、最上部の第２上部配線３６を接続パッドとして用いることができ、この場合には、第２金属間絶縁膜３４は、接続パッドとして用いる最上部の第２上部配線３６を露出させる保護膜（図示せず）をさらに含むことができる。
保護膜は、例えば、ポリイミド物質を含み、この時、接続パッドは保護膜によって露出され、以後の工程によって接続パッド上にバンプなどの連結部材を形成して他の半導体装置と電気的に接続することができる。
続いて、基板１０の第２面から、貫通電極を形成するために、第２金属間絶縁膜３４上にハンドリング基板５０を取り付ける。
ハンドリング基板５０は、貫通電極を形成した後に基板１０から除去する。
図８〜図１０を参照すると、基板１０の第２面を除去して犠牲膜パターン２６を基板１０から露出させる。
先ず、基板１０の第２面を部分的に除去して犠牲膜パターン２６及び犠牲膜パターン２６上の第１絶縁膜２２の一部を露出させる。
例えば、基板１０の第２面は、化学機械的研磨工程、エッチング工程、又はこれらの組合せによって除去する
基板１０の第２面を部分的に除去することにより、基板１０の厚さを調節することができる。
続いて、除去した基板１０の第２面上に第２絶縁膜６０を形成して、露出した犠牲膜パターン２６及び第１絶縁膜２２を第２絶縁膜６０で覆う。
第２絶縁膜６０は、犠牲膜パターン２６に対してエッチング選択比を有する絶縁物質を用いて形成し、例えば、犠牲膜パターン２６は、第２絶縁膜６０のエッチング率よりも少なくとも３倍のエッチング率を有するようにする。
また、第２絶縁膜６０は、第１絶縁膜２２と同じ絶縁物質を用いて形成することができ、第１絶縁膜２２と同じエッチング率を有するようにすることができる。
次に、第２絶縁膜６０及び犠牲膜パターン２６上の第１絶縁膜２２の一部を除去して、犠牲膜パターン２６を基板１０から露出させる第２絶縁膜パターン６２を形成する。第２絶縁膜６０及び第１絶縁膜２２は、例えば、化学機械的研磨工程やエッチング工程によって部分的に除去する。
図１１を参照すると、犠牲膜パターン２６を除去して貫通電極が形成される領域を提供する第２開口部２１を形成する。
犠牲膜パターン２６は、湿式エッチング工程、乾燥式エッチング工程、又は、これらの組合せによって除去することができ、犠牲膜パターン２６のみを基板１０から除去することにより、第１絶縁膜２２は、第１開口部２２の側壁上に存在するようになる。
また、第１上部配線３２は、第２開口部２１の底面で露出する。
図１２を参照すると、第２開口部２１内に貫通電極７２を形成する。
先ず、第２開口部２１の底面、側壁及び第２絶縁膜パターン６２上に、シード膜７０を形成する。
シード膜７０は、後続の導電膜を形成するためのメッキ工程で電極として用いることができる。
次に、シード膜７０上に、第２開口部２１を充填する導電膜を形成する。
導電膜は、低抵抗の金属物質を用いて形成することができ、例えば、電解メッキ法、無電解メッキ法、エレクトログラフティング（Ｅｌｅｃｔｒｏｇｒａｆｔｉｎｇ）等によって形成する。
また、導電膜は、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）等を含むことができ、これらは単独、又は、２つ以上を含むことができる。
続いて、導電膜をパターニングして第２開口部２１内に第１上部配線３２と電気的に接続される貫通電極７２を形成する。りまた、貫通電極は、化学気相蒸着工程などを利用して形成することもできる。
第１の実施形態において、フロントエンド（ＦＥＯＬ）プロセスによって回路素子が形成された基板１０に、基板１０の第１面から伸張する犠牲膜パターン２６を形成した後、バックエンド（ＢＥＯＬ）プロセスを遂行して基板１０の第１面上に上部配線層を形成する。
続いて、基板１０の第２面から犠牲膜パターン２６を除去した後、上部配線層の第１上部配線３２と電気的に接続する貫通電極を形成する。
上述のように、犠牲膜パターンが除去された部分に貫通電極が形成されるので、上部配線層の第１上部配線とのミスアライメント問題が発生しない。
また、貫通電極は、バックエンド（ＢＥＯＬ）プロセス以後に形成されるので、バックエンドプロセスにおける高い温度（例えば、４００℃）での熱的ストレスによる影響を減少させることができる。
また、貫通電極は、熱的ストレスによる影響を回避するとともに、望む深さに形成することができる。
さらに、貫通電極は、基板の後面を研磨する工程以後に形成されるので、製造工程中に銅などの貫通電極の導電物質による基板の汚染を防止することができる。
図１３及び図１４を参照すると、上述した段階によって形成した半導体装置を、貫通電極を利用して積層させる。以下では、積層された半導体装置を第１半導体チップ及び第２半導体チップとして説明する。
第１半導体チップは、第１バンプ８０を媒介として第２半導体チップ上に積層する。
第１バンプ８０は、第２半導体チップの接続パッド１４０上に形成され、第１半導体チップの貫通電極７２に取り付ける。
具体的には、バンプ８０をリフロー工程によって第２半導体チップの接続パッド１４０に取り付けて、第１半導体チップを第２半導体チップ上に積層させる。
同様に、第２半導体チップを、第２バンプ８２を媒介として実装基板２００の接続パッド２２０に取り付けて、第１半導体チップを実装基板２００上に実装して積層パッケージ３００を形成する。
貫通電極７２、１７２は、バンプなどの接続部材に接合されて、第１及び第２半導体チップを互いに電気的に結びつけることができる。
続いて、実装基板２００の上部面上に密封部材２５０を形成して、第１及び第２半導体チップを外部から保護する。
次に、実装基板２００の下部面上の複数個の外部接続パッド２３０上に、はんだボール２４０を配置させた後、はんだボール２４０を媒介として積層パッケージ３００をモジュール基板（図示せず）に実装して、メモリモジュール（図示せず）を完成させる。
＜第２の実施形態＞
図１５〜図１７は本発明の第２の実施形態に係る半導体装置を製造する方法を示す断面図である。
図１５〜図１７を参照して説明する半導体装置の製造方法は、貫通電極を形成するための工程を除いては図１〜図１４を参照して説明した方法と実質的に同一であり、同じ構成要素に対しては同じ参照符号で表し、同じ構成要素の説明は省略する。
先ず、図１〜図１１で説明した工程を遂行して、基板１０の後面から伸張する第２開口部２１を形成する。
上部配線層の第１上部配線３２は、第２開口部２１の底面で露出する。
図１５及び図１６を参照すると、第２開口部２１の側壁、底面及び第２絶縁膜パターン６２の上部面のプロファイルに沿ってスペーサー形成用第３絶縁膜６４を形成する。
第３絶縁膜は、ステップ カバレッジ特性に優れた絶縁物質を用いて形成することができ、例えば、シリコン酸化物又はシリコン窒化物を用いて形成する。
続いて、第３絶縁膜６４を異方性エッチングすることによって、第２開口部２１の側壁上にスペーサー６６を形成する。
図１７を参照すると、スペーサー６６が形成された第２開口部２１内に貫通電極７２を形成する。
先ず、第２開口部２１の底面、スペーサー６６及び第２絶縁膜パターン６２上にシード膜７０を形成する。
次に、シード膜７０上に第２開口部２１を充填する導電膜を形成する。
導電膜は、低抵抗の金属物質を用いて形成することができ、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、インジウム（Ｉｎ）、ニッケル（Ｎｉ）等を含むことができる。これらは単独で形成又は２つ以上を含むことができる。
続いて、導電膜をパターニングして、第２開口部２１内に第１上部配線３２と電気的に接続する貫通電極７２を形成する。
本実施形態において、犠牲膜パターン２６を除去して第２開口部２１を形成した後、第２開口部２１の側壁上にスペーサー６６を形成する。
次に、スペーサー６６が形成された第２開口部２１上に、第１上部配線３２と電気的に接続する貫通電極７２を形成する。
第２開口部２１は、犠牲膜パターン２６を除去することによって形成する。
第２開口部２１の側壁上にスペーサー６６を形成することによって、第２開口部２１のプロファイルを改善することができる。
＜第３の実施形態＞
図１８及び図１９は本発明の第３の実施形態に係る半導体装置を製造する方法を示す断面図である。
図１８及び図１９を参照して説明する半導体装置の製造方法は、犠牲膜パターンを形成するための工程を除いては、図１〜図１４を参照して説明した方法と実質的に同一であり、同じ構成要素に対しては同じ参照符号で表し、同じ構成要素の説明は省略する。
先ず、図１及び図２を参照して説明した工程を遂行し、基板１０の第１面から延長した第１開口部２０を形成する。
次に、図１８及び図１９を参照すると、第１開口部２０を充填する犠牲膜パターン２６を形成する。
先ず、第１開口部２０の側壁、底面及び層間絶縁膜１４の上部面のプロファイルに沿って第１絶縁膜２２を形成する。
次に、第１絶縁膜２２上に第１開口部２０を充填する犠牲膜２４を形成する。犠牲膜２４は、第１絶縁膜２２に対してエッチング選択比を有する絶縁物質を用いて形成することができる。
本実施形態において、犠牲膜２４は、犠牲膜２４内にボイド２５を有するように、第１開口部２０を完全に満たさないで形成する。
続いて、犠牲膜２４の上部を除去して第１開口部２０内にボイド２５を有する犠牲膜パターン２６を形成する。
例えば、犠牲膜２４は、化学機械的研磨工程、エッチング工程、又はこれらの組合せによって除去する。
以後、図５〜図１４を参照して説明した工程と実質的に同じ工程を遂行して半導体装置を形成する。
本実施形態においては、ボイド２５を有する犠牲膜パターン２６を形成した後に、バックエンド（ＢＥＯＬ）プロセスを遂行して、基板１０の第１面上に上部配線層を形成する。
上述のように行うことにより、バックエンドプロセスが比較的高い温度で遂行されても、犠牲膜パターン２６のボイド２５は、バックエンドプロセスでの熱的ストレスによる影響を減少させる役割を果たすことができる。
＜第４の実施形態＞
図２０〜図２３は本発明の第４実施形態に係る半導体装置を製造する方法を示す断面図である。
図２０〜図２３を参照して説明する半導体装置の製造方法は、上部配線層を形成する前にキャッピング膜を形成するための工程を除いては、図１〜図１４を参照して説明した方法と実質的に同一であり、同じ構成要素に対しては同じ参照符号で表し、同じ構成要素の説明は省略する。
先ず、図１〜図４を参照して説明した工程を遂行して、基板１０の第１面から基板１０の厚さ方向に貫通電極が形成される領域に犠牲膜パターン２６を形成する。
図２０を参照すれば、次に、犠牲膜パターン２６上にキャッピング膜２８を形成する。キャッピング膜２８は、例えば、シリコン酸化物またはシリコン窒化物を用いて形成する。
図２１及び図２２を参照すると、キャッピング膜２８上に上部配線層を形成する。
先ず、キャッピング膜２８上に第１金属間絶縁膜３０を形成した後、第１金属間絶縁膜３０に第１上部配線３２を形成し、第１上部配線３２と犠牲膜パターン２６との間にキャッピング膜２８が位置するようにする。
続いて、第１金属間絶縁膜３０上に第１上部配線３２と電気的に接続される第２上部配線３６を有する第２金属間絶縁膜３４を形成する。
次に、図２２を参照すれば、図８〜図１１で説明した工程と同様の工程を遂行して犠牲膜パターン２６を基板１０から除去する。
この時、キャッピング膜２８の一部も共に除去して、第２開口部２１の底面を通じて第１上部配線３２を露出させるキャッピング膜パターン２９を形成する。
図２３を参照すれば、次に、第２開口部２１内に貫通電極７２を形成し、第２開口部２１内にキャッピング膜パターン２９により露出した第１上部配線３２と電気的に接続する貫通電極７２を形成する。
本実施形態においては、上部配線層を形成する前にキャッピング膜２８を形成した後、犠牲膜パターン２６を除去する時にキャッピング膜２８を共に除去して、第１上部配線３２を露出させた第２開口部２１を形成する。
キャッピング膜２８は、犠牲膜パターン２６を除去する工程でエッチング終了点として使われて、第２開口部２１のプロファイルを改善することができる。
＜第５の実施形態＞
図２４及び図２５は、本発明の第５の実施形態に係る半導体装置を製造する方法を示す断面図である。
図２４及び図２５を参照して説明される半導体装置の製造方法は、貫通電極を形成するための工程を除いては、第４の実施形態と実質的に同一であり、同じ構成要素に対しては同じ参照符号で表し同じ構成要素の説明は省略する。
先ず、図２０〜図２２で説明した工程を遂行して、犠牲膜パターン２６及びキャッピング膜２８の一部を基板１０から除去して、第２開口部２１の底面を通じて第１上部配線３２を露出させたキャッピング膜パターン２９を形成する。
図２４を参照すれば、次に、第２開口部２１の側壁上にスペーサー６６を形成する。
具体的には、第２開口部２１の側壁、底面及び第２絶縁膜パターン６２の上部面のプロファイルに沿ってスペーサー形成用第３絶縁膜を形成し、第３絶縁膜を異方性エッチングすることによって第２開口部２１の側壁上にスペーサー６６を形成する。
図２５を参照すれば、次にスペーサー６６が形成された第２開口部２１内に貫通電極７２を形成する。
例えば、スペーサー６６が形成された第２開口部２１上にシード膜７０を形成し、シード膜７０上に第２開口部２１を充填する導電膜を形成する。
導電膜は、低抵抗の金属物質を利用して形成されることができる。
続いて、導電膜をパターニングして、第２開口部２１内に第１上部配線３２と電気的に接続された貫通電極７２を形成する。
本実施形態において、上部配線層を形成する前にキャッピング膜２８を形成した後、犠牲膜パターン２６を除去する時にキャッピング膜２８を共に除去して第１上部配線３２を露出させる第２開口部２１を形成する。
また、第２開口部２１を形成した後、第２開口部２１の側壁上にスペーサー６６を形成し、スペーサー６６が形成された第２開口部２１上に第１上部配線３２と電気的に接続された貫通電極７２を形成する。
キャッピング膜２８は、犠牲膜パターン２６を除去する工程でエッチング終了点として使われるだけでなく、第２開口部２１の側壁上にスペーサー６６が形成されることによって、第２開口部２１のプロファイルを改善することができる。
＜第６の実施形態＞
図２６は、本発明の第６実施形態に係る半導体装置を製造する方法を示す断面図である。
図２６を参照して説明する半導体装置の製造方法は、貫通電極を形成するための工程を除いては図１〜図１４を参照して説明した方法と実質的に同一であり、同じ構成要素に対しては同じ参照符号で表し、同じ構成要素の説明は省略する。
先ず、図１〜図１１で説明した工程を遂行して、犠牲膜パターン２６を基板１０から除去して貫通電極が形成される領域を提供する第２開口部２１を形成する。
図２６を参照すれば、次に、第２開口部２１内にリセス７５を有する貫通電極７４を形成する。
貫通電極７４を形成する方法は、例えば、第２開口部２１上にシード膜７０及びシード膜７０上に第２開口部２１を部分的に充填する導電膜を形成する。
導電膜は、開口部のプロファイルに沿って形成し、開口部の一部を充填することで形成する。
続いて、導電膜をパターニングして第２開口部２１内に第１上部配線３２と電気的に接続する貫通電極７４を形成する。
本実施形態において、環形状の貫通電極７４は、上部にリセス７５を有する。
また、貫通電極７４上には、リセスを充填する充填パターン（図示せず）を形成することができる。充填パターンは、絶縁物質又は導電物質で形成することができる。
一例として、充填パターンはスピンオングラス（ＳＯＧ）酸化物、流動性シリコン（Ｆｌｏｗａｂｌｅ− Ｓｉ）、チタン、アルミニウム、多孔性物質（ｐｏｒｏｕｓ ｍａｔｅｒｉａｌ）等を挙げることができる。
貫通電極は、カップ形状を有することができ、実質的に電気的信号を伝達するコンタクトプラグの役割を果たす。
以下において、本発明に係る他の実施形態について説明する。
図２７は本発明の他の実施形態を図示したものである。
図２７に示すように、本実施形態は、メモリコントローラ５２０と連結したメモリ５１０を有する。メモリ５１０は、本発明の各実施形態に係る構造の積層型メモリ素子を含む。メモリコントローラ５２０は、メモリ５１０の動作をコントロールするための入力信号を提供する。
図２８はまた他の実施形態を図示したものである。
本実施形態は、ホストシステム７００に連結したメモリ５１０を有する。
メモリ５１０は、本発明の各実施形態に係る構造の積層型メモリ素子を含む。
ホストシステム７００は、パーソナルコンピュータ、カメラ、モバイル機器、ゲーム機、通信機器などの電子製品を含む。
また、ホストシステム７００は、メモリ５１０を制御して作動させるための入力信号を印加し、メモリ５１０は、データ保存媒体として使われる。
図２９はまた他の実施形態を示し、携帯用装置６００を説明するものである。
携帯用装置６００は、ＭＰ３プレーヤー、ビデオ プレーヤー、ビデオとオーディオプレーヤーの複合機などである。
図に示すように、携帯用装置６００は、メモリ５１０及びメモリコントローラ５２０を含む。メモリ５１０は、本発明の各実施形態に係る構造を有する積層型メモリ素子を含む。
また、携帯用装置６００は、エンコーダ／デコーダ６１０、表示部材６２０、及びインターフェース６７０を有する。
データ（オーディオ、ビデオなど）は、エンコーダ／デコーダ６１０によってメモリコントローラ５２０を経由してメモリ５１０から入出力される。
以上、図面を参照しながら本発明の実施形態について詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
１０ 基板
１２ 回路パターン
１４ 層間絶縁膜
１６ 下部配線
２０ 第１開口部
２１ 第２開口部
２２ 第１絶縁膜
２４ 犠牲膜
２５ ボイド
２６ 犠牲膜パターン
２８ キャッピング膜
２９ キャッピング膜パターン
３０ 第１金属間絶縁膜
３２ 第１上部配線
３４ 第２金属間絶縁膜
３６ 第２上部配線
３８ 上部配線
４０、１４０、２２０ 接続パッド
５０ ハンドリング基板
６０ 第２絶縁膜
６２ 第２絶縁膜パターン
６４ 第３絶縁膜
６６ スペーサー
７０ シード膜
７２、７４、１７２ 貫通電極
７５ リセス
８０ バンプ、第１バンプ
８２ 第２バンプ
２００ 実装基板
２４０ はんだボール
３００ 積層パッケージ
５１０ メモリ
５２０ メモリコントローラ
６００ 携帯用装置
６１０ コンコーダ／デコーダ
６２０ 表示部材
６７０ インターフェース
７００ ホストシステム

Claims (9)

  1. 第１面及び前記第１面の反対側に第２面を有する基板を準備する段階と、
    前記基板の第１面から基板の厚さ方向に延長して貫通電極が形成される領域に、犠牲膜パターンを形成する段階と、
    前記基板の第１面上に形成され、前記犠牲膜パターン上に位置する配線を有する上部配線層を形成する段階と、
    前記基板の第２面を部分的に除去して、前記犠牲膜パターンを露出させる段階と、
    前記犠牲膜パターンを前記基板の第２面から除去して前記配線を露出させる第２開口部を形成する段階と、
    前記第２開口部内に前記配線と電気的に接続される貫通電極を形成する段階と、を有し、
    前記配線を露出させる前記第２開口部を形成する段階以後に、前記第２開口部の側壁上に、前記基板の第２面近傍にテーパを有し前記第２開口部のプロファイルを改善するスペーサーを形成する段階をさらに含むことを特徴とする半導体装置の製造方法。
  2. 前記犠牲膜パターンを形成する段階は、
    前記基板の第１面から基板の厚さ方向に延長する第１開口部を形成する段階と、
    前記第１開口部の側壁及び底面上に第１絶縁膜を形成する段階と、
    前記第１絶縁膜上に犠牲膜を形成する段階と、
    前記犠牲膜の一部を除去して前記第１開口部を充填する犠牲膜パターンを形成する段階と、を有することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記犠牲膜は、前記第１絶縁膜に対してエッチング選択比を有する絶縁物質を用いて形成することを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記犠牲膜は、前記第１絶縁膜のエッチング率の３倍以上のエッチング率を有することを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記犠牲膜と前記第１絶縁膜のエッチング選択比は、３：１〜２０：１であることを特徴とする請求項３に記載の半導体装置の製造方法。
  6. 前記犠牲膜パターンは、内部にボイドを有するように形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  7. 前記犠牲膜パターン上にキャッピング膜を形成する段階をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  8. 前記配線を露出させる前記第２開口部を形成する段階は、前記犠牲膜パターンと前記キャッピング膜をともに除去する段階を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記基板の第１面上には回路パターンが形成され、前記配線は、前記回路パターンと電気的に接続することを特徴とする請求項１に記載の半導体装置の製造方法。
JP2011264735A 2010-12-03 2011-12-02 半導体装置の製造方法 Active JP5916077B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2010-0122577 2010-12-03
KR1020100122577A KR101732975B1 (ko) 2010-12-03 2010-12-03 반도체 장치의 제조 방법

Publications (2)

Publication Number Publication Date
JP2012119689A JP2012119689A (ja) 2012-06-21
JP5916077B2 true JP5916077B2 (ja) 2016-05-11

Family

ID=46083111

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011264735A Active JP5916077B2 (ja) 2010-12-03 2011-12-02 半導体装置の製造方法

Country Status (5)

Country Link
US (1) US8592310B2 (ja)
JP (1) JP5916077B2 (ja)
KR (1) KR101732975B1 (ja)
CN (1) CN102569173B (ja)
DE (1) DE102011087279A1 (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130134600A1 (en) * 2011-11-28 2013-05-30 Advanced Semiconductor Engineering, Inc. Semiconductor device and method for manufacturing the same
US8956973B2 (en) * 2012-03-27 2015-02-17 International Business Machines Corporation Bottom-up plating of through-substrate vias
US8895360B2 (en) * 2012-07-31 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated semiconductor device and wafer level method of fabricating the same
KR101932660B1 (ko) * 2012-09-12 2018-12-26 삼성전자 주식회사 Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법
SE538062C2 (sv) * 2012-09-27 2016-02-23 Silex Microsystems Ab Kemiskt pläterad metallvia genom kisel
US9177914B2 (en) * 2012-11-15 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Metal pad structure over TSV to reduce shorting of upper metal layer
US9070741B2 (en) * 2012-12-17 2015-06-30 Infineon Technologies Austria Ag Method of manufacturing a semiconductor device and a semiconductor workpiece
TWI571988B (zh) * 2013-01-22 2017-02-21 聯華電子股份有限公司 具有矽貫穿電極的晶片以及其形成方法
US9123789B2 (en) 2013-01-23 2015-09-01 United Microelectronics Corp. Chip with through silicon via electrode and method of forming the same
KR102032907B1 (ko) * 2013-04-22 2019-10-16 삼성전자주식회사 반도체 소자, 반도체 패키지 및 전자 시스템
JP2015076502A (ja) * 2013-10-09 2015-04-20 ソニー株式会社 半導体装置およびその製造方法、並びに電子機器
KR102400185B1 (ko) 2014-11-12 2022-05-20 삼성전자주식회사 관통전극을 갖는 반도체 소자
WO2016154526A1 (en) * 2015-03-26 2016-09-29 Board Of Regents, The University Of Texas System Capped through-silicon-vias for 3d integrated circuits
JP6502751B2 (ja) * 2015-05-29 2019-04-17 東芝メモリ株式会社 半導体装置および半導体装置の製造方法
US9455187B1 (en) 2015-06-18 2016-09-27 International Business Machines Corporation Backside device contact
US9620488B2 (en) * 2015-08-19 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional integrated circuit structure and bonded structure
US9761509B2 (en) * 2015-12-29 2017-09-12 United Microelectronics Corp. Semiconductor device with throgh-substrate via and method for fabrication the semiconductor device
KR102495587B1 (ko) 2016-01-12 2023-02-03 삼성전자주식회사 관통 비아 구조체를 갖는 반도체 소자
JP2017168528A (ja) 2016-03-14 2017-09-21 東芝メモリ株式会社 半導体製造方法
CN108428665B (zh) * 2018-04-09 2020-10-30 山东汉芯科技有限公司 一种叠层芯片集成封装工艺
CN110400809A (zh) * 2019-07-24 2019-11-01 深圳市华星光电半导体显示技术有限公司 TFT驱动背板及Micro-LED显示器
US11521915B2 (en) * 2020-02-26 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Front-end-of-line (FEOL) through semiconductor-on-substrate via (TSV)
CN111508929B (zh) * 2020-04-17 2022-02-22 北京北方华创微电子装备有限公司 图形片及半导体中间产物
FR3112421B1 (fr) * 2020-07-10 2022-11-11 Commissariat Energie Atomique Procédé de réalisation d’une structure d’isolation

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204143B1 (en) * 1999-04-15 2001-03-20 Micron Technology Inc. Method of forming high aspect ratio structures for semiconductor devices
JP2004342861A (ja) 2003-05-16 2004-12-02 Sony Corp チップ状電子部品及び擬似ウェーハ、これらの製造方法、並びに電子部品の実装構造
JP4439976B2 (ja) * 2004-03-31 2010-03-24 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
DE102004029519A1 (de) * 2004-06-18 2006-01-12 Infineon Technologies Ag Verfahren zum Herstellen einer Schicht-Anordnung
JP4373866B2 (ja) 2004-07-16 2009-11-25 三洋電機株式会社 半導体装置の製造方法
JP4365750B2 (ja) * 2004-08-20 2009-11-18 ローム株式会社 半導体チップの製造方法、および半導体装置の製造方法
JP4246132B2 (ja) 2004-10-04 2009-04-02 シャープ株式会社 半導体装置およびその製造方法
US7396732B2 (en) * 2004-12-17 2008-07-08 Interuniversitair Microelektronica Centrum Vzw (Imec) Formation of deep trench airgaps and related applications
KR100690881B1 (ko) * 2005-02-05 2007-03-09 삼성전자주식회사 미세 전자 소자의 듀얼 다마신 배선의 제조 방법 및 이에의해 제조된 듀얼 다마신 배선을 구비하는 미세 전자 소자
JP2009515354A (ja) * 2005-11-08 2009-04-09 エヌエックスピー ビー ヴィ 一時的なキャップ層を用いる、覆われた、基板を貫通するビアの製造
JP5259197B2 (ja) * 2008-01-09 2013-08-07 ソニー株式会社 半導体装置及びその製造方法
JPWO2010035379A1 (ja) * 2008-09-26 2012-02-16 パナソニック株式会社 半導体装置及びその製造方法
US7825024B2 (en) * 2008-11-25 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming through-silicon vias
KR101604607B1 (ko) * 2009-10-26 2016-03-18 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법

Also Published As

Publication number Publication date
DE102011087279A1 (de) 2012-06-06
US20120142185A1 (en) 2012-06-07
CN102569173A (zh) 2012-07-11
KR101732975B1 (ko) 2017-05-08
JP2012119689A (ja) 2012-06-21
US8592310B2 (en) 2013-11-26
KR20120061309A (ko) 2012-06-13
CN102569173B (zh) 2015-07-01

Similar Documents

Publication Publication Date Title
JP5916077B2 (ja) 半導体装置の製造方法
KR101677507B1 (ko) 반도체 장치의 제조 방법
KR101692434B1 (ko) 반도체 소자 및 그 제조 방법
TWI595535B (zh) 積體電路結構與其形成方法
KR101867961B1 (ko) 관통전극을 갖는 반도체 소자 및 그 제조방법
JP5271985B2 (ja) 集積回路構造
TWI429046B (zh) 半導體裝置及其製造方法
JP6548377B2 (ja) 集積回路素子及びその製造方法
JP5888949B2 (ja) 半導体装置、その製造方法、および半導体装置を含む半導体パッケージ
US7875552B2 (en) Methods of forming integrated circuit chips having vertically extended through-substrate vias therein and chips formed thereby
TWI768208B (zh) 半導體晶片及其製造方法
JP4492196B2 (ja) 半導体装置の製造方法、回路基板、並びに電子機器
JP5027431B2 (ja) 半導体装置
KR101896517B1 (ko) 관통전극을 갖는 반도체 소자 및 그 제조방법
US9691733B1 (en) Bonded semiconductor structure and method for forming the same
KR20120000748A (ko) 반도체 소자 및 그 제조 방법
KR102165267B1 (ko) Ｔｓｖ 구조를 포함하는 집적회로 소자 및 그 제조 방법
KR20120090417A (ko) 반도체 장치 및 이의 제조 방법
JP2010045371A (ja) 導電性保護膜を有する貫通電極構造体及びその形成方法
KR20120067525A (ko) 반도체 소자 및 이의 제조 방법
JP4967340B2 (ja) 半導体装置、半導体装置の製造方法、及び電子機器
CN110676227A (zh) 包括凸块结构的半导体芯片和包括半导体芯片的半导体封装
US20230138813A1 (en) Semiconductor package
KR20150019089A (ko) 관통전극을 갖는 반도체 소자 및 그 제조방법
JP3945493B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140610

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150624

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150630

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150917

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160308

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160401

R150 Certificate of patent or registration of utility model

Ref document number: 5916077

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250