JP5915756B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置および半導体装置の製造方法に関する。
高耐圧ディスクリートパワーデバイスは、電力変換装置において中心的な役割を果たしている。そのようなパワーデバイスとして、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）や金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などがある。ＩＧＢＴは、導電度変調型のバイポーラデバイスのため、ユニポーラデバイスのＭＯＳＦＥＴに比べてオン電圧が低くなることから、特に、オン電圧が高くなり易い高耐圧デバイスを搭載するスイッチング回路などで多用されている。
さらに、前述の電力変換装置を、より変換効率の高いマトリクスコンバータとするためには、双方向スイッチングデバイスが必要になる。その双方向スイッチングデバイスを構成する半導体デバイスとして、順方向耐圧と同程度の逆方向耐圧を有する逆阻止ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｂｌｏｃｋｉｎｇ ＩＧＢＴ）が注目されている。その理由は、この逆阻止ＩＧＢＴを逆並列接続することにより、簡単に双方向スイッチングデバイスを構成することができるからである。逆阻止ＩＧＢＴは、通常のＩＧＢＴでコレクタ領域とドリフト領域との間にあるｐｎ接合を、高い耐圧信頼性の終端構造によって逆阻止電圧を保持できるように改良したデバイスである。そのため、逆阻止ＩＧＢＴは、ＡＣ−ＡＣ電力変換用の前述のマトリクスコンバータやＤＣ−ＡＣ変換用のマルチレベルのインバータに搭載するスイッチングデバイスとして適している。
図１２を参照して、従来の逆阻止ＩＧＢＴの構造について以下に説明する。図１２は、従来の逆阻止ＩＧＢＴの要部を示す断面図である。図１２に示すように、逆阻止ＩＧＢＴにおいても、通常のＩＧＢＴと同様にチップの中央近辺に活性領域１１０が設けられ、この活性領域１１０を取り巻く外周側に、耐圧構造部１２０が設けられる。そして、逆阻止ＩＧＢＴは、さらに耐圧構造部１２０の外側を取り囲む分離領域１３０を有することを特徴とする。分離領域１３０は、ｎ-型半導体基板の一方の主面と他方の主面とをｐ型領域で連結させるためのｐ+型分離層３１を主たる領域として有する。
このｐ+型分離層３１をｎ-型半導体基板の一方の主面からのｐ型不純物の熱拡散により形成するためには、ｐ+型分離層３１を非常に深く形成する必要があるので、高温長時間の熱拡散ドライブを伴う。このｐ+型分離層３１によって、逆方向耐圧接合であるｐ型コレクタ領域１０とｎ-型ドリフト領域１との間のｐｎ接合面の終端が、チップ化の際の切断面となるチップ側端面１２に露出しない構造にすることが可能になる。さらに、ｐ型コレクタ領域１０とｎ-型ドリフト領域１との間のｐｎ接合面は、チップ側端面１２に露出しないだけでなく、絶縁膜１４で保護された耐圧構造部１２０の基板表面（基板おもて面側の表面）１３に露出される。このため、逆方向耐圧の信頼性を高くすることができる。
活性領域１１０は、ｎ-型ドリフト領域１、ｐ型ベース領域２、ｎ+型エミッタ領域３、ゲート絶縁膜４、ゲート電極５、層間絶縁膜６およびエミッタ電極９などからなるおもて面側構造と、ｐ型コレクタ領域１０およびコレクタ電極１１などの裏面構造と、を備える縦型のＩＧＢＴの主電流の経路となる領域である。さらに、活性領域１１０の耐圧構造部１２０に近い終端部１１０ａの終端ｐベース領域（活性領域１１０の最外周のｐベース領域）２−１の深さは、終端ｐベース領域２−１より内側のｐ型ベース領域２よりも深い。隣接するｐ型ベース領域２間で、ゲート電極５の下側のｎ-型ドリフト領域１の表面層には、ｎ-型ドリフト領域１より低抵抗で、かつｐ型ベース領域２より深さの深いｎ型高濃度領域１ａが形成され、オン電圧を低減させている。
耐圧構造部１２０は、順方向電圧印加（コレクタ電極１１はエミッタ電極９の電位より高い）および逆方向電圧印加（コレクタ電極１１はエミッタ電極９の電位より低い）時に高くなり易い電界強度を緩和するためのｐ型ガードリング７やフィールドプレート８と、基板表面１３に露出するｐｎ接合の終端保護膜としての絶縁膜１４とを備える。ｐ型ガードリング７は、ｐ型ベース領域２より深く形成されることが好ましく、終端ｐ型ベース領域２−１と同時形成される。
一方、前述したインバータ等に通常のＩＧＢＴを使用する際には、フリーホイーリングダイオード（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ（以下、ＦＷＤと略記））をＩＧＢＴに逆並列接続させる必要がある。また、ＦＷＤでは、逆回復特性を改善するために、そのドリフト領域のキャリアのライフタイム（以下、単にライフタイムとする）を局所的に異なるように調整することがある。
そのような局所的にライフタイムの異なるＦＷＤの断面図を図１５（ａ）に示す。図１５は、従来のダイオードの断面構造およびライフタイムプロファイルを示す説明図である。図１５（ａ）はＦＷＤの断面構造であり、図１５（ｂ）はＦＷＤを構成する半導体基板の深さ方向を横軸とし、ライフタイムを縦軸とするプロファイル（分布）を示す。図１５のＦＷＤの構造を以下に説明する。この半導体ダイオード（ＦＷＤ）において、ｎ-型低不純物濃度のｎ-型半導体基板のおもて面側の表面層には、ｐ型半導体領域１０５が設けられている。ｐ型半導体領域１０５表面に接触するアノード電極１０９が設けられている。ｎ-型半導体基板の裏面側の表面層に、ｎ+型高濃度領域１１５が設けられている。ｎ+型高濃度領域１１５に接触するカソード電極１１２が設けられている。ｐ型半導体領域１０５とｎ+型高濃度領域１１５とに挟まれた部分は、元のｎ-型半導体基板の不純物濃度のまま残るｎ-型低不純物濃度領域（以降、ｎ-型低濃度領域１０２とする）である。
ドリフト領域となるｎ-型低濃度領域１０２は、場所によってライフタイムが異なるように調整される。具体的には、ｎ-型低濃度領域１０２は、異なるライフタイムに調整された第１〜３ライフタイム調整領域１０２ａ〜１０２ｃを備える。第１ライフタイム調整領域１０２ａは、ｎ-型低濃度領域１０２のｐ型半導体領域１０５側に位置し、ｐ型半導体領域１０５の全面に接する。第３ライフタイム調整領域１０２ｃは、第１ライフタイム調整領域１０２ａとｎ+型高濃度領域１１５との間の、デバイス中央に位置する。第２ライフタイム調整領域１０２ｂは、第１ライフタイム調整領域１０２ａとｎ+型高濃度領域１１５との間において、第３ライフタイム調整領域１０２ｃに隣接して第３ライフタイム調整領域１０２ｃを取り囲む。ライフタイム調整後の第１〜３ライフタイム調整領域１０２ａ〜１０２ｃそれぞれのライフタイムを比較すると、第１ライフタイム調整領域１０２ａ＜第２ライフタイム調整領域１０２ｂ＜第３ライフタイム調整領域１０２ｃである。
このような局所的なライフタイム調整は、金（Ａｕ）、白金（Ｐｔ）などの重金属を所定領域へ選択的に拡散させること、または電子線などの高エネルギー粒子を所定の領域へ選択的に照射することによって導入され得ることが知られている（例えば、下記特許文献１参照。）。
荷電水素（プロトン）のイオン注入とその後の低温アニールにより、Ｓｉ半導体基板をｎ型にドーピングできることは一般的に知られている。プロトンドーズ量と熱処理後の不純物濃度との関係は、アニール条件が３５０℃，３０分などの場合について既に発表されている（例えば、下記非特許文献１参照。）。
また、プロトン注入と熱アニール技術とを用いて、ＩＧＢＴのｎ+型バッファ層を形成することも既に知られている。その代表的なデバイスの構造および各部のドーピングプロファイルの概略をそれぞれ図１６，図１７に示す。図１６は、従来のＩＧＢＴの別の一例の要部を示す断面図である。図１７は、図１６の従来ＩＧＢＴのドーピングプロファイル図である。図１６に示すｎ+型バッファ層２４は、ｎ-型半導体基板のおもて面にＩＧＢＴの表面構造（符号２５〜２９）を形成し、ｎ-型半導体基板を裏面から研削して薄くした後、加速エネルギーが５００ＫｅＶ以下の単発または複数回のプロトン注入（例えば、図１７のＮH1〜ＮH3の３回）とその後の３００℃〜４００℃の温度で３０分間〜６０分間の熱アニールにより形成される。ｎ+型バッファ層２４を形成するために必要なプロトンドーズ量およびアニール条件は下記非特許文献１を参考とすれば容易に決められる。プロトンドーピング法によってｎ+型バッファ層２４を形成するメリットは、ｎ+型バッファ層２４のドナー化に必要なアニール温度を、先に形成した表面構造のメタル電極膜に悪影響を及ぼさない約３５０℃前後にできることである。図１６、図１７の前述の説明に無い符号について、符号２２はｎ-型ドリフト領域、符号２５はｐ型ベース領域、符号２６はｎ+型エミッタ領域、符号２７はゲート絶縁膜、符号２８はゲート電極、符号２９はエミッタ電極、符号３１はｐ-型コレクタ領域、符号３２はコレクタ電極である（例えば、下記特許文献２、３参照。）。
逆阻止ＩＧＢＴはゲートがオフで逆方向（コレクタ電極を負電極に接続、エミッタ電極を正電極に接続）に電圧印加される場合、逆漏れ電流が大きいことが問題となることがある。図１３は、従来の逆阻止ＩＧＢＴの要部断面構造および逆方向電圧印加時の電界強度プロファイルを示す説明図である。図１３の左側には、図１２の活性領域１１０内の単位セルの、特にはその終端部１１０ａやゲートパッド部（図示せず）の基板縦方向（半導体基板の厚さ方向）の簡略断面図を示す。図１３の右側には、逆方向電圧印加時の電界強度分布を示す。逆方向電圧を印加する場合、コレクタ接合（ｐ型コレクタ領域１０とｎ-型ドリフト領域１との間のｐｎ接合）からの空乏層の伸張とともに、ｎ-型ドリフト領域１のうちｐ型コレクタ領域１０側のドリフト領域１−２が空乏化され、ｐエミッタ（ｐ型ベース領域２）、ｎベース（ｎ-型ドリフト領域１）、ｐ型コレクタ領域１０からなるｐｎｐトランジスタの正味ｎベース１−１（ｎ-型ドリフト領域１のうちｐ型ベース領域２側の空乏化されていないドリフト領域）が薄くなる。さらに、ｐエミッタの濃度が高くて、その注入効率も高いことと相まって、空乏層領域（ドリフト領域１−２）で発生する漏れ電流が前記ｐｎｐトランジスタより増幅され、素子の漏れ電流が大きくなる結果、素子の動作温度（耐熱性）が制限されることが問題となる。
また、ｐ型コレクタ領域１０に欠陥が多いなど品質が低い状態、または、ｐ型コレクタ領域１０のボロンドーズ量が過少の状態で逆方向電圧印加される場合、ｐ型コレクタ領域１０に広がる空乏層が、コレクタ電極１１へパンチスルーする虞がある。この場合は、格段に逆漏れ電流が大きくなる。そのような逆漏れ電流が大きくなるという問題を克服するために、ｐ型コレクタ領域１０をＹＡＧレーザーで局所的に高活性化することが好ましいことが知られている（例えば、下記特許文献４参照。）。また、ｐ型コレクタ領域１０の局所的な高活性化に伴うｐ型コレクタ領域１０からの高注入ホールキャリアの残留によるスイッチング損失の増大を抑制するため、電子線照射後のアニール温度を３３０℃前後に低くしてｎ-型ドリフト領域１のライフタイムを小さくするとよいことも知られている。
また、ライフタイムキラー層をコレクタ領域に近いドリフト領域の内部に設けることにより、ダイオード動作時の逆回復ピーク電流を小さくし、ソフトリカバリー特性とする逆阻止ＩＧＢＴに関する記述がある（例えば、下記特許文献５参照。）。
また、プロトン照射により、ドリフト領域の厚さの中央部へ高濃度領域を設けることにより、逆回復時のｄＶ／ｄｔの増加を抑え、ソフトリカバリー特性とするダイオードに関する技術も知られている（例えば、下記特許文献６参照。）。
国際公開第９９／６３５９７号パンフレット（１５頁１４行〜同１９行） 米国特許第６４８２６８１号明細書（図１、図６） 特許第４１２８７７７号公報（図１、図６） 特開２００７−５９５５０号公報（０００９段落） 特開２００２−７６０１７号公報（要約、図１） 特開２００９−２２４７９４号公報（要約、図１）
ディー・シルバー（Ｄ．Ｓｉｌｂｅｒ）、外４名、インプルーブド ダイナミック プロパティーズ オブ ＧＴＯ−サイリスタズ アンド ダイオードズ バイ プロトン インプランテーション（Ｉｍｐｒｏｖｅｄ Ｄｙｎａｍｉｃ Ｐｒｏｐｅｒｔｉｅｓ ｏｆ ＧＴＯ−Ｔｈｙｒｉｓｔｏｒｓ ａｎｄ Ｄｉｏｄｅｓ ｂｙ Ｐｒｏｔｏｎ Ｉｍｐｌａｎｔａｔｉｏｎ）、インターナショナル エレクトロン デバイシズ ミーティング ダイジェスト １９８５（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ（ＩＥＤＭ） Ｄｉｇｅｓｔ １９８５）、（米国）、１９８５年、第３１巻、ｐ．１６２−１６５
しかしながら、前述の図１３に示す逆阻止ＩＧＢＴのｎ-型ドリフト領域１全体の小さいライフタイムは、一方で逆方向電圧印加時にドリフト領域１−２へ再結合中心を増やし、逆漏れ電流を増大させる欠点がある。また、従来の逆阻止ＩＧＢＴの逆漏れ電流を、図１４の矢印に示すように、ライフタイムを大きくすることにより低減させた場合、オン電圧は小さくなるが、ターンオフ損失が大きくなる問題が生じるので好ましくない。図１４は、従来の逆阻止ＩＧＢＴのＥｏｆｆ（ターンオフ損失）とＶｏｎ（オン電圧）とのトレードオフ関係を示す特性図である。前述の小さいライフタイムは短いライフタイム、ライフタイムを大きくとはライフタイムを長くと言い換えることもできる。また、逆漏れ電流を低減するために、ｎ-型ドリフト領域１の厚さＷを増やす方法も有効である。しかしながら、その場合、ＥｏｆｆとＶｏｎとのトレードオフ関係は図１４に示すように、より悪いレベルに劣化するので、ｎ-型ドリフト領域１の厚さＷを増やす方法も好ましくない。
本発明は、上述した従来技術による問題点を解消するため、ターンオフ損失とオン電圧とのトレードオフ関係の劣化を抑制しながら、高温逆漏れ電流とターンオフ損失の増大とを共に抑えることができる半導体装置および半導体装置の製造方法を提供することを目的とする。
本発明は前記課題を解決して、発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。活性領域には、ｎ-型半導体基板の一方の主面側にＭＯＳゲート構造を有する。ＭＯＳゲート構造は、ｐ型ベース領域、ｎ+型エミッタ領域、ゲート絶縁膜およびゲート電極からなる。ｐ型ベース領域は、ｎ-型半導体基板の一方の主面側に選択的に設けられている。ｎ+型エミッタ領域は、ｐ型ベース領域の内部に選択的に設けられている。ｐ型ベース領域の、ｎ-型ドリフト領域とｎ+型エミッタ領域とに挟まれた部分の表面上には、ゲート絶縁膜を介してゲート電極が設けられている。耐圧構造部は、活性領域の外周を取り巻く。ｎ-型半導体基板の他方の主面側に設けられたｐ型コレクタ層と、耐圧構造部の外周部に、ｎ-型半導体基板の一方の主面と他方の主面とを繋ぐように、ｐ+型分離層が設けられている。ｐ+型分離層は、ｐ型コレクタ層に電気的に接続されている。ｎ-型ドリフト領域の内部の、ｐ型ベース領域の底面よりもｎ-型半導体基板の一方の主面から深い位置に、ｐ型ベース領域から離れてｎ型低ライフタイム調整領域が設けられている。ｎ型低ライフタイム調整領域は、活性領域からｐ+型分離層にわたって設けられている。ｎ型低ライフタイム調整領域のキャリアのライフタイムｔ1は、ｎ-型ドリフト領域のキャリアのライフタイムｔ2より低く、ｔ2＞ｔ1の関係を有する。
また、この発明にかかる半導体装置は、上述した発明において、活性領域内の最外周の終端ｐベース領域の深さは、終端ｐベース領域よりも内側に位置するｐ型ベース領域の深さより深くてもよい。
また、この発明にかかる半導体装置は、上述した発明において、活性領域内の最外周の終端ｐベース領域の深さは、耐圧構造部を構成するｐ型ガードリングの深さと等しくてもよい。
また、この発明にかかる半導体装置は、上述した発明において、ｎ-型ドリフト領域の、隣り合うｐ型ベース領域間に挟まれた部分に、活性領域内の最外周の終端ｐベース領域よりも内側に位置するｐ型ベース領域とｎ型低ライフタイム調整領域との間に底面が位置する深さで設けられた、ｎ-型ドリフト領域より不純物濃度の高いｎ型高濃度領域をさらに備えていてもよい。
また、この発明にかかる半導体装置は、上述した発明において、ｎ型低ライフタイム調整領域のキャリアのライフタイムｔ1は、ｎ-型ドリフト領域のキャリアのライフタイムｔ2を０．２μｓ〜３．０μｓの範囲とし、ｔ2／ｔ1を２〜８とする関係を有することが好ましい。
また、この発明にかかる半導体装置は、上述した発明において、ｎ型低ライフタイム調整領域のドーピング濃度のピーク濃度ｎ1は、ｎ-型ドリフト領域のドーピング濃度ｎ2よりも高く、ｎ1＞ｎ2の関係を有することが好ましい。
また、この発明にかかる半導体装置は、上述した発明において、ｎ型低ライフタイム調整領域のドーピング濃度のピーク濃度ｎ1は、ｎ-型ドリフト領域のドーピング濃度ｎ2の４倍よりも小さく、ｎ1＜４ｎ2の関係を有することが好ましい。
また、この発明にかかる半導体装置は、上述した発明において、ｎ型低ライフタイム調整領域の深さ方向の中心は、活性領域内の最外周のｐ型ベース領域の底面からｐ型コレクタ層側に２０μｍ以内の深さの範囲に位置することが好ましい。
また、本発明は前記課題を解決して、発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、上述した発明において、ｎ-型半導体基板の一方の主面側にＭＯＳゲート構造と所要の金属電極膜とを形成した後、ｎ-型半導体基板の他方の主面側からプロトンを注入し、熱アニール処理を行うことによりｎ型低ライフタイム調整領域を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、５．０×１０13ｃｍ-2〜５．０×１０14ｃｍ-2のドーズ量範囲のプロトンを注入し、温度３３０℃〜３８０℃の水素雰囲気で熱アニール処理を行うことが好ましい。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、ｎ-型半導体基板の一方の主面側にＭＯＳゲート構造と所要の金属電極膜とを形成した後、同じ側からヘリウムをイオン注入し、熱アニール処理を行うことにより、ｎ型低ライフタイム調整領域を形成することが好ましい。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、２．０ＭｅＶ〜５．５ＭｅＶのエネルギー範囲のヘリウムをイオン注入し、温度３８０℃以下の水素雰囲気で熱アニール処理を行うことが好ましい。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、さらに、電子線照射によりｎ型低ライフタイム調整領域のライフタイムを調整することが好ましい。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、ｎ型低ライフタイム調整領域のドーピング濃度のピーク濃度を、ｎ-型ドリフト領域のドーピング濃度の４倍以内に調整することが好ましい。
本発明にかかる半導体装置および半導体装置の製造方法によれば、素子のエミッタ側に、活性領域の最外周のｐベース領域および耐圧構造部のｐガードリングの底面から離れてｎ型低ライフタイム調整領域を設けることにより、ターンオフ損失とオン電圧とのトレードオフの劣化を抑制しながら、高温逆漏れ電流およびターンオフ時のコレクタ電圧跳ね上がりピークを低く抑制することができる。その結果、過熱、過電圧に対する信頼性を向上させることができる。
図１は、本発明にかかる逆阻止ＩＧＢＴの要部を示す断面図である。 図２は、図１の逆阻止ＩＧＢＴのドーピング濃度プロファイルおよびライフタイムプロファイルを示す特性図である。 図３は、本発明にかかる逆阻止ＩＧＢＴの接合温度Ｔ＝１２５℃での逆方向の電流−電圧特性を示す特性図である。 図４は、本発明にかかる逆阻止ＩＧＢＴの接合温度Ｔ＝１２５℃でのドーピング濃度比と逆漏れ電流との関係を示す特性図である。 図５は、本発明にかかる逆阻止ＩＧＢＴのターンオフ損失Ｅｏｆｆとオン電圧Ｖｏｎとの関係を示す特性図である。 図６は、本発明にかかる逆阻止ＩＧＢＴのターンオフ時のｄＶ／ｄｔとオン電圧Ｖｏｎとの関係を示す特性図である。 図７は、本発明にかかる逆阻止ＩＧＢＴのターンオフ時のコレクタ電圧の跳ね上がりとオン電圧Ｖｏｎとの関係を示す特性図である。 図８は、本発明の実施例１にかかる逆阻止ＩＧＢＴの製造途中の状態を示す断面図（その１）である。 図９は、本発明の実施例１にかかる逆阻止ＩＧＢＴの製造途中の状態を示す断面図（その２）である。 図１０は、本発明の実施例１にかかる逆阻止ＩＧＢＴの製造途中の状態を示す断面図（その３）である。 図１１は、本発明の実施例２にかかる逆阻止ＩＧＢＴの製造途中の状態を示す断面図である。 図１２は、従来の逆阻止ＩＧＢＴの要部を示す断面図である。 図１３は、従来の逆阻止ＩＧＢＴの要部断面構造および逆方向電圧印加時の電界強度プロファイルを示す説明図である。 図１４は、従来の逆阻止ＩＧＢＴのＥｏｆｆとＶｏｎとのトレードオフ関係を示す特性図である。 図１５は、従来のダイオードの断面構造およびライフタイムプロファイルを示す説明図である。 図１６は、従来のＩＧＢＴの別の一例の要部を示す断面図である。 図１７は、図１６の従来ＩＧＢＴのドーピングプロファイル図である。
以下、本発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態および実施例について、添付図面を参照して詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも相対的に不純物濃度が高いまたは低いことを意味する。なお、以下の実施の形態および実施例の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、実施の形態および実施例で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する実施の形態および実施例の記載に限定されるものではない。
（実施の形態）
本発明にかかる半導体装置の断面構造について、逆阻止ＩＧＢＴを例に説明する。図１は、本発明にかかる逆阻止ＩＧＢＴの要部を示す断面図である。図１に示すように、本発明の実施の形態にかかる逆阻止ＩＧＢＴは、チップの中央近辺に設けられた活性領域１１０と、この活性領域１１０を取り巻く外周側に設けられた耐圧構造部１２０と、耐圧構造部１２０の外側を取り囲む分離領域１３０と、を備える。活性領域１１０において、ｎ-型ドリフト領域１となるｎ-型半導体基板のおもて面側には、ｐ型ベース領域２、ｐ+型ベースコンタクト領域、ｎ+型エミッタ領域３、ゲート絶縁膜４、ゲート電極５、層間絶縁膜６およびエミッタ電極９などからなる表面構造が設けられている。活性領域１１０は、主電流の経路となる領域である。耐圧構造部１２０は、ｎ-型ドリフト領域１の基板おもて面側の電界を緩和し耐圧を保持する領域である。分離領域１３０は、ｎ-型半導体基板の一方の主面と他方の主面とをｐ型領域で連結させるためのｐ+型分離層３１を主たる領域として有する。
ｎ-型ドリフト領域１の内部には、基板おもて面側に、活性領域１１０から分離領域１３０にわたって、キャリアのライフタイム（以下、単にライフタイムとする）をｎ-型ドリフト領域１よりも低く調整したｎ型低ライフタイム調整領域１ｂが設けられている。ｎ型低ライフタイム調整領域１ｂは、終端ｐベース領域（活性領域１１０の耐圧構造部１２０側の終端部１１０ａに設けられた最外周のｐベース領域）２−１および耐圧構造部１２０のｐ型ガードリング７の底面よりも基板おもて面から深い位置に、終端ｐベース領域２−１から離れて設けられている。また、ｎ型低ライフタイム調整領域１ｂの深さ方向の中心は、終端ｐベース領域２−１または耐圧構造部１２０のｐ型ガードリング７の底面より約２０μｍ以内に位置する。ｎ型低ライフタイム調整領域１ｂの中心が終端ｐベース領域２−１またはｐ型ガードリング７の底面より約２０μｍを超えると、耐圧が低下するので、好ましくない。
（実施例１）
次に、ｎ型低ライフタイム調整領域１ｂおよびｎ-型ドリフト領域１のドーピング濃度プロファイルおよびライフタイムプロファイルについて、本発明の逆阻止ＩＧＢＴの主な実施の形態を従来の逆阻止ＩＧＢＴと比較しながら説明する。図２は、図１の逆阻止ＩＧＢＴのドーピング濃度プロファイルおよびライフタイムプロファイルを示す特性図である。ここで、比較の対象となる従来の逆阻止ＩＧＢＴは、本発明の逆阻止ＩＧＢＴの特徴部分であるｎ型低ライフタイム調整領域１ｂを備えていない逆阻止ＩＧＢＴである。即ち、以下の説明で用いられる従来の逆阻止ＩＧＢＴは、図１２に示すように、ｎ型低ライフタイム調整領域以外の構造については本発明の逆阻止ＩＧＢＴと実質的に同じ構造を有する。
上述したように、図１に示す本発明にかかる逆阻止ＩＧＢＴは、図１２に示す従来の逆阻止ＩＧＢＴと比較して、ｎ型低ライフタイム調整領域１ｂが付加的に設けられている構造を特徴としている。実施例１の逆阻止ＩＧＢＴのｎ-型ドリフト領域１および点線で挟まれたｎ型低ライフタイム調整領域１ｂのドーピング濃度プロファイルを図２（ａ）に示す。また、実施例１の逆阻止ＩＧＢＴのライフタイムの深さ方向のプロファイル（以下、ライフタイムプロファイルとする）を図２（ｂ）に示す。また、図２（ａ）および図２（ｂ）には、それぞれ、従来の逆阻止ＩＧＢＴのドーピング濃度プロファイルおよびライフタイムプロファイルを示す。図２において、横軸となる基板の深さ方向の距離の座標原点は活性領域１１０の終端部１１０ａ内の終端ｐベース領域２−１または耐圧構造部１２０のｐ型ガードリング７の底面とする。図２（ａ）の縦軸はドーピング濃度、図２（ｂ）の縦軸はライフタイムである。
実施例１の逆阻止ＩＧＢＴにおいて、ｎ型低ライフタイム調整領域１ｂより基板おもて面から深い部分におけるｎ-型ドリフト領域１のドーピング濃度（以下、単にｎ-型ドリフト領域１のドーピング濃度とする）ｎ2は均一である。ｎ型低ライフタイム調整領域１ｂのドーピングはプロトン照射により行われ、ｎ型低ライフタイム調整領域１ｂは、ｎ-型ドリフト領域１のドーピング濃度ｎ2より高濃度のドーピング濃度ｎ1をピークとするドーピング濃度プロファイルを有する。ｎ-型ドリフト領域１に対するｎ型低ライフタイム調整領域１ｂのドーピング濃度比（ｎ型低ライフタイム調整領域１ｂのドーピング濃度ｎ1／ｎ-型ドリフト領域１のドーピング濃度ｎ2）がｎ1／ｎ2＝１．０の場合については後述の実施例２で説明する。一方、図２（ａ）に破線で示す従来の逆阻止ＩＧＢＴのｎ-型ドリフト領域１全体のドーピング濃度ｎ3は、酸素ドナーや電子線照射の影響により基板おもて面側で少し凹状に低い濃度プロファイルを有するが、深さ方向にほぼ一様のドーピング濃度プロファイルを示す。
ライフタイムについては、図２（ｂ）に示すように、従来の逆阻止ＩＧＢＴは、ｎ-型ドリフト領域１全体のライフタイムｔ3は、深さ方向に均一に調整されている。一方、実施例１の逆阻止ＩＧＢＴでは、ｎ型低ライフタイム調整領域１ｂ内に局所的なプロトン照射またはプロトン照射と電子線照射との組み合わせが行われ、ｎ型低ライフタイム調整領域１ｂのライフタイムｔ1がｎ-型ドリフト領域１のライフタイムｔ2より小さくなるように調整されている。実施例１の逆阻止ＩＧＢＴのｎ-型ドリフト領域１のライフタイムｔ2は、従来の逆阻止ＩＧＢＴのｎ-型ドリフト領域１全体のライフタイムｔ3より大きい。即ち、実施例１の逆阻止ＩＧＢＴのｎ型低ライフタイム調整領域１ｂのライフタイムｔ1およびｎ-型ドリフト領域１のライフタイムｔ2については、従来の逆阻止ＩＧＢＴのｎ-型ドリフト領域１全体のライフタイムｔ3に対して、ｔ2＞ｔ3でｔ1＜ｔ3としたうえで、ｔ2を０．２μｓ〜３．０μｓの範囲とし、ｔ2／ｔ1を２〜８として検証した。また、ｔ3／ｔ1＜６とした時には、ｔ2／ｔ1＞６とした。その結果を図３〜図７に示す。図３〜図７には、それぞれ実施例１の逆阻止ＩＧＢＴの検証結果とともに、比較として従来の逆阻止ＩＧＢＴの結果を示している。
図３は、本発明にかかる逆阻止ＩＧＢＴの接合温度Ｔ＝１２５℃での逆方向の電流−電圧特性を示す特性図である。図３には、定格耐圧１７００Ｖの逆阻止ＩＧＢＴの活性領域１１０の終端部１１０ａまたはゲートパット部の（高温）逆漏れ電流を示すための逆方向（エミッタ電極９を正電極に接続、コレクタ電極１１を負電極に接続）の電流−電圧特性曲線のシミュレーションカーブを示す。但し、接合温度Ｔ＝１２５℃、ゲート電圧ＶGE＝０Ｖである。図３には、エミッタ−コレクタ間逆方向電圧ＶCE＝−１７００Ｖにおいて、実施例１の逆阻止ＩＧＢＴおよび従来の逆阻止ＩＧＢＴの逆漏れ電流を示す。図３に示すように、従来の逆阻止ＩＧＢＴ（ｎ-型ドリフト領域１全体のライフタイムｔ3＝１．７４μｓと調整）の逆漏れ電流は、３．０×１０-10Ａ／μｍであった。それに対して、実施例１の逆阻止ＩＧＢＴにおいては、ｎ-型ドリフト領域１に対するｎ型低ライフタイム調整領域１ｂのドーピング濃度比がｎ1／ｎ2＝３．８、ｎ1／ｎ2＝１．９の場合に、逆漏れ電流はそれぞれ０．８×１０-11Ａ／μｍ、０．９×１０-11Ａ／μｍに低減されることを示している。以下の説明で、逆漏れ電流に関する記述は高温逆漏れ電流を意味する。高温逆漏れ電流とは、接合温度Ｔが例えば１２５℃程度になるなど動作温度範囲が高温であるときの逆漏れ電流である。また、ｎ-型ドリフト領域１に対するｎ型低ライフタイム調整領域１ｂのドーピング濃度比がｎ1／ｎ2＝１．０の場合でも、ｎ型低ライフタイム調整領域１ｂの０．３μｓのライフタイムｔ1が小さく有効に働き、実施例１の逆阻止ＩＧＢＴの逆漏れ電流は１．５×１０-10Ａ／μｍとなり従来の約２分の１に低減している。実施例１の逆阻止ＩＧＢＴにおいて、ｎ-型ドリフト領域１のライフタイムｔ2およびｎ型低ライフタイム調整領域１ｂのライフタイムｔ1はそれぞれｔ2＝２．０μｓ、ｔ1＝０．３μｓとした。
図４は、本発明にかかる逆阻止ＩＧＢＴの接合温度Ｔ＝１２５℃でのドーピング濃度比と逆漏れ電流との関係を示す特性図である。図４に、定格耐圧１７００Ｖの逆阻止ＩＧＢＴの活性領域中の単位セルのエミッタ−コレクタ間逆方向電圧ＶCE＝−１７００Ｖでの逆漏れ電流と、ｎ-型ドリフト領域１に対するｎ型低ライフタイム調整領域１ｂのドーピング濃度比ｎ1／ｎ2との関係を示す。接合温度Ｔ＝１２５℃、ゲート電圧ＶGE＝０Ｖ、実施例１の逆阻止ＩＧＢＴのｎ-型ドリフト領域１のライフタイムｔ2およびｎ型低ライフタイム調整領域１ｂのライフタイムｔ1は、それぞれ前述の図３に示す検証結果と同様にｔ2＝２．０μｓ、ｔ1＝０．３μｓである。比較のため、従来の逆阻止ＩＧＢＴの逆漏れ電流も示す。従来の逆阻止ＩＧＢＴの各データポイント（□印）のｎ-型ドリフト領域１全体のライフタイムｔ3は、増加方向でｔ3＝１．０μｓ、１．７４μｓ、２．０μｓ、２．３μｓとなっている。従来の逆阻止ＩＧＢＴでは、ｎ-型ドリフト領域１全体のライフタイムｔ3を２．３μｓのような大きい値にした場合でも、逆漏れ電流は２．８×１０-11Ａ／μｍより小さくはならない。
一方、実施例１の逆阻止ＩＧＢＴ（◆印）では、ｎ-型ドリフト領域１に対するｎ型低ライフタイム調整領域１ｂのドーピング濃度比ｎ1／ｎ2が大きいほど逆漏れ電流が小さくなることを示している。例えば、従来の逆阻止ＩＧＢＴのｎ-型ドリフト領域１全体のライフタイムｔ3＝１．７４μｓのときの逆漏れ電流（３．０×１０-11Ａ／μｍ）に対して、ｎ-型ドリフト領域１に対するｎ型低ライフタイム調整領域１ｂのドーピング濃度比ｎ1／ｎ2＝１０のときの実施例１の逆阻止ＩＧＢＴの逆漏れ電流（２．０×１０-11Ａ／μｍ）は約３分の２に低くなっていることが分かる。しかし、ｎ-型ドリフト領域１に対するｎ型低ライフタイム調整領域１ｂのドーピング濃度比ｎ1／ｎ2が３．８より大きくなるとともに、図５に示すようにターンオフ損失（Ｅｏｆｆ）が０．４１（ｍＪ／Ａ／ｐｕｌｓｅ）よりさらに増大する。従って、本発明の逆阻止ＩＧＢＴのｎ-型ドリフト領域１に対するｎ型低ライフタイム調整領域１ｂのドーピング濃度比ｎ1／ｎ2は４より小さいことが好ましい。
図５は、本発明にかかる逆阻止ＩＧＢＴのターンオフ損失Ｅｏｆｆとオン電圧Ｖｏｎとの関係を示す特性図である。図５には、実施例１の逆阻止ＩＧＢＴおよび従来の逆阻止ＩＧＢＴのターンオフ損失Ｅｏｆｆとオン電圧Ｖｏｎとのトレードオフ関係を示す。図５では、実施例１の逆阻止ＩＧＢＴおよび従来の逆阻止ＩＧＢＴのコレクタ注入条件を一定にしている。図５において、従来の逆阻止ＩＧＢＴは、ｎ-型ドリフト領域１全体のライフタイムｔ3を変動させた。実施例１の逆阻止ＩＧＢＴは、ｎ型低ライフタイム調整領域１ｂのライフタイムｔ1＝０．３μｓを固定して、ｎ-型ドリフト領域１のライフタイムｔ2を変動させて得られたものである。具体的には、従来の逆阻止ＩＧＢＴのｎ-型ドリフト領域１全体のライフタイムｔ3は、曲線の左上から右下へ向かう方向に、各データポイント（◆印）でそれぞれｔ3＝２．３μｓ、２．０μｓ、１．７４μｓの場合である。実施例１の逆阻止ＩＧＢＴの場合、各データポイント（△印）におけるｎ-型ドリフト領域１のライフタイムｔ2は、曲線の左上から右下へ向かう方向にそれぞれｔ2＝２．３μｓ、２．０μｓ、１．７４μｓ、１．５μｓとなっている。実施例１の逆阻止ＩＧＢＴにおいては、ｎ-型ドリフト領域１のライフタイムｔ2＝２．０μｓの場合に、ｎ-型ドリフト領域１に対するｎ型低ライフタイム調整領域１ｂのドーピング濃度比ｎ1／ｎ2を１〜３．８の範囲に変動する場合のターンオフ損失Ｅｏｆｆおよびオン電圧Ｖｏｎ（以下、（Ｅｏｆｆ，Ｖｏｎ）とする）の軌跡も示す（○印）。
図５に示す結果では、従来の逆阻止ＩＧＢＴを（Ｅｏｆｆ，Ｖｏｎ）＝（０．２７５ｍＪ／Ａ／ｐｕｌｓｅ、３．６１Ｖ）で使用する場合、実施例１の逆阻止ＩＧＢＴは（Ｅｏｆｆ，Ｖｏｎ）＝（０．３０７ｍＪ／Ａ／ｐｕｌｓｅ、３．４９Ｖ）となり、ターンオフ損失Ｅｏｆｆとオン電圧Ｖｏｎとのトレードオフ関係（Ｅｏｆｆ−Ｖｏｎ）がやや低下することを示している。しかし、従来の逆阻止ＩＧＢＴの逆漏れ電流を例えば１．５分の１以下に低減させる必要がある場合には、従来の逆阻止ＩＧＢＴの（Ｅｏｆｆ，Ｖｏｎ）は、図４で説明したように、ｎ-型ドリフト領域１全体のライフタイムｔ3を２．３μｓとした場合よりさらに大きくする必要がある。即ち、従来の逆阻止ＩＧＢＴにおいてｎ-型ドリフト領域１全体のライフタイムｔ3＝２．３μｓをさらに大きくすることは、図５のｔ3＝２．３μｓのデータポイントよりも左上にデータポイントが付されることとなり、元の使用条件から大きく乖離して実用的に使えなくなる。従って、逆漏れ電流と（Ｅｏｆｆ−Ｖｏｎ）との関係を両立させる観点から、たとえ、前述のように、ターンオフ損失Ｅｏｆｆとオン電圧Ｖｏｎとのトレードオフ関係がやや劣化するとしても、ｎ型低ライフタイム調整領域１ｂを有する本発明の逆阻止ＩＧＢＴの方が従来の逆阻止ＩＧＢＴより望ましい。
以上説明したターンオフ損失Ｅｏｆｆはスイッチング速度ｄ（ＶCE）／ｄｔを略同じにして得られた値である。図５の各データポイントとして対応するｄＶ／ｄｔとＶｏｎとの関係を図６に示す。図６は、本発明にかかる逆阻止ＩＧＢＴのターンオフ時のｄＶ／ｄｔとオン電圧Ｖｏｎとの関係を示す特性図である。スイッチングオフ試験回路のバス電圧は８５０Ｖとした。寄生インダクタンスは３００ｎＨとした。従来の逆阻止ＩＧＢＴのターンオフゲート抵抗Ｒｇ＝３４Ω、実施例１の逆阻止ＩＧＢＴのターンオフゲート抵抗Ｒｇ＝１８Ωとした。図６に示す結果より、本実施例のデバイスに対して、適切のｎ1／ｎ2濃度比、ライフタイム比、およびゲート駆動の抵抗値の調整で、従来の逆阻止ＩＧＢＴと略同じなスイッチングスピード（ｄＶ／ｄｔ）にすることができることがわかる。
図５の各データポイントと対応するコレクタ電圧の跳ね上がりピークＶCEpk（ピーク電圧からバス電圧８５０Ｖを差し引いた電圧）を図７に示す。図７は、本発明にかかる逆阻止ＩＧＢＴのターンオフ時のコレクタ電圧の跳ね上がりとオン電圧Ｖｏｎとの関係を示す特性図である。図７に示す結果より、実施例１の逆阻止ＩＧＢＴ（△印）のターンオフ時のコレクタ電圧の跳ね上がりピークＶCEpkは、従来の逆阻止ＩＧＢＴ（◆印）の約半分近くになっていることが分かる。従って、実施例１の逆阻止ＩＧＢＴにおいては、従来の逆阻止ＩＧＢＴよりも過電圧への耐性が強くなっていることがわかる。
次に、例えば実施例１におけるｎ型低ライフタイム調整領域１ｂの形成を含む逆阻止ＩＧＢＴの製造方法について以下、説明する。図８〜図１０は、本発明の実施例１にかかる逆阻止ＩＧＢＴの製造途中の状態を示す断面図である。まず、図８に示すように、従来の逆阻止ＩＧＢＴと同様の方法で、ｎ-型ドリフト領域１となるウエハ（ｎ-型半導体基板）に、ｐ+型分離層３１を含む分離領域１３０と、活性領域１１０のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造および耐圧構造部１２０を含む基板おもて面側の表面構造と、を形成する。次に、図示しないが、ウエハのおもて面全面にポリイミド膜または窒化膜層をパッシベーション層としてさらに堆積し、アルミワイヤボンディングができるように、パッシベーション層を選択的にエッチングして、エミッタ電極パッド、ゲート電極パッドとなる金属電極表面を露出させてボンディングパッド領域を形成する。
逆阻止ＩＧＢＴのＭＯＳゲート構造は、ｐ型ベース領域２、ｎ+型エミッタ領域３、ゲート絶縁膜４、ゲート電極５からなる。ポリシリコンからなるゲート電極５の表面を、層間絶縁膜６を介してエミッタ電極９が覆う。エミッタ電極９は、ｐ型ベース領域２の内部に設けられるｎ+型エミッタ領域３とｐ+型コンタクト領域２ａの表面とにオーミック接触する。隣り合うｐ型ベース領域２間のｎ-型ドリフト領域１の表面層には、ｐ型ベース領域２よりも深く、かつｎ型低ライフタイム調整領域１ｂに達しない深さでｎ型高濃度領域１ａが設けられることもオン電圧を低減できるので好ましい。活性領域１１０内の終端部１１０ａの終端ｐベース領域２−１の深さは、終端ｐベース領域２−１より内側のｐ型ベース領域２の深さより深くすることが好ましい。その理由は、このように終端ｐベース領域２−１の深さを深くすると、終端ｐベース領域２−１の抵抗が小さくなるので、ターンオフ時終端部のホールキャリアが排出しやすくなり、ターンオフ耐量（ＲＢＳＯＡ）を向上できるからである。また、例えば、終端部１１０ａの終端ｐベース領域２−１を耐圧構造部１２０内のｐ型ガードリング７と同じ深さにすることが、同一プロセスで形成することができるので、プロセス効率の観点から好ましい。
耐圧構造部１２０は、ｐ型ガードリング７とフィールドプレート８とを備えることにより、阻止電圧の印加時の耐圧構造部１２０における電界強度を緩和させることができ、耐圧信頼性を向上させることができる。ｐ+型分離層３１は、ｎ-型半導体基板の一方の主面からの不純物（ボロンなど）熱拡散により、例えばｎ-型半導体基板を深さ方向に貫通するように形成される。このｐ+型分離層３１は、後の工程で形成されるｐ型コレクタ領域１０に接続され、ｐ+型分離層３１によって逆方向耐圧接合であるｐ型コレクタ領域１０とｎ-型ドリフト領域１との間のｐｎ接合面の終端がチップ化の際の切断面となるチップ側端面に露出しない構造となる。また、ｐ+型分離層３１によって、ｐ型コレクタ領域１０とｎ-型ドリフト領域１との間のｐｎ接合面は、絶縁膜１４で保護された耐圧構造部１２０の基板表面（基板おもて面側の表面）に露出される。このため、逆方向耐圧の信頼性を高くすることができる。
次に、図９に示すように、ウエハ厚さに合わせて、プロトン照射のエネルギーを選択し、ウエハの裏面から例えば５．０×１０13ｃｍ-2〜５．０×１０14ｃｍ-2の範囲にあるプロトンのドーズ量を注入する。次に、例えば３３０℃〜３８０℃の温度で、水素雰囲気において例えば３０分間〜６０分間の熱アニールを行い、ｐ型ガードリング７、終端ｐベース領域２−１の底面近傍のｎ-型ドリフト領域１の内部にｎ型低ライフタイム調整領域１ｂを形成する。
次に、図１０に示すように、逆阻止ＩＧＢＴの表面構造（ウェハおもて面側の素子構造）にフォトレジスト１９を塗布し改質硬化させた後、ウエハ裏面を研磨するため、バックグラインド（ＢＧ）テープ２０を前記フォトレジスト１９の上に貼る。次に、ウエハの厚さが約３００μｍになるようにウエハ裏面を研磨し、ＣＭＰ（Ｃｈｅｍｉｃａｌ ａｎｄ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）研磨装置などを用いたタッチポリッシュにより鏡面にする。次に、ＢＧテープ２０を剥離し、ウエハを洗浄する。次に、ウエハの裏面側のシリコン面を５μｍ〜２０μｍ程度をウェットエッチングで除去して仕上げ面とする。次に、ウエハ裏面にｐ型コレクタ領域１０を形成するためのイオン注入を行った後、レーザーアニール等で活性化させることによりｐ型コレクタ領域１０を形成する。次に、ウエハおもて面側のフォトレジスト１９を除去する。その後、電極メタルをスパッタし、メタルアニールを実施してコレクタ電極１１を形成してウエハプロセスを完了する。これにより、図１に示す逆阻止ＩＧＢＴが完成する。
（実施例２）
次に、実施例２の逆阻止ＩＧＢＴについて説明する。図２において、従来の逆阻止ＩＧＢＴとドーピングプロファイルが同じで、ライフタイムプロファイルだけが異なる逆阻止ＩＧＢＴ、即ち、ｎ-型ドリフト領域１に対するｎ型低ライフタイム調整領域１ｂのドーピング濃度比ｎ1／ｎ2＝１の逆阻止ＩＧＢＴを実施例２とする。比較のための従来の逆阻止ＩＧＢＴは、ターンオフ損失Ｅｏｆｆおよびオン電圧Ｖｏｎを（Ｅｏｆｆ，Ｖｏｎ）＝（０．２７５ｍＪ／Ａ／ｐｕｌｓｅ，３．６１Ｖ）、ｎ-型ドリフト領域１全体のライフタイムをｔ3＝１．７４μｓとする。
実施例２の逆阻止ＩＧＢＴにおいて、ｎ-型ドリフト領域１のライフタイムｔ2およびｎ型低ライフタイム調整領域１ｂのライフタイムｔ1をそれぞれｔ2＝２．０μｓ、ｔ1＝０．３μｓとする場合、図４から、従来の逆阻止ＩＧＢＴより活性領域１１０の高温逆漏れ電流の低減は軽微であるが、図３では終端部１１０ａの逆漏れ電流は半減する（従来の逆阻止ＩＧＢＴの逆漏れ電流である３．０×１０-9Ａ／μｍから１．５×１０-9Ａ／μｍに半減）ことを示している。逆阻止ＩＧＢＴ素子全体の逆漏れ電流の低減は活性領域１１０とゲートパッド部を含む終端部１１０ａの面積の割合で決まる。実施例２の逆阻止ＩＧＢＴでは、前述の実施例１の逆阻止ＩＧＢＴ程の低減は見込めないが、逆阻止ＩＧＢＴ素子全体の高温逆漏れは減少する。その時、図５から、実施例２の逆阻止ＩＧＢＴは、（Ｅｏｆｆ，Ｖｏｎ）＝（０．２９６ｍＪ／Ａ／ｐｕｌｓｅ、３．５６Ｖ）となる。また、図７からわかるように、従来の逆阻止ＩＧＢＴのｎ-型ドリフト領域１全体のライフタイムｔ3＝１．０μｓのときのコレクタ電圧の跳ね上がりピークＶCEpkの約３１０Ｖに対して、実施例２の逆阻止ＩＧＢＴのｎ-型ドリフト領域１に対するｎ型低ライフタイム調整領域１ｂのドーピング濃度比ｎ1／ｎ2＝１．０のときのコレクタ電圧の跳ね上がりピークＶCEpkは２６０Ｖであり約５０Ｖ程低減する。
次に、例えば実施例２におけるｎ型低ライフタイム調整領域１ｂの形成方法を含む逆阻止ＩＧＢＴの製造方法について、以下、説明する。図１１は、本発明の実施例２にかかる逆阻止ＩＧＢＴの製造途中の状態を示す断面図である。まず、実施例１と同様の方法で、ｎ-型ドリフト領域１となるウエハ（ｎ-型半導体基板）に、ｐ+型分離層３１と、活性領域１１０のＭＯＳゲート構造および耐圧構造を含む表面構造とを形成する。次に、実施例１と同様に、ウエハのおもて面全面に図示しないポリイミド膜または窒化膜層をパッシベーション層として堆積し、アルミワイヤボンディングができるように、パッシベーション層をエッチングして金属電極表面を露出させてボンディングパッド領域（図示せず）を形成する。
次に、実施例１の製造方法におけるプロトン照射に代えて、図１１に示すように、ウエハのおもて面側からのヘリウム（Ｈｅ）イオン注入を行う。その注入エネルギーは例えば２ＭｅＶ〜５．５ＭｅＶの範囲が好ましい。また、ウエハ全域に電子線照射も実施する。その後、例えば３８０℃以下程度の温度、水素雰囲気で熱アニールを例えば６０分間程実施して、ｎ型低ライフタイム調整領域１ｂを形成することにより、図９に示す実施例１の逆阻止ＩＧＢＴと同様の状態となる。
その後、実施例１と同様に、図１０のプロセスを経て所望の厚さを有し、かつ鏡面加工された裏面を有するウエハとし、このウエハ裏面にｐ型コレクタ領域１０を形成するためのイオン注入した後、レーザーアニール等で活性化させることによりｐ型コレクタ領域１０を形成する。次に、ウエハおもて面のフォトレジスト１９を除去する。その後、ウエハ裏面に電極メタルをスパッタし、メタルアニールを実施してコレクタ電極１１を形成しウエハプロセスを完了する。これにより、図１に示す逆阻止ＩＧＢＴが完成する。
以上説明したように、本発明によれば、終端ｐベース領域の底面よりも基板おもて面から深い部分に、キャリアのライフタイムをｎ-型ドリフト領域よりも低く調整したｎ型低ライフタイム調整領域を設けることにより、Ｅｏｆｆ−Ｖｏｎのトレードオフ関係を極端に劣化せずに、高温逆漏れ電流およびターンオフ時のコレクタ電圧跳ね上がりピークを低減することができる。これにより、動作温度範囲が広げられる、あるいは逆阻止ＩＧＢＴ搭載機器のヒートシンクの体積低減に繋げることができる。従って、高温動作化あるいは小型化で逆阻止ＩＧＢＴを搭載するマトリクスコンバータやマルチレベルインバータの応用範囲が広げられ、産業または民生機器のエネルギー変換効率が向上する。
以上において本発明は、上述した実施の形態および実施例に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、コンバータやインバータなどの電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。
１ ｎ-型ドリフト領域
１ａ ｎ型高濃度領域
１ｂ ｎ型低ライフタイム調整領域
２ ｐ型ベース領域
２ａ ｐ+型コンタクト領域
２−１ 終端ｐベース領域
３ ｎ+型エミッタ領域
４ ゲート絶縁膜
５ ゲート電極
６ 層間絶縁膜
７ ｐ型ガードリング
８ フィールドプレート
９ エミッタ電極
１０ ｐ型コレクタ領域
１１ コレクタ電極
１２ チップ側端面
１３ 基板表面
１４ 絶縁膜
３１ ｐ+型分離層
１１０ 活性領域
１１０ａ 活性領域の終端部
１２０ 耐圧構造部
１３０ 分離領域
ｔ1 ｎ型低ライフタイム調整領域のキャリアのライフタイム
ｔ2 ｎ-型ドリフト領域のキャリアのライフタイム

Claims (13)

  1. 第１導電型半導体基板の一方の主面側に選択的に設けられた第２導電型ベース領域と、前記第２導電型ベース領域の内部に選択的に設けられた第１導電型エミッタ領域と、前記第２導電型ベース領域の、前記第１導電型半導体基板からなるドリフト領域と前記第１導電型エミッタ領域とに挟まれた部分の表面上にゲート絶縁膜を介して設けられたゲート電極と、を有する絶縁ゲート構造を備える活性領域と、
    前記活性領域の外周を取り巻く耐圧構造部と、
    前記第１導電型半導体基板の他方の主面側に設けられた第２導電型コレクタ層と、
    前記耐圧構造部の外周部に、前記第１導電型半導体基板の一方の主面と他方の主面とを繋ぐように設けられ、前記第２導電型コレクタ層に電気的に接続された第２導電型分離層と、
    前記ドリフト領域の内部の、前記第２導電型ベース領域の底面よりも前記第１導電型半導体基板の一方の主面から深い位置に、前記第２導電型ベース領域および前記第２導電型コレクタ層から離れて設けられた第１導電型低ライフタイム調整領域と、
    を具備し、
    前記第１導電型低ライフタイム調整領域は、前記活性領域から前記第２導電型分離層にわたって設けられており、
    前記第１導電型低ライフタイム調整領域のキャリアのライフタイムｔ1は、前記ドリフト領域のキャリアのライフタイムｔ2よりも低く、ｔ2＞ｔ1の関係を有し、前記第１導電型低ライフタイム調整領域のドーピング濃度のピーク濃度ｎ 1 は、前記ドリフト領域のドーピング濃度ｎ 2 の４倍よりも小さく、ｎ 1 ＜４ｎ 2 の関係を有することを特徴とする半導体装置。
  2. 前記活性領域内の最外周の前記第２導電型ベース領域の深さは、当該第２導電型ベース領域よりも内側に位置する前記第２導電型ベース領域の深さより深いことを特徴とする請求項１に記載の半導体装置。
  3. 前記活性領域内の最外周の前記第２導電型ベース領域の深さは、前記耐圧構造部を構成する第２導電型ガードリングの深さと等しいことを特徴とする請求項１に記載の半導体装置。
  4. 前記ドリフト領域の、隣り合う前記第２導電型ベース領域間に挟まれた部分に、前記活性領域内の最外周の前記第２導電型ベース領域よりも内側に位置する前記第２導電型ベース領域と前記第１導電型低ライフタイム調整領域との間に底面が位置する深さで設けられた、前記ドリフト領域より不純物濃度の高い第１導電型領域をさらに備えることを特徴とする請求項１に記載の半導体装置。
  5. 前記第１導電型低ライフタイム調整領域のキャリアのライフタイムｔ1は、前記ドリフト領域のキャリアのライフタイムｔ2を０．２μｓ〜３．０μｓの範囲とし、ｔ2／ｔ1を２〜８とする関係を有することを特徴とする請求項１に記載の半導体装置。
  6. 前記第１導電型低ライフタイム調整領域のドーピング濃度のピーク濃度ｎ1は、前記ドリフト領域のドーピング濃度ｎ2よりも高く、ｎ1＞ｎ2の関係を有することを特徴とする請求項１に記載の半導体装置。
  7. 前記第１導電型低ライフタイム調整領域の深さ方向の中心は、前記活性領域内の最外周の前記第２導電型ベース領域の底面から前記第２導電型コレクタ層側に２０μｍ以内の深さの範囲に位置することを特徴とする請求項１に記載の半導体装置。
  8. 前記第１導電型半導体基板の一方の主面側に前記絶縁ゲート構造と所要の金属電極膜とを形成した後、前記第１導電型半導体基板の他方の主面側からプロトンを注入し、熱アニール処理を行うことにより、前記第１導電型低ライフタイム調整領域を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  9. ５．０×１０13ｃｍ-2〜５．０×１０14ｃｍ-2のドーズ量範囲の前記プロトンを注入し、温度３３０℃〜３８０℃の水素雰囲気で前記熱アニール処理を行うことを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記第１導電型半導体基板の一方の主面側に前記絶縁ゲート構造と所要の金属電極膜とを形成した後、同じ側からヘリウムをイオン注入し、熱アニール処理を行うことにより、前記第１導電型低ライフタイム調整領域を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  11. ２．０ＭｅＶ〜５．５ＭｅＶのエネルギー範囲の前記ヘリウムをイオン注入し、温度３８０℃以下の水素雰囲気で前記熱アニール処理を行うことを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. さらに、電子線照射により前記第１導電型低ライフタイム調整領域のライフタイムを調整することを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 前記第１導電型低ライフタイム調整領域のドーピング濃度のピーク濃度を、前記ドリフト領域のドーピング濃度の４倍以内に調整することを特徴とする請求項９または１１に記載の半導体装置の製造方法。
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