JP5989239B2 - 信号処理装置 - Google Patents
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Description
本発明は、有線または無線通信装置などに用いられ、マンチェスタ符号化された受信信号を処理する信号処理装置に関する。
従来、マンチェスタ符号化された受信信号を処理する信号処理装置としては、例えば特許文献1に示されるような装置があった。この装置は、マンチェスタ符号化された受信信号から波形歪み等の受信状態を推定する状態推定回路と、受信信号を用いて再生クロックを生成するクロック再生回路とを設けると共に、クロック再生回路の基準信号となるリファレンスを用意し、状態推定回路から出力される波形情報とクロック再生回路から出力される再生クロックに基づいて、リファレンスまたはサンプル点を修正し、1データあたり複数個のサンプル点から受信信号とリファレンスとの相関を求め、その相関値に基づいて判定結果を出力するようにしたものである。
上記のような従来の装置では、1データあたり複数個のサンプルのデータ検出を行うことで、雑音や干渉等による判定結果の誤り率を小さくすることができる。しかしながら、1データあたり複数のサンプル点の情報を得るにあたり、クロック再生回路の基準信号となるリファレンスが必要なため、低消費電力化が困難であるという問題があった。
この発明は上記のような課題を解決するためになされたもので、判定結果の誤り率を小さくすることができると共に、低消費電力化を実現することのできる信号処理装置を得ることを目的とする。
この発明に係る信号処理装置は、マンチェスタ符号化された周期Tの受信信号の各データの遷移点からαT(0.5<α<1.0)遅れたタイミングで立ち上がる第1のクロックを生成する第1のクロック生成回路と、受信信号の各データの遷移点からαTとは異なるβT(0.5<β<1.0)遅れたタイミングで立ち上がる第2のクロックを生成する第2のクロック生成回路と、第1のクロックおよび第2のクロックに基づいて、受信信号の第1および第2の検出結果を出力するデータ検出回路と、第1および第2の検出結果を基に受信信号の判定を行う判定回路とを備えたものである。
この発明の信号処理装置は、リファレンスを用いずに2つのタイミングの異なるクロックを生成し、受信信号を異なる2点でサンプリングするようにしたので、判定結果の誤り率を小さくできると共に、低消費電力化を実現することができる。
以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態1.
図1は、この発明の実施の形態1に係る信号処理装置の構成図である。
図1において、信号処理装置は、マンチェスタ符号化された0と1のデータで構成する受信信号が入力される入力端子11と、入力端子11に入力された受信信号を用いてそれぞれクロック1(第1のクロック)およびクロック2(第2のクロック)を生成する第1,第2のクロック生成回路21,22と、第1,第2のクロック生成回路21,22から出力されるクロック1,2に基づいて検出結果1,2(第1,第2の検出結果)を出力するデータ検出回路31と、検出結果1,2から受信信号の判定結果を出力する判定回路41と、判定結果を出力する出力端子51とを備える。
実施の形態1.
図1は、この発明の実施の形態1に係る信号処理装置の構成図である。
図1において、信号処理装置は、マンチェスタ符号化された0と1のデータで構成する受信信号が入力される入力端子11と、入力端子11に入力された受信信号を用いてそれぞれクロック1(第1のクロック)およびクロック2(第2のクロック)を生成する第1,第2のクロック生成回路21,22と、第1,第2のクロック生成回路21,22から出力されるクロック1,2に基づいて検出結果1,2(第1,第2の検出結果)を出力するデータ検出回路31と、検出結果1,2から受信信号の判定結果を出力する判定回路41と、判定結果を出力する出力端子51とを備える。
第1のクロック生成回路21は、デューティ比50%のマンチェスタ符号化された周期Tの受信信号の各データの中心(データが、“0”の場合:1/0の遷移点、“1”の場合:0/1の遷移点)からαT(0.5<α<1.0)遅れたタイミングで立ち上がるクロック1を生成する。なお、ここではデューティ比50%のマンチェスタ符号を用いているが、マンチェスタ符号のデューティ比は50%以外であってもよい。
第2のクロック生成回路22は、受信信号の各データの中心からβT(0.5<β<1.0)遅れたタイミングで立ち上がるクロック2を生成する。
データ検出回路31では、クロック1および2を用いて、それぞれの立ち上がりエッジで受信信号をサンプリングし、検出結果1および2を出力する。
ここで、第1のクロック生成回路21および第2のクロック生成回路22で生成するクロックの立ち上がるタイミングのαおよびβを異なる値にすることで、受信信号をタイミングが異なる2点でサンプリングすることができる。
データ検出回路31では、クロック1および2を用いて、それぞれの立ち上がりエッジで受信信号をサンプリングし、検出結果1および2を出力する。
ここで、第1のクロック生成回路21および第2のクロック生成回路22で生成するクロックの立ち上がるタイミングのαおよびβを異なる値にすることで、受信信号をタイミングが異なる2点でサンプリングすることができる。
図2は、クロックの立ち上がるタイミングα=0.6、β=0.8とした場合の、受信信号,クロック1,クロック2,検出結果1,検出結果2の信号の時間波形例である。
ここでは、デューティ比50%のマンチェスタ符号化された周期Tの受信信号として、回路初期化信号および3ビットのデータ(100)を用いている。
各データの中心の遷移点から、クロック1は0.6T、クロック2は0.8T遅れたタイミングで立ち上がるクロックを生成する。このとき、クロック1および2はマンチェスタ符号の各データの前半部をサンプリングするので、3ビットのデータ“100”の反転した“011”を検出結果1,2として出力する。なお、図中、受信信号における黒丸で示す位置がサンプリング箇所を示している(後述する図4、図5、図7、図8、図10、図12も同様である)。
ここでは、デューティ比50%のマンチェスタ符号化された周期Tの受信信号として、回路初期化信号および3ビットのデータ(100)を用いている。
各データの中心の遷移点から、クロック1は0.6T、クロック2は0.8T遅れたタイミングで立ち上がるクロックを生成する。このとき、クロック1および2はマンチェスタ符号の各データの前半部をサンプリングするので、3ビットのデータ“100”の反転した“011”を検出結果1,2として出力する。なお、図中、受信信号における黒丸で示す位置がサンプリング箇所を示している(後述する図4、図5、図7、図8、図10、図12も同様である)。
判定回路41において、検出結果1,2の結果より受信信号を判定し、その判定結果を出力端子51から出力する。
このように実施の形態1では、リファレンスを用いずに2つのタイミングの異なるクロックを生成し、受信信号を異なる2点でサンプリングすることで、低消費電力化を実現すると共に判定結果の誤り率を小さくできる。
なお、上記例では、第1のクロック生成回路21で生成するクロック1のタイミングを0.5<α<1.0、第2のクロック生成回路22で生成するクロック2のタイミングを0.5<β<1.0としたが、第1のクロック生成回路21で生成するクロック1のタイミングを0.0<α<0.5、第2のクロック生成回路22で生成するクロック2のタイミングを0.0<β<0.5としてもよい。このように構成した場合は、クロック1およびクロック2はマンチェスタ符号の後半部をサンプリングするので、3ビットのデータ“100”と同じ“100”を検出結果1,2として出力する。
この場合も、判定回路41において、検出結果1,2の結果に基づいて受信信号を判定し、その判定結果を出力端子51から出力する。従って、上記例と同様な効果を得ることができる。
この場合も、判定回路41において、検出結果1,2の結果に基づいて受信信号を判定し、その判定結果を出力端子51から出力する。従って、上記例と同様な効果を得ることができる。
次に、実施の形態1における第1,第2のクロック生成回路21,22の構成例として、単パルス生成回路によるクロック生成回路を用いた場合について説明する。
図3に、単パルス生成回路を備えたクロック生成回路の構成の一例を示す。図3において、クロック生成回路は、スイッチ制御信号に応じて、入力される受信信号の出力経路を切り替えるスイッチ24と、スイッチ24の第1の出力の反転した値を出力する第1のインバータ25と、スイッチ24の第2の出力および第1のインバータ25からの出力に同期して、所定の時間幅のパルスを出力する単パルス生成回路26と、単パルス生成回路26の出力の反転した値をクロックとして出力する第2のインバータ27と、第2のインバータ27が出力するクロックに同期して、入力される受信信号をサンプリング処理し、スイッチ制御信号を生成するスイッチ制御回路23から構成される。
図3に、単パルス生成回路を備えたクロック生成回路の構成の一例を示す。図3において、クロック生成回路は、スイッチ制御信号に応じて、入力される受信信号の出力経路を切り替えるスイッチ24と、スイッチ24の第1の出力の反転した値を出力する第1のインバータ25と、スイッチ24の第2の出力および第1のインバータ25からの出力に同期して、所定の時間幅のパルスを出力する単パルス生成回路26と、単パルス生成回路26の出力の反転した値をクロックとして出力する第2のインバータ27と、第2のインバータ27が出力するクロックに同期して、入力される受信信号をサンプリング処理し、スイッチ制御信号を生成するスイッチ制御回路23から構成される。
スイッチ24は、スイッチ制御回路23からのスイッチ制御信号に応じて出力経路を選択する。
ここで、スイッチ制御回路23からのスイッチ制御信号が“0”の場合、スイッチ24は単パルス生成回路26に接続する経路となり、スイッチ制御回路23からのスイッチ制御信号が“1”の場合、スイッチ24は第1のインバータ25に接続する経路となる。
第1のインバータ25は、入力値の反転した値を単パルス生成回路26に出力する。単パルス生成回路26は、入力信号の立ち上がりエッジ毎に、所定の時間幅のパルスを1回出力する。
第2のインバータ27は、単パルス生成回路26からの出力を反転し、クロックとしてクロック生成回路の外部およびスイッチ制御回路23に出力する。
スイッチ制御回路23は、クロックの立ち上がりに同期して、受信信号のサンプリングを行い、サンプリング時の“0”または“1”の値をスイッチ24に出力する。
ここで、スイッチ制御回路23からのスイッチ制御信号が“0”の場合、スイッチ24は単パルス生成回路26に接続する経路となり、スイッチ制御回路23からのスイッチ制御信号が“1”の場合、スイッチ24は第1のインバータ25に接続する経路となる。
第1のインバータ25は、入力値の反転した値を単パルス生成回路26に出力する。単パルス生成回路26は、入力信号の立ち上がりエッジ毎に、所定の時間幅のパルスを1回出力する。
第2のインバータ27は、単パルス生成回路26からの出力を反転し、クロックとしてクロック生成回路の外部およびスイッチ制御回路23に出力する。
スイッチ制御回路23は、クロックの立ち上がりに同期して、受信信号のサンプリングを行い、サンプリング時の“0”または“1”の値をスイッチ24に出力する。
本構成により、マンチェスタ符号を受信信号として用いることで、各データの中心の立ち上がりまたは立ち下がりに同期して単パルスが生成され、反転した単パルスをクロックとして生成することが可能となる。
図4は、単パルス生成回路を備えたクロック生成回路を用いた場合の、受信信号,単パルス1,クロック1,単パルス2,クロック2,検出結果1,検出結果2の信号の時間波形例である。
ここでは、受信信号として、周期Tでデューティ比50%のマンチェスタ符号の回路初期化信号および3ビットのデータ(100)を用い、パルス幅α=0.6,パルス幅β=0.8としている。また、スイッチ制御回路23の初期状態は“0”である。
ここでは、受信信号として、周期Tでデューティ比50%のマンチェスタ符号の回路初期化信号および3ビットのデータ(100)を用い、パルス幅α=0.6,パルス幅β=0.8としている。また、スイッチ制御回路23の初期状態は“0”である。
図4において、回路初期化信号のデータの中心において、スイッチ制御回路23の出力は“0”であるため、立ち上がり(0/1のデータ遷移点)のタイミングで0.6Tの単パルス1および0.8Tの単パルス2を生成する。生成された単パルス1および単パルス2は、第2のインバータ27で反転し、クロック1および2を出力する。このとき、クロック1および2は、受信信号の3ビットの最初のデータ“1”の前半部をサンプリングし、検出結果1および2に出力する。
次に、3ビットの最初のデータ“1”の中心において、スイッチ制御回路23の出力は“0”であるため、立ち上がりのタイミングで0.6Tの単パルス1および0.8Tの単パルス2を生成し、前記と同様にクロック1および2は受信信号の3ビットの2番目のデータ“0”の前半部をサンプリングし、検出結果1および2に出力する。このとき、サンプリングした値は“1”となるため、スイッチ制御回路23の出力が“0”から“1”に切り替わる。
その後、3ビットの2番目のデータ“0”の中心において、スイッチ制御回路23の出力は“1”であるため、スイッチ24の出力が第1のインバータ25を接続した経路に切り替わる。ここで、受信信号“0”の中心である立ち下がり(1/0のデータ遷移点)は第1のインバータ25により反転され、立ち上がり信号が単パルス生成回路26に入力され、立ち上がりのタイミングで0.6Tの単パルス1および0.8Tの単パルス2を生成し、前記と同様にクロックが生成される。生成されたクロックは受信信号の3ビットの3番目のデータ“0”の前半部をサンプリングし、検出結果1および2として出力する。
以上のように、各データの中心の立ち上がりまたは立ち下がりのタイミングでパルス幅0.6Tの単パルス1およびパルス幅0.8Tの単パルス2を生成し、生成されたパルスを反転し、クロックとして出力し、出力されたクロックにより、各データ信号の異なる2点をサンプリングすることが可能となる。
また、実施の形態1では2つのクロック生成回路を用いた場合について説明したが、3つ以上を用いた場合でも同様に改善効果が得られる。なお、この場合、第1のクロックまたは第2のクロックの少なくとも一方が複数のクロックとなる。
以上説明したように、実施の形態1の信号処理装置によれば、マンチェスタ符号化された周期Tの受信信号の各データの遷移点からαT(0.5<α<1.0)遅れたタイミングで立ち上がる第1のクロックを生成する第1のクロック生成回路と、受信信号の各データの遷移点からαTとは異なるβT(0.5<β<1.0)遅れたタイミングで立ち上がる第2のクロックを生成する第2のクロック生成回路と、第1のクロックおよび第2のクロックに基づいて、受信信号の第1および第2の検出結果を出力するデータ検出回路と、第1および第2の検出結果を基に受信信号の判定を行う判定回路とを備えたので、判定結果の誤り率を小さくできると共に、低消費電力化を実現することができる。
また、実施の形態1の信号処理装置によれば、マンチェスタ符号化された周期Tの受信信号の各データの遷移点からαT(0<α<0.5)遅れたタイミングで立ち上がる第1のクロックを生成する第1のクロック生成回路と、受信信号の各データの遷移点からαTとは異なるβT(0<β<0.5)遅れたタイミングで立ち上がる第2のクロックを生成する第2のクロック生成回路と、第1のクロックおよび第2のクロックに基づいて、受信信号の第1および第2の検出結果を出力するデータ検出回路と、第1および第2の検出結果を基に受信信号の判定を行う判定回路とを備えたので、判定結果の誤り率を小さくできると共に、低消費電力化を実現することができる。
実施の形態2.
実施の形態2は、第1のクロック生成回路21および第2のクロック生成回路22におけるクロックのタイミングを実施の形態1とは異なるようにしたものであり、図面上の構成は図1と同様であるため、図1の構成を用いて説明する。
実施の形態2は、第1のクロック生成回路21および第2のクロック生成回路22におけるクロックのタイミングを実施の形態1とは異なるようにしたものであり、図面上の構成は図1と同様であるため、図1の構成を用いて説明する。
即ち、実施の形態2の第1のクロック生成回路21は、デューティ比50%のマンチェスタ符号化された周期Tの受信信号の各データの遷移点からαT(0.5<α<1.0)遅れたタイミングで立ち上がる第1のクロックを生成する。また、第2のクロック生成回路22は、受信信号の各データの遷移点からβT(0<β<0.5)遅れたタイミングで立ち上がる第2のクロックを生成する。これ以外の構成については実施の形態1と同様であるため、ここでの説明は省略する。
図5は、実施の形態2に係る信号処理装置における信号の時間波形例を示す図である。実施の形態1の第2のクロック生成回路22で生成するクロックのタイミングを0.0<β<0.5としている点が実施の形態1における1番目の例と異なっている。
ここでは、第1のクロック生成回路21で生成するクロック1のタイミングを0.5<α<1.0、第2のクロック生成回路22で生成するクロック2のタイミングを0.0<β<0.5とすることで、クロック1はマンチェスタ符号の前半部を、クロック2はマンチェスタ符号の後半部をサンプリングすることができる。
ここでは、第1のクロック生成回路21で生成するクロック1のタイミングを0.5<α<1.0、第2のクロック生成回路22で生成するクロック2のタイミングを0.0<β<0.5とすることで、クロック1はマンチェスタ符号の前半部を、クロック2はマンチェスタ符号の後半部をサンプリングすることができる。
図5は、実施の形態2において、α=0.75、β=0.25とした場合の、受信信号,クロック1,クロック2,検出結果1,検出結果2の信号の時間波形例を示す。
受信信号は、図2と同様にデューティ比50%のマンチェスタ符号を用いた回路初期化信号および3ビットのデータ(100)を用いている。
各データの中心の遷移点からクロック1は0.75T、クロック2は0.25T遅れたタイミングで立ち上がるクロックを生成する。
このとき、クロック1はマンチェスタ符号の前半部をサンプリングするので、3ビットのデータ“100”の反転した“011”を検出結果1として出力する。一方、クロック2はマンチェスタ符号の後半部をサンプリングするので、3ビットのデータ“100”と同じ“100”を検出結果2として出力する。
判定回路41は、検出結果1,2の結果に基づいて受信信号を判定し、その判定結果を出力端子51から出力する。
受信信号は、図2と同様にデューティ比50%のマンチェスタ符号を用いた回路初期化信号および3ビットのデータ(100)を用いている。
各データの中心の遷移点からクロック1は0.75T、クロック2は0.25T遅れたタイミングで立ち上がるクロックを生成する。
このとき、クロック1はマンチェスタ符号の前半部をサンプリングするので、3ビットのデータ“100”の反転した“011”を検出結果1として出力する。一方、クロック2はマンチェスタ符号の後半部をサンプリングするので、3ビットのデータ“100”と同じ“100”を検出結果2として出力する。
判定回路41は、検出結果1,2の結果に基づいて受信信号を判定し、その判定結果を出力端子51から出力する。
このように実施の形態2によれば、リファレンスを用いずに2つのタイミングの異なるクロックを生成し、マンチェスタ符号化された受信信号の前半部及び後半部の2点をサンプリングすることで、低消費電力化を実現すると共に判定結果の誤り率を小さくすることができる。
なお、実施の形態2でも2つのクロック生成回路を用いた場合について述べたが、3つ以上を用いた場合でも同様に改善効果が得られる。
以上説明したように、実施の形態2の信号処理装置によれば、マンチェスタ符号化された周期Tの受信信号の各データの遷移点からαT(0.5<α<1.0)遅れたタイミングで立ち上がる第1のクロックを生成する第1のクロック生成回路と、受信信号の各データの遷移点からβT(0<β<0.5)遅れたタイミングで立ち上がる第2のクロックを生成する第2のクロック生成回路と、第1のクロックおよび第2のクロックに基づいて、受信信号の第1および第2の検出結果を出力するデータ検出回路と、第1および第2の検出結果を基に受信信号の判定を行う判定回路とを備えたので、判定結果の誤り率を小さくできると共に、低消費電力化を実現することができる。
実施の形態3.
図6は、この発明の実施の形態3に係る信号処理装置の構成図である。
図6において、信号処理装置は、マンチェスタ符号化された受信信号が入力される入力端子11と、受信信号を用いてクロックを生成するクロック生成回路21と、クロック生成回路21から出力されるクロック1に遅延を与える遅延回路61と、クロック生成回路21から出力されるクロック1および遅延回路61で生成されたクロック2に基づいて検出結果1,2を出力するデータ検出回路31と、検出結果1,2から判定結果を出力する判定回路41と、判定結果を出力する出力端子51とを備える。
図6は、この発明の実施の形態3に係る信号処理装置の構成図である。
図6において、信号処理装置は、マンチェスタ符号化された受信信号が入力される入力端子11と、受信信号を用いてクロックを生成するクロック生成回路21と、クロック生成回路21から出力されるクロック1に遅延を与える遅延回路61と、クロック生成回路21から出力されるクロック1および遅延回路61で生成されたクロック2に基づいて検出結果1,2を出力するデータ検出回路31と、検出結果1,2から判定結果を出力する判定回路41と、判定結果を出力する出力端子51とを備える。
クロック生成回路21は、受信信号の各データの中心からαT(0.5<α<1.0)遅れたタイミングで立ち上がるクロック1を生成する。遅延回路61は、クロック生成回路21から出力されるクロック1に所定の遅延時間γT(0<γ<1.0−α)を与える。ここで、クロック生成回路21から出力されるクロック1に遅延回路61を用いて遅延時間を与えたクロックを生成することで、受信信号を異なる2点でサンプリングすることができる。従って、クロック生成回路を一つで実施の形態1と同様の効果を得ることができる。
図7は、実施の形態3の信号処理装置における、受信信号,クロック1,クロック2,検出結果1,検出結果2の信号の時間波形例である。
ここでは、受信信号として、デューティ比50%のマンチェスタ符号を用いた回路初期化信号および3ビットのデータ(100)を用い、受信信号の周期をT、クロックの立ち上がるタイミングα=0.6、遅延時間γ=0.2としている。
ここでは、受信信号として、デューティ比50%のマンチェスタ符号を用いた回路初期化信号および3ビットのデータ(100)を用い、受信信号の周期をT、クロックの立ち上がるタイミングα=0.6、遅延時間γ=0.2としている。
クロック生成回路21は、各データの中心の遷移点から0.6T遅れたタイミングで立ち上がるクロック1を生成する。遅延回路61において、クロック1に0.2Tの遅延を与えることで、クロック1と異なるタイミングでクロック2が立ち上がる。
このとき、クロック1および2は、マンチェスタ符号の前半部をサンプリングするので、3ビットのデータ“100”の反転した“011”を検出結果1および2として出力する。
判定回路41は、検出結果1,2の結果に基づいて受信信号を判定し、その判定結果を出力端子51から出力する。
このとき、クロック1および2は、マンチェスタ符号の前半部をサンプリングするので、3ビットのデータ“100”の反転した“011”を検出結果1および2として出力する。
判定回路41は、検出結果1,2の結果に基づいて受信信号を判定し、その判定結果を出力端子51から出力する。
このように実施の形態3では、リファレンスを用いずに2つのタイミングの異なるクロックを生成し、受信信号をタイミングの異なる2点でサンプリングすることで、低消費電力化を実現すると共に判定結果の誤り率を小さくできる。
なお、上記例では、クロック1のタイミングを0.5<α<1.0、クロック2のタイミングを0<γ<1.0−αとしたが、クロック生成回路21の立ち上がるタイミングαTおよび遅延回路61の遅延時間γTを、0.0<α<0.5および0<γ<0.5−αとしてもよい。この場合、クロック1およびクロック2は、マンチェスタ符号の後半部をサンプリングするので、3ビットのデータ“100”と同じ“100”を検出結果1および2として出力することになる。
また、この場合も、判定回路41は、検出結果1,2の結果に基づいて受信信号を判定し、その判定結果を出力端子51から出力する。従って、このような構成であっても同様な効果を得ることができる。
また、この場合も、判定回路41は、検出結果1,2の結果に基づいて受信信号を判定し、その判定結果を出力端子51から出力する。従って、このような構成であっても同様な効果を得ることができる。
また、図3に示すクロック生成回路を、実施の形態3におけるクロック生成回路21に用いることで実施の形態1と同様な効果が得られる。
なお、図6では遅延回路を一つ用いてクロックを生成する例について説明したが、遅延回路を2つ以上用いて、2つ以上のクロックを生成する場合でも同様な効果が得られる。すなわち、この場合は、第2のクロックが複数生成されることになる。
以上説明したように、実施の形態3の信号処理装置によれば、マンチェスタ符号化された周期Tの受信信号の各データの遷移点からαT(0.5<α<1.0)遅れたタイミングで立ち上がる第1のクロックを生成するクロック生成回路と、クロック生成回路で生成された第1のクロックに遅延時間γT(0<γ<1.0−α)を与え、第2のクロックを生成する遅延回路と、第1および第2のクロックに基づいて、受信信号の第1および第2の検出結果を出力するデータ検出回路と、第1および第2の検出結果を基に受信信号の判定を行う判定回路とを備えたので、判定結果の誤り率を小さくできると共に、低消費電力化を実現することができる。
また、実施の形態3の信号処理装置によれば、マンチェスタ符号化された周期Tの受信信号の各データの遷移点からαT(0<α<0.5)遅れたタイミングで立ち上がる第1のクロックを生成するクロック生成回路と、クロック生成回路で生成された第1のクロックに遅延時間γT(0<γ<0.5−α)を与え、第2のクロックを生成する遅延回路と、第1および第2のクロックに基づいて、受信信号の第1および第2の検出結果を出力するデータ検出回路と、第1および第2の検出結果を基に受信信号の判定を行う判定回路とを備えたので、判定結果の誤り率を小さくできると共に、低消費電力化を実現することができる。
実施の形態4.
実施の形態4は、実施の形態3における遅延回路61の遅延時間γTを実施の形態3とは異なるようにしたものであり、図面上の構成は図6と同様であるため、図6の構成を用いて以下説明する。
実施の形態4は、実施の形態3における遅延回路61の遅延時間γTを実施の形態3とは異なるようにしたものであり、図面上の構成は図6と同様であるため、図6の構成を用いて以下説明する。
すなわち、実施の形態4の遅延回路61は、クロック生成回路で生成された第1のクロックに遅延時間γT(1.0−α<γ<1.5−α)を与え、第2のクロックを生成するようにしたものである。これ以外の構成については実施の形態3と同様であるため、ここでの説明は省略する。
図8は、実施の形態4の信号処理装置における信号の時間波形例を示す図である。実施の形態3における遅延回路61の遅延時間γTを、1.0−α<γ<1.5−αとしている点が実施の形態3とは異なる。
ここでは、クロック生成回路21で生成するクロック1のタイミングを0.5<α<1.0、遅延回路61の遅延時間γTを1.0−α<γ<1.5−αとすることで、クロック1はマンチェスタ符号の前半部を、クロック2はマンチェスタ符号の後半部をサンプリングすることができる。
ここでは、クロック生成回路21で生成するクロック1のタイミングを0.5<α<1.0、遅延回路61の遅延時間γTを1.0−α<γ<1.5−αとすることで、クロック1はマンチェスタ符号の前半部を、クロック2はマンチェスタ符号の後半部をサンプリングすることができる。
図8は、実施の形態4において、α=0.75、γ=0.5とした場合の、受信信号,クロック1,クロック2,検出結果1,検出結果2の信号の時間波形例を示す。
受信信号は、実施の形態3の図7と同様にデューティ比50%のマンチェスタ符号を用いた回路初期化信号および3ビットのデータ(100)を用いている。
受信信号は、実施の形態3の図7と同様にデューティ比50%のマンチェスタ符号を用いた回路初期化信号および3ビットのデータ(100)を用いている。
各データの中心の遷移点から、クロック1は0.75T遅れたタイミングでクロック1を生成し、マンチェスタ符号の前半部をサンプリングするので、3ビットのデータ“100”の反転した“011”を検出結果1として出力する。一方、クロック2はクロック1から0.5Tの遅延があるため、マンチェスタ符号の後半部をサンプリングするので、3ビットのデータ“100”と同じ“100”を検出結果2として出力する。
判定回路41は、検出結果1,2の結果に基づいて受信信号を判定し、その判定結果を出力端子51から出力する。
判定回路41は、検出結果1,2の結果に基づいて受信信号を判定し、その判定結果を出力端子51から出力する。
このように実施の形態4では、リファレンスを用いずに2つのタイミングの異なるクロックを生成し、マンチェスタ符号化された受信信号の前半部及び後半部の2点をサンプリングすることで、低消費電力化を実現すると共に判定結果の誤り率を小さくできる。
なお、上記例では、クロック1のタイミングを0.5<α<1.0としたが、クロック生成回路21の立ち上がるタイミングαTを、0.0<α<0.5としてもよい。このようにした場合、クロック1はマンチェスタ符号の後半部をサンプリングするので、3ビットのデータ“100”と同じ“100”を検出結果として出力する。一方、クロック2はマンチェスタ符号の後半部をサンプリングするので、3ビットのデータ“100”の反転した“011”を検出結果2として出力する。
この場合も、判定回路41は、検出結果1,2の結果に基づいて受信信号を判定し、その判定結果を出力端子51から出力する。従って、このような構成であっても同様の効果を得ることができる。
この場合も、判定回路41は、検出結果1,2の結果に基づいて受信信号を判定し、その判定結果を出力端子51から出力する。従って、このような構成であっても同様の効果を得ることができる。
なお、実施の形態4においても一つの遅延回路61を用いた場合について説明したが、2つ以上を用いた場合でも同様に改善効果が得られる。
以上説明したように、実施の形態4の信号処理装置によれば、デューティ比50%のマンチェスタ符号化された周期Tの受信信号の各データの遷移点からαT(0.5<α<1.0)遅れたタイミングで立ち上がる第1のクロックを生成するクロック生成回路と、クロック生成回路で生成された第1のクロックに遅延時間γT(1.0−α<γ<1.5−α)を与え、第2のクロックを生成する遅延回路と、第1および第2のクロックに基づいて、受信信号の第1および第2の検出結果を出力するデータ検出回路と、第1および第2の検出結果を基に受信信号の判定を行う判定回路とを備えたので、判定結果の誤り率を小さくできると共に、低消費電力化を実現することができる。
また、実施の形態4の信号処理装置によれば、マンチェスタ符号化された周期Tの受信信号の各データの遷移点からαT(0<α<0.5)遅れたタイミングで立ち上がる第1のクロックを生成するクロック生成回路と、クロック生成回路で生成された第1のクロックに遅延時間γT(1.0−α<γ<1.5−α)を与え、第2のクロックを生成する遅延回路と、第1および第2のクロックに基づいて、受信信号の第1および第2の検出結果を出力するデータ検出回路と、第1および第2の検出結果を基に受信信号の判定を行う判定回路とを備えたので、判定結果の誤り率を小さくできると共に、低消費電力化を実現することができる。
実施の形態5.
図9は、この発明の実施の形態5に係る信号処理装置の構成図である。
図9において、信号処理装置は、マンチェスタ符号化された受信信号が入力される入力端子11と、受信信号を用いてクロック1を生成する第1のクロック生成回路21と、第1のクロック生成回路21から出力されるクロック1に基づいて検出結果1を出力する第1のデータ検出回路32と、受信信号および検出結果1を用いてクロック2を生成する第2のクロック生成回路22aと、第2のクロック生成回路22aから出力されるクロック2に基づいて検出結果2を出力する第2のデータ検出回路33と、検出結果1,2から判定結果を出力する判定回路41と、判定回路41の判定結果を出力する出力端子51を備える。
図9は、この発明の実施の形態5に係る信号処理装置の構成図である。
図9において、信号処理装置は、マンチェスタ符号化された受信信号が入力される入力端子11と、受信信号を用いてクロック1を生成する第1のクロック生成回路21と、第1のクロック生成回路21から出力されるクロック1に基づいて検出結果1を出力する第1のデータ検出回路32と、受信信号および検出結果1を用いてクロック2を生成する第2のクロック生成回路22aと、第2のクロック生成回路22aから出力されるクロック2に基づいて検出結果2を出力する第2のデータ検出回路33と、検出結果1,2から判定結果を出力する判定回路41と、判定回路41の判定結果を出力する出力端子51を備える。
第1のクロック生成回路21は、受信信号の各データの中心(データが、“0”の場合:1/0の遷移点、“1”の場合:0/1の遷移点)からαT(0.5<α<1.0)遅れたタイミングで立ち上がるクロック1を生成する。第2のクロック生成回路22aは、第1のデータ検出回路32からの検出結果1に応じて、受信信号の各データの中心からβT(0.0<β<0.5)のタイミングで立ち上がるクロック2を生成する。このとき、第1のクロック生成回路21で生成されるクロック1はデータの前半部で立ち上がり、第2のクロック生成回路22aで生成するクロック2はデータの後半部で立ち上がるため、受信信号を異なる2点でサンプリングすることができる。
なお、第2のクロック生成回路22aの詳細については、実施の形態6で説明する。
また、本実施の形態では、第1のクロック生成回路21では、受信信号の各データの中心の遷移点を検出し、立ち上がりまたは立ち下がりでクロックを生成する判定を行う必要があるが、第2のクロック生成回路22aでは不要となる。
また、本実施の形態では、第1のクロック生成回路21では、受信信号の各データの中心の遷移点を検出し、立ち上がりまたは立ち下がりでクロックを生成する判定を行う必要があるが、第2のクロック生成回路22aでは不要となる。
図10は、実施の形態5に係る信号処理装置における受信信号,クロック1,クロック2の信号の時間波形例である。
ここでは、受信信号として、マンチェスタ符号を用いた回路初期化信号および3ビットのデータ(100)を用い、受信信号の周期をT、クロックの立ち上がるタイミングをα=0.75,β=0.25としている。
ここでは、受信信号として、マンチェスタ符号を用いた回路初期化信号および3ビットのデータ(100)を用い、受信信号の周期をT、クロックの立ち上がるタイミングをα=0.75,β=0.25としている。
各データの中心の遷移点から、クロック1は0.75T、クロック2は0.25T遅れたタイミングで立ち上がるクロックを生成する。このとき、クロック1はマンチェスタ符号の各データの前半部をサンプリングするので、3ビットのデータ“100”の反転した“011”を検出結果1に、クロック2はマンチェスタ符号の各データの後半部をサンプリングするので、3ビットのデータ“100”と同じ“100”を検出結果2として出力する。
判定回路41は、検出結果1,2の結果に基づいて受信信号を判定し、その判定結果を出力端子51から出力する。
判定回路41は、検出結果1,2の結果に基づいて受信信号を判定し、その判定結果を出力端子51から出力する。
このように実施の形態5では、リファレンスを用いずに2つのタイミングの異なるクロックを生成し、マンチェスタ符号化された受信信号の前半部及び後半部の2点をサンプリングすることで、低消費電力化を実現すると共に判定結果の誤り率を小さくできる。
以上説明したように、実施の形態5の信号処理装置によれば、マンチェスタ符号化された受信信号の各データの遷移点からαT(0.5<α<1.0)遅れたタイミングで立ち上がる第1のクロックを生成する第1のクロック生成回路と、第1のクロックに基づいて、受信信号の第1の検出結果を出力する第1のデータ検出回路と、第1の検出結果を用いて、受信信号の各データの遷移点からβT(0<β<0.5)遅れたタイミングで立ち上がる第2のクロックを生成する第2のクロック生成回路と、第2のクロックに基づいて、受信信号の第2の検出結果を出力する第2のデータ検出回路と、第1および第2の検出結果を基に受信信号の判定を行う判定回路とを備えたので、判定結果の誤り率を小さくできると共に、低消費電力化を実現することができる。
実施の形態6.
実施の形態6は、実施の形態5における第1のクロック生成回路21として、図3に示したクロック生成回路を用い、第2のクロック生成回路22aとして、図11に示すクロック生成回路を用いた例である。
実施の形態6は、実施の形態5における第1のクロック生成回路21として、図3に示したクロック生成回路を用い、第2のクロック生成回路22aとして、図11に示すクロック生成回路を用いた例である。
図11の第2のクロック生成回路22aの構成は、図3に示すクロック生成回路におけるスイッチ制御回路23に代えて、第1のデータ検出回路32から出力される検出結果1をスイッチ24に入力するように構成したものである。その他の構成は図3と同様であるため、対応する部分に同一符号を付してその説明を省略する。
第1のクロック生成回路21は、図3に示すクロック生成回路において、パルス幅αT(0.5<α<1.0)の単パルス1を生成する単パルス生成回路26を備える。
第2のクロック生成回路22aは、検出結果1に応じて、スイッチ24の経路が切り替わり、パルス幅βT(0.0<β<0.5)の単パルス2を生成する単パルス生成回路26を備える。
第2のクロック生成回路22aは、検出結果1に応じて、スイッチ24の経路が切り替わり、パルス幅βT(0.0<β<0.5)の単パルス2を生成する単パルス生成回路26を備える。
ここで、図3および図11に示すクロック生成回路は、受信信号にマンチェスタ符号を用いることで、各データの中心での立ち上がりまたは立ち下がりに同期して単パルス1または2を生成し、生成されたパルスを反転し、クロック1または2として出力する。
このとき、第1のクロック生成回路21で生成されるクロック1は受信信号のデータの前半部で立ち上がり、第2のクロック生成回路22aで生成するクロック2は受信信号のデータの後半部で立ち上がるため、受信信号をタイミングが異なる2点でサンプリングすることができる。
図12は、実施の形態6に係る信号処理装置における、受信信号,単パルス1,クロック1,単パルス2,クロック2,検出結果1,検出結果2の信号の時間波形例である。
ここでは、受信信号として、デューティ比50%のマンチェスタ符号を用いた回路初期化信号および3ビットのデータ(100)を用い、受信信号の周期をT、パルス幅α=0.75、パルス幅β=0.25としている。
各データの中心の立ち上がりまたは立ち下がりのタイミングでパルス幅0.75Tの単パルス1を生成し、生成されたパルスを反転し、クロック1として出力する。出力されたクロック1により検出結果1を得る。
単パルス2は、検出結果1が“0”の場合、受信信号の立ち上がりで0.25Tの単パルス2を生成し、検出結果1が“1”の場合、受信信号の立ち下がりで0.25Tの単パルス2を生成し、生成されたパルスを反転し、クロック2として出力する。出力されたクロック2により検出結果2を得る。
ここでは、受信信号として、デューティ比50%のマンチェスタ符号を用いた回路初期化信号および3ビットのデータ(100)を用い、受信信号の周期をT、パルス幅α=0.75、パルス幅β=0.25としている。
各データの中心の立ち上がりまたは立ち下がりのタイミングでパルス幅0.75Tの単パルス1を生成し、生成されたパルスを反転し、クロック1として出力する。出力されたクロック1により検出結果1を得る。
単パルス2は、検出結果1が“0”の場合、受信信号の立ち上がりで0.25Tの単パルス2を生成し、検出結果1が“1”の場合、受信信号の立ち下がりで0.25Tの単パルス2を生成し、生成されたパルスを反転し、クロック2として出力する。出力されたクロック2により検出結果2を得る。
このように実施の形態6では、リファレンスを用いずに2つのタイミングの異なるクロックを生成し、マンチェスタ符号化された受信信号の前半部及び後半部の2点をサンプリングすることで、低消費電力化を実現すると共に判定結果の誤り率を小さくできる。
以上説明したように、実施の形態6の信号処理装置によれば、第2のクロック生成回路は、第1の検出結果に応じて入力される受信信号の出力経路を第1の出力と第2の出力とに切り替えるスイッチと、スイッチの第1の出力に接続された第1のインバータと、スイッチの第2の出力および第1のインバータからの出力に同期して、所定の時間幅のパルスを出力する単パルス生成回路と、単パルス生成回路の出力の反転した値を第2のクロックとして出力する第2のインバータとを備えたので、実施の形態5の信号処理装置の効果を実現するための第2のクロック生成回路を提供することができる。
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
この発明に係る信号処理装置は、リファレンスを用いずに2つのタイミングの異なるクロックを生成し、受信信号を異なる2点でサンプリングすることで、判定結果の誤り率を小さくして、低消費電力化できるので、有線または無線通信装置などに用いるのに好適なものである。
11 入力端子、21 第1のクロック生成回路、22,22a 第2のクロック生成回路、23 スイッチ制御回路、24 スイッチ、25 第1のインバータ、26 単パルス生成回路、27 第2のインバータ、31 データ検出回路、32 第1のデータ検出回路、33 第2のデータ検出回路、41 判定回路、51 出力端子、61 遅延回路。
Claims (9)
- マンチェスタ符号化された周期Tの受信信号の各データの遷移点からαT(0.5<α<1.0)遅れたタイミングで立ち上がる第1のクロックを生成する第1のクロック生成回路と、
前記第1のクロック生成回路に対して並列に設けられ、前記受信信号の各データの遷移点から前記αTとは異なるβT(0.5<β<1.0)遅れたタイミングで立ち上がる第2のクロックを生成する第2のクロック生成回路と、
前記第1のクロックおよび前記第2のクロックに基づいて、前記受信信号の第1および第2の検出結果を出力するデータ検出回路と、
前記第1および第2の検出結果を基に受信信号の判定を行う判定回路と
を備えた信号処理装置。 - マンチェスタ符号化された周期Tの受信信号の各データの遷移点からαT(0<α<0.5)遅れたタイミングで立ち上がる第1のクロックを生成する第1のクロック生成回路と、
前記第1のクロック生成回路に対して並列に設けられ、前記受信信号の各データの遷移点から前記αTとは異なるβT(0<β<0.5)遅れたタイミングで立ち上がる第2のクロックを生成する第2のクロック生成回路と、
前記第1のクロックおよび前記第2のクロックに基づいて、前記受信信号の第1および第2の検出結果を出力するデータ検出回路と、
前記第1および第2の検出結果を基に受信信号の判定を行う判定回路とを備えた信号処理装置。 - マンチェスタ符号化された周期Tの受信信号の各データの遷移点からαT(0.5<α<1.0)遅れたタイミングで立ち上がる第1のクロックを生成する第1のクロック生成回路と、
前記第1のクロック生成回路に対して並列に設けられ、前記受信信号の各データの遷移点からβT(0<β<0.5)遅れたタイミングで立ち上がる第2のクロックを生成する第2のクロック生成回路と、
前記第1のクロックおよび前記第2のクロックに基づいて、前記受信信号の第1および第2の検出結果を出力するデータ検出回路と、
前記第1および第2の検出結果を基に受信信号の判定を行う判定回路とを備えた信号処理装置。 - マンチェスタ符号化された周期Tの受信信号の各データの遷移点からαT(0.5<α<1.0)遅れたタイミングで立ち上がる第1のクロックを生成するクロック生成回路と、
互いに並列に設けられ、前記クロック生成回路で生成された第1のクロックに遅延時間γT(0<γ<1.0−α)を与え、第2のクロックを生成する複数の遅延回路と、
前記第1および第2のクロックに基づいて、前記受信信号の第1および第2の検出結果を出力するデータ検出回路と、
前記第1および第2の検出結果を基に受信信号の判定を行う判定回路とを備えた信号処理装置。 - マンチェスタ符号化された周期Tの受信信号の各データの遷移点からαT(0<α<0.5)遅れたタイミングで立ち上がる第1のクロックを生成するクロック生成回路と、
互いに並列に設けられ、前記クロック生成回路で生成された第1のクロックに遅延時間γT(0<γ<0.5−α)を与え、第2のクロックを生成する複数の遅延回路と、
前記第1および第2のクロックに基づいて、前記受信信号の第1および第2の検出結果を出力するデータ検出回路と、
前記第1および第2の検出結果を基に受信信号の判定を行う判定回路とを備えた信号処理装置。 - マンチェスタ符号化された周期Tの受信信号の各データの遷移点からαT(0.5<α<1.0)遅れたタイミングで立ち上がる第1のクロックを生成するクロック生成回路と、
互いに並列に設けられ、前記クロック生成回路で生成された第1のクロックに遅延時間γT(1.0−α<γ<1.5−α)を与え、第2のクロックを生成する複数の遅延回路と、
前記第1および第2のクロックに基づいて、前記受信信号の第1および第2の検出結果を出力するデータ検出回路と、
前記第1および第2の検出結果を基に受信信号の判定を行う判定回路とを備えた信号処理装置。 - マンチェスタ符号化された周期Tの受信信号の各データの遷移点からαT(0<α<0.5)遅れたタイミングで立ち上がる第1のクロックを生成するクロック生成回路と、
互いに並列に設けられ、前記クロック生成回路で生成された第1のクロックに遅延時間γT(1.0−α<γ<1.5−α)を与え、第2のクロックを生成する複数の遅延回路と、
前記第1および第2のクロックに基づいて、前記受信信号の第1および第2の検出結果を出力するデータ検出回路と、
前記第1および第2の検出結果を基に受信信号の判定を行う判定回路とを備えた信号処理装置。 - マンチェスタ符号化された受信信号の各データの遷移点からαT(0.5<α<1.0)遅れたタイミングで立ち上がる第1のクロックを生成する第1のクロック生成回路と、
前記第1のクロックに基づいて、前記受信信号の第1の検出結果を出力する第1のデータ検出回路と、
前記第1のクロック生成回路に対して並列に設けられ、前記第1の検出結果を用いて、前記受信信号の各データの遷移点からβT(0<β<0.5)遅れたタイミングで立ち上がる第2のクロックを生成する第2のクロック生成回路と、
前記第2のクロックに基づいて、前記受信信号の第2の検出結果を出力する第2のデータ検出回路と、
前記第1および第2の検出結果を基に受信信号の判定を行う判定回路とを備えた信号処理装置。 - 前記第2のクロック生成回路は、
前記第1の検出結果に応じて入力される受信信号の出力経路を第1の出力と第2の出力とに切り替えるスイッチと、
前記スイッチの前記第1の出力に接続された第1のインバータと、
前記スイッチの前記第2の出力および前記第1のインバータからの出力に同期して、所定の時間幅のパルスを出力する単パルス生成回路と、
前記単パルス生成回路の出力の反転した値を前記第2のクロックとして出力する第2のインバータとを備えたことを特徴とする請求項8記載の信号処理装置。
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