JP6737642B2 - シリアルデータの受信回路、受信方法、トランシーバ回路、電子機器 - Google Patents

Description

本発明は、シリアルデータの受信回路に関する。

少ない本数のデータ伝送線路を介して半導体集積回路間でデータを送受信するために、シリアルデータ伝送が利用される。シリアルデータ信号の受信は、シリアルデータの各ビットデータを、それと同期したクロック信号のタイミングでラッチすることにより行われる。

ＵＳＢ（Universal Serial Bus）を初めとするいくつかのインタフェースにおいて、非同期伝送（Asynchronous）伝送が採用されている。非同期伝送では、シリアルデータのみが送信され、それに付随するシリアルクロックは伝送されない。したがってシリアルデータを受信するトランシーバは、シリアルデータと非同期で多相クロックを生成し、シリアルデータに最適な位相を有するクロックをリカバリクロックとして選択し、シリアルデータを取り込む。

図１は、シリアルデータの受信回路の回路図である。受信回路２ｒは、受信フリップフロップ４、多相クロック発生器６、クロックセレクタ８、位相検出回路１０を備える。

多相クロック発生器６は、受信データＳ１と非同期で、Ｎ相クロックを生成する。Ｎ相クロックは、位相差が３６０°／Ｎ（Ｎは２以上の整数）であるＮ個のクロックＣＫ１〜ＣＫＮを含む。

位相検出回路１０は、Ｎ個のクロックＣＫ１〜ＣＫＮの中から、受信データＳ１をラッチするために最適な位相（タイミング）を有しているクロックを判定し、クロックセレクタ８に選択させる。クロックセレクタ８は、Ｎ個のクロックＣＫ１〜ＣＫＮの中から、位相検出回路１０が指示したひとつを選択し、リカバリクロックＣＫ_ＲＣＶとして出力する。

受信フリップフロップ４は、リカバリクロックＣＫ_ＲＣＶのエッジのタイミングで、受信データＳ１を取り込む。

特開２０１３−１０２３７２号公報

図２（ａ）、（ｂ）は、図１の受信回路２ｒの動作波形図である。図２（ａ）を参照し、受信回路２ｒの基本動作を説明する。多相クロックＣＫ１，ＣＫ２，…は、受信データＳ１と非同期で生成される。この例では、第２相のクロックＣＫ２が、リカバリクロックＣＫ_ＲＣＶとして選択される。そしてリカバリクロックＣＫ_ＲＣＶのポジエッジのタイミングで、受信データＳ１が取り込まれ、出力データＳ２が生成される。

ここで受信データＳ１のポジエッジあるいはネガティブエッジは、時間軸上でシフトする場合がある。これをジッタと称する。図２（ｂ）は、ジッタの影響を説明する図である。はじめの２サイクルにおいて、受信データＳ１は正常であり、第２相のクロックＣＫ２によって、正しい出力データＳ２が生成される。ところが、三番目のサイクルにおいて、受信データＳ１の位相が急激に変化し、そのネガティブエッジが時間軸上で前にシフトする。そうすると、リカバリクロックＣＫ_ＲＣＶによって受信データＳ１のレベルを正しく判定することができなくなる。

本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、ジッタ耐性を高めた受信回路の提供にある。

本発明のある態様は、シリアル形式の受信データの受信回路に関する。受信回路は、位相差が３６０°／Ｎ（Ｎは２以上の整数）であるＮ個のクロックを含むＮ相クロックを受信データと非同期で生成する多相クロック発生器と、Ｎ個のクロックに対応するＮ個のバッファであり、それぞれが、対応するクロックに応じて受信データを所定サイクル数にわたり取り込むＮ個のバッファと、Ｎ個のバッファの出力データを受けるデータセレクタと、受信データの変化点とＮ個のクロックそれぞれのエッジの関係にもとづいて、データセレクタを制御する位相検出回路と、を備える。

この態様によると、Ｎ個のバッファにより、すべての位相のデータを取り込んでおき、適切な位相を選択することにより、受信データの位相が急峻に変化した場合においても、正しいデータを取り込むことができる。

受信回路は、Ｎ個のクロックを受け、位相検出回路が指示したひとつのクロックを出力するクロックセレクタと、クロックセレクタからのクロックに応じて、データセレクタの出力データをラッチするフリップフロップと、をさらに備えてもよい。
バッファの出力を、クロックセレクタからのリカバリクロックに応じてリタイミングすることにより、さらに回路動作を安定化できる。

受信回路は、ＵＳＢ（Universal Serial Bus）ハイスピード規格に対応してもよい。

受信回路は、一つの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。

本発明の別の態様はトランシーバ回路に関する。トランシーバ回路は、上述のいずれかの受信回路を備えてもよい。

本発明の別の態様は、電子機器に関する。電子機器は、ＵＳＢケーブルが着脱可能に接続されるレセプタクルと、レセプタクルと接続される上述のトランシーバ回路と、トランシーバ回路を介してデータの送受信を行うプロセッサと、を備えてもよい。

なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、ジッタ耐性を高めることができる。

シリアルデータの受信回路の回路図である。 図２（ａ）、（ｂ）は、図１の受信回路の動作波形図である。 実施の形態に係る受信回路の回路図である。 図３の受信回路の動作波形図である。 位相検出回路の構成例を示す回路図である。 図３の受信回路を備えるＵＳＢトランシーバＩＣのブロック図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。

図３は、実施の形態に係る受信回路２０の回路図である。受信回路２０は、シリアル形式の受信データＳ１を受信する。受信回路２０は、多相クロック発生器２２、バッファ群２４、データセレクタ２８、位相検出回路３０、クロックセレクタ３２を備える。多相クロック発生器２２は、受信データＳ１と非同期でＮ相クロックを生成する。Ｎ相クロックは、位相差が３６０°／Ｎ（Ｎは２以上の整数）であるＮ個のクロックＣＫ１〜ＣＫＮを含む。

バッファ群２４は、Ｎ個のクロックＣＫ１〜ＣＫＮに対応するＮ個のバッファ２６＿１〜２６＿Ｎを含む。ｉ番目のバッファ２６＿ｉ（ｉ＝１，２…，Ｎ）は、対応するクロックＣＫｉに応じて受信データＳ１を所定サイクル数にわたり取り込む。所定サイクル数は１であってよく、この場合、バッファは一段のフリップフロップあるいはラッチで構成できる。あるいは所定サイクル数は二以上であってもよく、この場合、バッファ２６はＦＩＦＯ（First In First Out）メモリであってもよい。その構成は限定されず、たとえば直列に接続される複数のフリップフロップあるいはラッチを含んでもよい。

データセレクタ２８は、Ｎ個のバッファ２６＿１〜２６＿Ｎの出力データＳ３＿１〜Ｓ３＿Ｎを受ける。位相検出回路３０は、受信データＳ１の変化点（エッジ）と、Ｎ個のクロックＣＫ１〜ＣＫＮそれぞれのエッジの関係にもとづいて、データセレクタ２８を制御する。すなわち、受信データＳ１を取り込むのに最適なタイミングを有しているひとつのクロックＣＫｊ（ｊ＝１，２，…Ｎ）を指定する選択信号Ｓ４を生成する。データセレクタ２８は、選択信号Ｓ４が指示するクロックＣＫｊに対応するバッファ２６＿ｊの出力Ｓ３＿ｊを選択し、それを出力データＳ５として出力する。

クロックセレクタ３２は、位相検出回路３０によって制御される。クロックセレクタ３２は、Ｎ個のクロックＣＫ１〜ＣＫＮを受け、位相検出回路３０が指示したひとつのクロックＣＫｊを出力する。つまりデータセレクタ２８が、ｊ番目のバッファ２６＿ｊを選択するとき、クロックセレクタ３２は、それに対応するｊ番目のクロックＣＫｊを選択する。

受信フリップフロップ３４は、クロックセレクタ３２からのクロックＣＫに応じて、データセレクタ２８の出力データＳ５（＝Ｓ３＿ｊ）をラッチする。

以上が受信回路２０の構成である。続いてその動作を説明する。図４は、図３の受信回路２０の動作波形図である。ここではバッファ群２４が保持するサイクル数は１とする。

第４サイクルと第５サイクルにおいて、位相シフトが発生している。ここでは簡単のため受信データＳ１は、１と０を交互に繰り返すものとする。受信データＳ１は、複数のバッファ２６＿１〜２６＿Ｎによってそれぞれラッチされる。また位相検出回路３０は、サイクルごとに、受信データＳ１を取り込むのに最適な位相を検出する。その結果、第１〜第４サイクルについては、第１相（ｊ＝１）が選択され、第５サイクル以降は、第５相（ｊ＝５）が選択される。

最適な位相は、各サイクル時間の中心付近である。たとえば位相検出回路３０は、受信データＳ１のエッジの最近傍に対応する位相（クロック）を検出し、その位相から、後ろに所定相だけシフトした位相を、最適な位相とすることができる。

データセレクタ２８から出力されるデータＳ５は、第１サイクル〜第４サイクルについては、バッファ２６＿１の出力データＳ３＿１であり、第５サイクル以降は、バッファ２６＿５の出力データＳ３＿５となる。これにより、受信データＳ１の位相が急激に変化した場合も、受信データＳ１を最適な位相のクロックで取り込むことができ、ジッタ耐性を高めることができる。

本発明は、図３のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。

図５は、位相検出回路３０の構成例を示す回路図である。位相検出回路３０は、Ｎ個のフリップフロップＦＦ１〜ＦＦＮ、Ｎ個の論理ゲートＸＯＲ１〜ＸＯＲＮ、判定部４０を含む。ｉ番目のフリップフロップＦＦｉは、受信データＳ１を、対応する位相のクロックＣＫｉに応じてラッチする。ｉ番目の論理ゲートＸＯＲｉは、２つの入力の不一致を検出するものであり、たとえば排他的論理和ゲートが用いられる。ｋ番目（ｋ＝１，２，…Ｎ）のクロックＣＫｋのポジエッジとｋ＋１番目のクロックＣＫｋ＋１のポジエッジの間に、受信データＳ１の変化点（エッジ）が含まれるときに、ｋ番目の論理ゲートＸＯＲｋの出力が１となる。判定部４０は、Ｎ個の論理ゲートＸＯＲ１〜ＸＯＲＮの出力にもとづいて、受信データＳ１の変化点の位置ｋを判定し、変化点の位置ｋに所定値を加算することにより、最適相ｊを示す選択信号Ｓ４を生成してもよい。なお位相検出回路３０の構成は図５のそれに限定されず、公知のさまざまな構成を用いることができる。

（用途）
図６は、図３の受信回路２０を備えるＵＳＢトランシーバＩＣ１００のブロック図である。ＵＳＢトランシーバＩＣ１００は、受信回路２０に加えて、レシーバ１０２およびデジタル信号処理部１０４を生成する。レシーバ１０２は、アナログフロントエンドであり、差動のＵＳＢデータ信号Ｄ＋，Ｄ−をシングルエンドに変換し、受信データＳ１を生成する。

受信回路２は、受信データＳ１を受信する。デジタル信号処理部１０４は、受信回路２の出力データＳ９を処理し、パラレルデータＳ１０に変換する。受信回路２は、ＵＳＢ（Universal Serial Bus）ハイスピード規格に対応する。

ＵＳＢトランシーバＩＣ１００は、電子機器２００に搭載される。電子機器２００は、ＵＳＢトランシーバＩＣ１００に加えて、レセプタクル２０２およびマイコンあるいはＤＳＰ（Digital Signal Processor/Digital Sound Processor）２０４を備える。レセプタクル２０２には、ＵＳＢケーブルが着脱可能に接続される。ＵＳＢトランシーバＩＣ１００は、レセプタクル２０２と接続されており、ＵＳＢケーブルを介してデータを受信する。ＤＳＰ２０４は、ＵＳＢトランシーバＩＣ１００が受信したデータを処理する。

たとえば電子機器２００は、ＵＳＢオーディオをサポートしており、ＵＳＢトランシーバＩＣ１００には、外部のＵＳＢ音源から、オーディオ信号が入力される。ＵＳＢトランシーバＩＣ１００は、オーディオ信号をシリアルデータとして受信する。ＤＳＰ２０４は、ＵＳＢトランシーバＩＣ１００が受信したオーディオデータを再生する。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

（変形例１）
実施の形態では、バッファ２６の段数、すなわちサイクル数を、１としたが本発明はそれに限定されない。バッファ２６の段数は、制御遅延などを考慮して決定すればよい。

（変形例２）
図３では、データセレクタ２８の後段に、受信フリップフロップ３４を設けたが、受信フリップフロップ３４の代わりに、データセレクタ２８の出力Ｓ５を、システムクロックでリタイミングするフリップフロップを設けてもよい。

（変形例３）
実施の形態では用途としてＵＳＢオーディオを説明したが、オーディオデータ以外の受信にも適用可能である。さらには、本発明はＵＳＢに限定されず、ＵＳＢと同様に非同期伝送を行うシリアルインタフェース、たとえばＵＡＲＴ（Universal Asynchronous Receiver Transmitter）などに適用することが可能である。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

２０…受信回路、２２…多相クロック発生器、２４…バッファ群、２６…バッファ、２８…データセレクタ、３０…位相検出回路、３２…クロックセレクタ、３４…受信フリップフロップ、１００…ＵＳＢトランシーバＩＣ、１０２…レシーバ、１０４…デジタル信号処理部、２００…電子機器、２０２…レセプタクル、２０４…ＤＳＰ。

Claims (6)

1. シリアル形式の受信データの受信回路であって、
   位相差が３６０°／Ｎ（Ｎは２以上の整数）であるＮ個のクロックを含むＮ相クロックを前記受信データと非同期で生成する多相クロック発生器と、
   前記Ｎ個のクロックに対応するＮ個のバッファであり、それぞれが、対応するクロックに応じて前記受信データを所定サイクル数にわたり取り込むＮ個のバッファと、
   前記Ｎ個のバッファの出力データを受けるデータセレクタと、
   前記受信データの変化点と前記Ｎ個のクロックそれぞれのエッジの関係にもとづいて、前記データセレクタを制御する位相検出回路と、
   を備え、
   前記位相検出回路は、
   前記Ｎ個のクロックに対応し、それぞれが、対応するクロックに応じて前記受信データをラッチするＮ個のフリップフロップと、
   前記Ｎ個のフリップフロップに対応するＮ個の論理ゲートであって、ｉ番目（１≦ｉ≦Ｎ）の論理ゲートは、ｉ番目のフリップフロップの出力と、（ｉ＋１）番目（ただし、Ｎ＋１は１とする）のフリップフロップの出力の排他的論理和を出力する、Ｎ個の論理ゲートと、
   前記Ｎ個の論理ゲートの出力にもとづいて、前記受信データの変化点の位置を判定し、当該変化点の位置に所定値を加算することにより、前記データセレクタが選択すべき出力データを示す選択信号を生成する判定部と、
   を含むことを特徴とする受信回路。
2. 前記Ｎ個のクロックを受け、前記選択信号に応じたひとつのクロックを出力するクロックセレクタと、
   前記クロックセレクタからのクロックに応じて、前記データセレクタの出力データをラッチするフリップフロップと、
   をさらに備えることを特徴とする請求項１に記載の受信回路。
3. ＵＳＢ（Universal Serial Bus）ハイスピード規格に対応することを特徴とする請求項１または２に記載の受信回路。
4. 請求項１から３のいずれかに記載の受信回路を備えることを特徴とするトランシーバ回路。
5. ＵＳＢケーブルが着脱可能に接続されるレセプタクルと、
   前記レセプタクルと接続される請求項４に記載のトランシーバ回路と、
   前記トランシーバ回路を介してデータの送受信を行うプロセッサと、
   を備えることを特徴とする電子機器。
6. シリアル形式の受信データの受信方法であって、
   位相差が３６０°／Ｎ（Ｎは２以上の整数）であるＮ個のクロックを含むＮ相クロックを生成するステップと、
   前記Ｎ個のクロックに対応するＮ個のバッファを用い、前記受信データをＮ個のクロックそれぞれのタイミングで、所定サイクル数にわたり取り込むステップと、
   前記Ｎ個のクロックに対応するＮ個のフリップフロップを用い、各フリップフロップが、対応するクロックに応じて前記受信データをラッチするステップと、
   前記Ｎ個のフリップフロップに対応するＮ個の論理ゲートを用い、ｉ番目（１≦ｉ≦Ｎ）の論理ゲートが、ｉ番目のフリップフロップの出力と（ｉ＋１）番目（ただし、Ｎ＋１は１とする）のフリップフロップの出力の排他的論理和を出力するステップと、
   前記Ｎ個の論理ゲートの出力にもとづいて、前記受信データの変化点の位置を判定し、当該変化点の位置に所定値を加算することにより選択信号を生成するステップと、
   前記Ｎ個のバッファの出力の中から、前記選択信号に応じたひとつを選択するステップと、
   を備えることを特徴とする受信方法。

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