JP5905267B2 - 発光素子パッケージ及びその製造方法 - Google Patents

発光素子パッケージ及びその製造方法 Download PDF

Info

Publication number
JP5905267B2
JP5905267B2 JP2012006552A JP2012006552A JP5905267B2 JP 5905267 B2 JP5905267 B2 JP 5905267B2 JP 2012006552 A JP2012006552 A JP 2012006552A JP 2012006552 A JP2012006552 A JP 2012006552A JP 5905267 B2 JP5905267 B2 JP 5905267B2
Authority
JP
Japan
Prior art keywords
light emitting
wiring
emitting element
insulating layer
intermediate insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012006552A
Other languages
English (en)
Other versions
JP2013145852A (ja
Inventor
和裕 杉山
和裕 杉山
謙磁 塚田
謙磁 塚田
雅登 鈴木
雅登 鈴木
政利 藤田
政利 藤田
明宏 川尻
明宏 川尻
良崇 橋本
良崇 橋本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Corp
Original Assignee
Fuji Machine Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Machine Manufacturing Co Ltd filed Critical Fuji Machine Manufacturing Co Ltd
Priority to JP2012006552A priority Critical patent/JP5905267B2/ja
Priority to CN201280057767.7A priority patent/CN103959450B/zh
Priority to PCT/JP2012/077870 priority patent/WO2013077144A1/ja
Publication of JP2013145852A publication Critical patent/JP2013145852A/ja
Application granted granted Critical
Publication of JP5905267B2 publication Critical patent/JP5905267B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20Structure, shape, material or disposition of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/24247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73267Layer and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device

Landscapes

  • Led Device Packages (AREA)

Description

本発明は、搭載部材に形成した素子搭載凹部内に搭載した発光素子の電極部と該搭載部材側の電極部との間を接続する配線及びその下地層の構造を改良した発光素子パッケージ及びその製造方法に関する発明である。
従来より、半導体素子の実装工程では、半導体素子を搭載部材(回路基板、リードフレーム等)にダイボンドした後に、該半導体素子側の電極部と搭載部材側の電極部との間をワイヤボンディングで配線するのが一般的である。
しかし、特許文献1(特許第3992038号公報)に記載されているように、ワイヤボンディングを行うときの機械的なストレスによって不良が発生する可能性があるため、ワイヤボンディングに代わる接続信頼性の高い実装構造を低コストで実現することを目的として、配線基板上に搭載した半導体素子の周囲に流動性の樹脂材料をディスペンサで吐出して硬化させて、半導体素子の上面と配線基板の表面との間を傾斜面でつなぐ樹脂スロープを形成した後、半導体素子上面の電極部と配線基板の電極部との間を接続する配線パターンを、インクジェット等の液滴吐出法により樹脂スロープ上に形成する配線技術が提案されている。
特許第3992038号公報
ところで、液滴吐出法や印刷法で形成する配線は、配線パターン描画後に所定の焼成温度(例えば230℃)で焼成する必要がある。このため、配線焼成時に、配線の下地樹脂層も加熱されて、下地樹脂層の内部で分解したガスが発生し、この分解ガスがいわゆるアウトガスとして下地樹脂層の表面側に漏れ出してくる。このため、配線焼成時に、下地樹脂層と配線との接合面にもアウトガスが漏れ出して配線内部に侵入してしまい、このアウトガスによってインク塗膜に含まれる有機成分の分解と飛散が十分に行われないため、配線の緻密度が低下して配線の抵抗値が高くなるという問題があった。
例えば、発光素子パッケージであるLEDパッケージで、配線の抵抗値が高くなると、LED点灯時にLED素子に流れる電流が減少して輝度が低下するだけでなく、配線の発熱量が増加して素子温度が上昇し、耐久性が低下するおそれもある。
そこで、本発明が解決しようとする課題は、発光素子側の電極部と搭載部材側の電極部との間を接続する配線を液滴吐出法又は印刷法で描画して焼成する際の下地樹脂層からのアウトガスによる配線の高抵抗値化を防止することができる発光素子パッケージ及びその製造方法を提供することである。
上記課題を解決するために、請求項1に係る発明は、搭載部材に形成された素子搭載凹部内に発光素子搭載され、該発光素子側の電極部と該搭載部材側の電極部との間配線で接続された発光素子パッケージにおいて、前記発光素子側の電極部と前記搭載部材側の電極部との間の配線経路の下地樹脂層は、該素子搭載凹部内の該発光素子の周囲の隙間に充填された透明な絶縁性樹脂で形成され、前記配線経路の下地樹脂層上に前記発光素子側の電極部の一部と前記搭載部材側の電極部の一部とに跨がってガスバリア性(ガス不透過性)を有する絶縁性のインクでガスバリア性を有する中間絶縁層線状又は帯状に形成され、前記中間絶縁層上に前記発光素子側の電極部のうちの該中間絶縁層で覆われていない部分と前記搭載部材側の電極部のうちの該中間絶縁層で覆われていない部分とに跨がって導電性のインクで前記配線のパターン形成され、前記発光素子側の電極部と前記搭載部材側の電極部との間該配線で接続された構成としたものである。
この構成では、下地樹脂層とその上に形成する配線との間にガスバリア性(ガス不透過性)を有する中間絶縁層が介在されているため、配線焼成時に下地樹脂層で発生したアウトガスが配線内部に侵入することを中間絶縁層によって防止でき、配線の高抵抗値化を防止できる。
更に、本発明では、搭載部材の素子搭載凹部内に搭載した発光素子の周囲の隙間に、透明な絶縁性樹脂を充填して透明な下地樹脂層を形成し、その下地樹脂層上に発光素子側の電極部の一部と搭載部材側の電極部の一部とに跨がってガスバリア性を有する絶縁性のインクでガスバリア性を有する中間絶縁層を線状又は帯状に形成しているため、発光時に発光素子に流れる電流が増加して輝度が増大するだけでなく、配線の発熱量が減少して素子温度の上昇を少なくすることができ、耐久性を向上させることができる。しかも、配線の下地となる中間絶縁層は、発光素子の周囲から透明な下地樹脂層に照射される光の放出を減少させる要因となるため、中間絶縁層を線状又は帯状に形成すれば、発光素子の周囲から透明な下地樹脂層を通して放出される光が中間絶縁層で減少される割合を少なくできて、外部に放出される光の取り出し効率を高めることができる。
具体的には、請求項のように、中間絶縁層を、配線が該中間絶縁層からはみ出さないように該配線の線幅よりも製造ばらつき相当値以上太い線幅に形成すれば良い。中間絶縁層の線幅を配線の線幅よりも製造ばらつき相当値以上太い線幅に形成すれば、製造時に中間絶縁層の位置ずれや配線の位置ずれが生じても、配線の下面全体を中間絶縁層で確実に覆うことができ、配線焼成時に下地樹脂層で発生したアウトガスが配線内部に侵入することを中間絶縁層によって確実に防止できる。
尚、請求項に係る発明は、請求項1に係る「発光素子パッケージ」の発明と実質的に同一の技術思想を、カテゴリーの異なる「発光素子パッケージの製造方法」の発明として記載したものである。
図1は本発明の実施例1のLEDパッケージの構造を図3のA−A線に沿って示す断面図である。 図2は図3のB−B線に沿って示す断面図である。 図3はLEDパッケージの平面図である。 図4は本発明の実施例2のLEDパッケージの構造を示す断面図である。
以下、本発明を実施するための形態をLEDパッケージに適用して具体化した2つの実施例1,2を説明する。
本発明の実施例1を図1乃至図3に基づいて説明する。
搭載部材10は、リードフレーム11に素子搭載凹部12を有するパッケージ本体13を樹脂で成形して構成されている。この搭載部材10の素子搭載凹部12の底面中央部には、半導体素子であるLED素子14(発光素子)がダイボンディング(接合)されている。素子搭載凹部12の深さ寸法(高さ寸法)は、LED素子14の高さ寸法とほぼ同一に設定され、素子搭載凹部12内に搭載したLED素子14上面の電極部15が搭載部材10上面のリードフレーム11の電極部11aとほぼ同じ高さとなっている。
搭載部材10の素子搭載凹部12内のうちのLED素子14の周囲に、透明な絶縁性樹脂をインクジェット、ディスペンサ等の液滴吐出法により充填して透明な下地樹脂層16が形成されている。これにより、LED素子14上面の電極部15と搭載部材10上面の電極部11aとの間をつなぐ配線経路は、LED素子14の周囲に充填された下地樹脂層16で平坦化され、該下地樹脂層16の上面に、後述する配線17の下地となる中間絶縁層18がLED素子14上面の電極部15と搭載部材10上面の電極部11aとに跨がって線状又は帯状に形成されている。中間絶縁層18の形成方法は、インクジェット、ディスペンサ等の液滴吐出法又は印刷法により、ガスバリア性(ガス不透過性)を有する絶縁性材料のインクを下地樹脂層16上に吐出して、中間絶縁層18のパターンを下地樹脂層16上に線状又は帯状に描画して乾燥・硬化させ、ガスバリア性を有する中間絶縁層18を形成する。
ここで、ガスバリア性を有する中間絶縁層18の材料としては、例えば、エポキシ樹脂系、ポリイミド樹脂系、ガラス(SiO2 )系等の絶縁性材料があり、これらの絶縁性材料の中から、ガスバリア性とその他の特性(例えば光透過性、耐湿性、下地樹脂層16及び配線17に対する密着性等)を考慮して選択すれば良い。
そして、中間絶縁層18の乾燥・硬化後に、インクジェット、ディスペンサ等の液滴吐出法により導電性のインク(Ag等の導体粒子を含むインク)を中間絶縁層18上に吐出して、配線17のパターンをLED素子14上面の電極部15と搭載部材10上面の電極部11aとに跨がって中間絶縁層18上に描画し、これを乾燥して焼成して、LED素子14上面の電極部15と搭載部材10上面の電極部11aとの間を配線17で接続する。この際、配線17の焼成温度は、200℃以上(例えば230℃)で、焼成時間は30分〜60分程度である。
この場合、中間絶縁層18は、配線17が該中間絶縁層18からはみ出さないように該配線17の線幅よりも製造ばらつき相当値以上太い線幅に形成されている。具体的には、中間絶縁層18の線幅は、例えば、配線17の線幅の1.2〜2.5倍、より好ましくは、1.5〜2.0倍の範囲で設定すると良い。尚、搭載部材10の素子搭載凹部12内に搭載したLED素子14及び配線17等は、透明な封止材料(図示せず)によって封止されている。
以上説明した本実施例1によれば、LED素子14の周囲に充填した下地樹脂層16とその上に形成する配線17との間にガスバリア性を有する中間絶縁層18が介在されているため、配線17の焼成時に下地樹脂層16で発生したアウトガスが配線17の内部に侵入することを中間絶縁層18によって防止でき、配線17の高抵抗値化を防止することができる。本発明者らの実験結果によれば、中間絶縁層18を形成することで、配線17の体積抵抗率が1/2程度になることが確認されている。これにより、LED素子14の発光時にLED素子14に流れる電流が増加して輝度が増大するだけでなく、配線17の発熱量が減少してLED素子14の温度上昇を少なくすることができ、耐久性を向上させることができる。
しかも、配線17の下地となる中間絶縁層18は、光の放出を減少させる要因となるため、本実施例1のように、中間絶縁層18を線状又は帯状に形成することで、LED素子14の周囲から透明な下地樹脂層16を通して放出される光が中間絶縁層18で減少される割合を少なくできて、外部に放出される光の取り出し効率を高めることができる。
また、本実施例1では、中間絶縁層18を、配線17が該中間絶縁層18からはみ出さないように該配線17の線幅よりも製造ばらつき相当値以上太い線幅に形成するようにしたので、製造時に中間絶縁層18の位置ずれや配線17の位置ずれが生じても、配線17の下面全体を中間絶縁層18で確実に覆うことができ、配線17の焼成時に下地樹脂層16で発生したアウトガスが配線17の内部に侵入することを中間絶縁層18によって確実に防止できる。
次に、本発明の実施例2を図4に基づいて説明する。
搭載部材21は、リードフレーム22に素子搭載凹部23を有するパッケージ本体24を樹脂で成形して構成され、該素子搭載凹部23の側面が傾斜状に形成されている。素子搭載凹部23の底面には、リードフレーム22の素子搭載部22a(ダイパッド)が露出し、該素子搭載部22a上に半導体素子であるLED素子25(発光素子)がダイボンド(接合)されている。
素子搭載凹部23の傾斜状の側面には、LED素子25上面の2つの電極部26と接続する2つの電極部27が形成されている。各電極部27は、それぞれリードフレーム22に一体に形成されている。この場合、素子搭載凹部23の側面に形成する電極部26の高さ方向の幅が広くなるほど、搭載可能なLED素子25の高さ寸法の範囲が広がることを考慮して、本実施例2では、素子搭載凹部23に側面に形成する電極部27は、該素子搭載凹部23の側面の上部から下部まで延びるように形成され、且つ、該電極部27がLED素子25の光を反射する反射板(リフレクター)としても機能するように構成されている。
搭載部材21の素子搭載凹部23内に搭載可能なLED素子25は、高さ寸法が該素子搭載凹部23の側面(電極部27)の高さ寸法以下で且つリードフレーム22の素子搭載部22a上に搭載可能なサイズのLED素子である。これにより、高さ寸法の異なる複数種のLED素子25を同一仕様・寸法の搭載部材21の素子搭載凹部23内に搭載できるようになっている。
素子搭載凹部23内のうちのLED素子25の周囲に、透明な絶縁性樹脂をインクジェット、ディスペンサ等の液滴吐出法により充填して透明な下地樹脂層28が形成され、該下地樹脂層28の上面の高さ位置がLED素子25の電極部26上面の高さ位置と一致することで、LED素子25上面の電極部26と素子搭載凹部23側面の電極部27との間の配線経路が下地樹脂層28で平坦化されている。
この下地樹脂層28の上面に、後述する配線29の下地となる中間絶縁層30がLED素子25上面の電極部26と素子搭載凹部23側面の電極部27とに跨がって線状又は帯状に形成されている。中間絶縁層30の形成方法は、インクジェット、ディスペンサ等の液滴吐出法又は印刷法により、前記実施例1と同様のガスバリア性を有する絶縁性材料のインクを下地樹脂層28上に吐出して中間絶縁層30のパターンを線状又は帯状に描画して乾燥・硬化させ、ガスバリア性を有する中間絶縁層30を形成する。
中間絶縁層30の乾燥・硬化後に、インクジェット、ディスペンサ等の液滴吐出法により導電性のインク(Ag等の導体粒子を含むインク)を中間絶縁層30上に吐出して、該中間絶縁層30上に、配線29のパターンをLED素子25上面の電極部26と素子搭載凹部23側面の電極部27とに跨がって描画し、これを乾燥して焼成して、LED素子25上面の電極部26と素子搭載凹部23側面の電極部27との間を該配線29で接続する。この際、配線29の焼成温度は、200℃以上(例えば230℃)で、焼成時間は30分程度である。
前記実施例1と同様に、中間絶縁層30は、配線29が該中間絶縁層30からはみ出さないように該配線29の線幅よりも製造ばらつき相当値以上太い線幅に形成されている。尚、素子搭載凹部23内に搭載したLED素子25及び配線29等は、透明な封止材料(図示せず)によって封止されている。
以上説明した本実施例2でも、LED素子25の周囲に充填した下地樹脂層28とその上に形成する配線29との間にガスバリア性を有する中間絶縁層30が介在されているため、前記実施例1と同様の効果を得ることができる。
また、配線を形成する方法は、液滴吐出法に限定されず、スクリーン印刷等の印刷法で形成しても良い
その他、本発明は、要旨を逸脱しない範囲内で種々変更して実施できることは言うまでもない。
10…搭載部材、11…リードフレーム、11a…電極部、12…素子搭載凹部、13…パッケージ本体、14…LED素子(発光素子,半導体素子)、15…電極部、16…下地樹脂層、17…配線、18…中間絶縁層、21…搭載部材、22…リードフレーム、23…素子搭載凹部、24…パッケージ本体、25…LED素子(発光素子,半導体素子)、26,27…電極部、28…下地樹脂層、29…配線、30…中間絶縁層

Claims (3)

  1. 搭載部材に形成された素子搭載凹部内に発光素子搭載され、該発光素子側の電極部と該搭載部材側の電極部との間配線で接続された発光素子パッケージにおいて、
    前記発光素子側の電極部と前記搭載部材側の電極部との間の配線経路の下地樹脂層は、該素子搭載凹部内の該発光素子の周囲の隙間に充填された透明な絶縁性樹脂で形成され、 前記配線経路の下地樹脂層上に前記発光素子側の電極部の一部と前記搭載部材側の電極部の一部とに跨がってガスバリア性を有する絶縁性のインクでガスバリア性を有する中間絶縁層線状又は帯状に形成され
    前記中間絶縁層上に前記発光素子側の電極部のうちの該中間絶縁層で覆われていない部分と前記搭載部材側の電極部のうちの該中間絶縁層で覆われていない部分とに跨がって導電性のインクで前記配線のパターン形成され、該発光素子側の電極部と該搭載部材側の電極部との間該配線で接続されていることを特徴とする発光素子パッケージ。
  2. 前記中間絶縁層は、前記配線が該中間絶縁層からはみ出さないように該配線の線幅よりも製造ばらつき相当値以上太い線幅に形成されていることを特徴とする請求項1に記載の発光素子パッケージ。
  3. 搭載部材に形成した素子搭載凹部内に発光素子を搭載し、該発光素子側の電極部と該搭載部材側の電極部との間を配線で接続した発光素子パッケージの製造方法において、
    前記素子搭載凹部内に前記発光素子を搭載する工程と、
    前記素子搭載凹部内の前記発光素子の周囲の隙間に透明な絶縁性樹脂を充填して該発光素子側の電極部と該搭載部材側の電極部との間の配線経路の下地樹脂層を該絶縁性樹脂で形成する工程と、
    前記配線経路の下地樹脂層上に前記発光素子側の電極部の一部と前記搭載部材側の電極部の一部とに跨がってガスバリア性を有する絶縁性のインクを吐出又は印刷してガスバリア性を有する中間絶縁層を線状又は帯状に形成する工程と、
    前記中間絶縁層上に前記発光素子側の電極部のうちの該中間絶縁層で覆われていない部分と前記搭載部材側の電極部のうちの該中間絶縁層で覆われていない部分とに跨がって導電性のインクを吐出又は印刷して前記配線のパターンを形成して焼成して該発光素子側の電極部と該搭載部材側の電極部との間を該配線で接続する工程と
    を含むことを特徴とする発光素子パッケージの製造方法。
JP2012006552A 2011-11-25 2012-01-16 発光素子パッケージ及びその製造方法 Active JP5905267B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2012006552A JP5905267B2 (ja) 2012-01-16 2012-01-16 発光素子パッケージ及びその製造方法
CN201280057767.7A CN103959450B (zh) 2011-11-25 2012-10-29 半导体封装件及其制造方法
PCT/JP2012/077870 WO2013077144A1 (ja) 2011-11-25 2012-10-29 半導体パッケージ及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012006552A JP5905267B2 (ja) 2012-01-16 2012-01-16 発光素子パッケージ及びその製造方法

Publications (2)

Publication Number Publication Date
JP2013145852A JP2013145852A (ja) 2013-07-25
JP5905267B2 true JP5905267B2 (ja) 2016-04-20

Family

ID=49041490

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012006552A Active JP5905267B2 (ja) 2011-11-25 2012-01-16 発光素子パッケージ及びその製造方法

Country Status (1)

Country Link
JP (1) JP5905267B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6029821B2 (ja) * 2011-11-25 2016-11-24 富士機械製造株式会社 発光素子パッケージ及びその製造方法
JP6037544B2 (ja) * 2012-06-19 2016-12-07 富士機械製造株式会社 Ledパッケージ及びその製造方法
JP6037545B2 (ja) * 2012-06-19 2016-12-07 富士機械製造株式会社 Ledパッケージ及びその製造方法
CN108080041B (zh) * 2016-11-21 2023-10-20 胡丛余 微型流体致动器
DE102019104436A1 (de) * 2019-02-21 2020-08-27 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronisches bauteil und verfahren zur herstellung eines optoelektronischen bauteils
JP7116327B2 (ja) 2019-12-27 2022-08-10 日亜化学工業株式会社 発光モジュールおよび発光モジュールの製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001281417A (ja) * 2000-03-29 2001-10-10 Fuji Photo Film Co Ltd 屈折率分布レンズ、レンズアレイ、及び光デバイス
JP2004216649A (ja) * 2003-01-10 2004-08-05 Kyocera Corp 光プリンタヘッド
JP2005050911A (ja) * 2003-07-30 2005-02-24 Seiko Epson Corp 半導体装置
JP2006245057A (ja) * 2005-02-28 2006-09-14 Sony Corp ハイブリットモジュール及びその製造方法並びにハイブリット回路装置
JP2006278766A (ja) * 2005-03-29 2006-10-12 Seiko Epson Corp 発光素子の実装構造及び実装方法
JP2007073585A (ja) * 2005-09-05 2007-03-22 Ricoh Co Ltd 面発光レーザアレイおよび電子写真システムおよび光インターコネクションシステム
JP5233087B2 (ja) * 2006-06-28 2013-07-10 日亜化学工業株式会社 発光装置およびその製造方法、パッケージ、発光素子実装用の基板
JP5233352B2 (ja) * 2008-03-21 2013-07-10 東芝ライテック株式会社 照明装置
JP2010141293A (ja) * 2008-11-14 2010-06-24 Seiko Epson Corp 半導体装置及び半導体装置の製造方法
JP2011176273A (ja) * 2010-01-26 2011-09-08 Sekisui Chem Co Ltd 太陽電池用封止材、太陽電池保護シート及び太陽電池モジュールの製造方法

Also Published As

Publication number Publication date
JP2013145852A (ja) 2013-07-25

Similar Documents

Publication Publication Date Title
JP5905267B2 (ja) 発光素子パッケージ及びその製造方法
JP6213428B2 (ja) 発光装置及びその製造方法
JP5340583B2 (ja) 半導体発光装置
WO2013077144A1 (ja) 半導体パッケージ及びその製造方法
JP6122423B2 (ja) Ledパッケージ及びその製造方法
JP6699432B2 (ja) 発光装置の製造方法
JP5848114B2 (ja) 発光装置
JP2012517709A5 (ja)
JP6198874B2 (ja) 発光装置および発光装置の製造方法
US8987775B2 (en) Light emitting device package
JP6029821B2 (ja) 発光素子パッケージ及びその製造方法
CN102856468B (zh) 发光二极管封装结构及其制造方法
CN105470373A (zh) 覆晶式发光二极管封装结构
JP6037544B2 (ja) Ledパッケージ及びその製造方法
JP6081087B2 (ja) 発光素子パッケージ及びその製造方法
JP2018032655A (ja) 発光装置及びその製造方法
US9065028B2 (en) Flip-chip light emitting diode package with moisture barrier layer
US10332824B2 (en) Lead frame
US20220209079A1 (en) Light-emitting module and method of manufacturing light-emitting module
KR101363980B1 (ko) 광 모듈 및 그 제조 방법
JP6037545B2 (ja) Ledパッケージ及びその製造方法
TWI521745B (zh) 發光二極體封裝結構及其製造方法
JP6012531B2 (ja) 半導体装置
KR101722117B1 (ko) 반도체 발광소자를 제조하는 방법
KR101647068B1 (ko) 반도체 발광소자 및 이를 제조하는 방법

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20140409

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141210

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150804

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150917

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20151203

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160106

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160303

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160316

R150 Certificate of patent or registration of utility model

Ref document number: 5905267

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250