TWI660463B - 記憶裝置及其製造方法 - Google Patents

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岡嶋睦
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日商東芝記憶體股份有限公司
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Abstract

實施形態之記憶裝置具備：第1配線，其於第1方向延伸；複數個半導體構件，其等於與上述第1方向交叉之第2方向延伸；第2配線，其設置於上述複數個半導體構件間，於與上述第1方向及上述第2方向交叉之第3方向延伸；第1絕緣膜，其設置於上述複數個半導體構件中之一者與上述第2配線間；複數個第3配線，其等於第2方向延伸；複數個第4配線，其等設置於上述複數個第3配線間，於上述第3方向延伸，且沿著上述第2方向排列；電阻變化膜，其設置於上述複數個第3配線中之一者與上述複數個第4配線間；及第1膜。上述第1膜設置於上述第2配線與上述第4配線間，介於上述半導體構件與上述電阻變化膜間，不介於相互連接之上述半導體構件與上述第3配線間。上述半導體構件之第1端連接於上述第1配線。上述複數個第3配線中之一者連接於上述複數個半導體構件中之一者之第2端。

Description

記憶裝置及其製造方法
實施形態係關於一種記憶裝置及其製造方法。
近年來，提出使電阻變化型記憶胞三維地積體而得之記憶裝置。於這種積層型記憶裝置中，設置著複數個垂直配線及複數個水平配線，於其等之交叉部分設置著電阻變化膜。這種積層型記憶裝置若欲使垂直方向之積層數變多，那麼有積層體之加工變難而難以製造之問題。
實施形態提供一種易於製造之記憶裝置及其製造方法。 實施形態之記憶裝置具備：第1配線，其於第1方向上延伸；複數個半導體構件，其等於與上述第1方向交叉之第2方向上延伸；第2配線，其設置於上述複數個半導體構件間，於與上述第1方向及上述第2方向交叉之第3方向上延伸；第1絕緣膜，其設置於上述複數個半導體構件中之一者與上述第2配線之間；複數個第3配線，其等於上述第2方向上延伸；複數個第4配線，其等設置於上述複數個第3配線間，於上述第3方向上延伸，且沿著上述第2方向排列；電阻變化膜，其設置於上述複數個第3配線中之一者與上述複數個第4配線之間；及第1膜。上述第1膜設置於上述第2配線與上述第4配線之間，且介於上述半導體構件與上述電阻變化膜之間，不介於相互連接之上述半導體構件與上述第3配線之間。上述半導體構件之第1端連接於上述第1配線。上述複數個第3配線中之一者連接於上述複數個半導體構件中之一者之第2端。 實施形態之記憶裝置之製造方法具備於中間構造體上形成第1膜之步驟。上述中間構造體包含：第1配線，其於第1方向上延伸；複數個半導體構件，其等設置於上述第1配線上，於與上述第1方向交叉之第2方向上延伸，且第1端連接於上述第1配線；第1絕緣膜，其設置於上述複數個半導體構件之一側面上；及第2配線，其設置於上述第1絕緣膜之側面上，於與上述第1方向及上述第2方向交叉之第3方向上延伸。上述方法具備藉由使複數個第2絕緣膜與複數個第2膜交替地積層於上述第1膜上而形成積層體之步驟。上述第2膜之組成與上述第2絕緣膜之組成不同。上述方法具備於上述積層體中之包含上述半導體構件之正上方區域之部分，形成於上述第3方向上延伸之複數個溝槽之步驟。上述方法具備於上述溝槽內埋入絕緣構件之步驟。上述方法具備於上述積層體中之上述半導體構件之正上方區域，形成將上述絕緣構件分斷而到達至上述第1膜之孔洞之步驟。上述方法具備經由上述孔洞將上述第2膜之至少一部分去除之步驟。上述方法具備經由上述孔洞，於去除上述第2膜後之空間內埋入第3配線之步驟。上述方法具備於上述孔洞之內表面上形成電阻變化膜之步驟。上述方法具備去除上述電阻變化膜中之配置於上述孔洞之底面上之部分、及上述第1膜中之配置於上述孔洞之正下方區域之部分之步驟。上述方法具備於上述孔洞內形成第4配線，且將上述第4配線連接於上述半導體構件之第2端之步驟。
(第1實施形態) 首先，對第1實施形態進行說明。 圖1係表示本實施形態之記憶裝置之剖視圖。 圖2係沿著圖1所示之A-A'線之剖視圖。 圖3係沿著圖1所示之B-B'線之剖視圖。 圖4係表示圖3之區域C之局部放大剖視圖。 此外，各圖係模式性之圖，未必準確地描畫出實際製品。例如，為易於觀察圖，將各構成要素較實際製品少且大地描繪出。另外，於圖間，各構成要素之尺寸比未必一致。 如圖1～圖3所示，於本實施形態之記憶裝置1中，設置著矽基板10。矽基板10例如由矽之單晶形成。於矽基板10上設置著例如包含矽氧化物(SiO)之層間絕緣膜20。 以下，於本說明書中，為方便起見，採用XYZ正交座標系。將與矽基板10之上表面10a平行且相互正交之2個方向設為「X方向」及「Y方向」，將與矽基板10之上表面10a垂直之方向設為「Z方向」。另外，將Z方向中之從矽基板10朝向層間絕緣膜20之方向稱作「上」，將其相反方向稱作「下」。但該表述係為方便說明，與重力之方向無關。 於矽基板10之上層即包含上表面10a之部分、及層間絕緣膜20內形成電路12。於電路12中例如設置著CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半導體)電晶體13、接點14、及配線15等。 於層間絕緣膜20之上部內設置著複數個全域位元線GB。全域位元線GB於Y方向上延伸，且沿著X方向週期性地排列。複數個全域位元線GB配置於同一XY平面上，與層間絕緣膜20中之配置於全域位元線GB間之部分一起構成配線層19。 於各全域位元線GB上設置著複數個矽構件21，且沿著Y方向排列成一行。各矽構件21之形狀係於Z方向上延伸之四稜柱形。於整個記憶裝置1中，複數個矽構件21於XY平面中例如呈錯位狀排列。例如，當將相互相鄰之4個矽構件21之中心連結時，成為大致正方形。矽構件21係由半導體矽(Si)形成，其下部及上部之導電型例如為n型，隔於下部與上部之間之中部之導電型例如為p- 型、i型或n- 型。各矽構件21之下端21a連接於全域位元線GB。 於矽構件21之Y方向兩側設置著於X方向上延伸之選擇閘極線SG。即，於Y方向上相鄰之2個矽構件21間配置著2個選擇閘極線SG。選擇閘極線SG例如由矽形成。選擇閘極線SG之下端位於較矽構件21之下端更靠上方，選擇閘極線SG之上端位於較矽構件21之上端更靠下方。即，於Z方向上，選擇閘極線SG短於矽構件21。於矽構件21與選擇閘極線SG之間，例如設置著包含矽氧化物之閘極絕緣膜22。 於各矽構件21與各選擇閘極線SG之每一交叉部分，介隔閘極絕緣膜22而構成薄膜電晶體(TFT)。另外，由複數個矽構件21、閘極絕緣膜22、複數個選擇閘極線SG及層間絕緣膜20之配置於其等之間之部分構成配線層25。配線層25配置於配線層19上。 於配線層25上設置著阻擋膜27及擋止膜28。阻擋膜27例如由矽氧化物形成。擋止膜28例如由鈦氧化物(TiO)或鋁氧化物(AlO)等金屬氧化物形成。 於擋止膜28上設置著積層體30。於積層體30中，複數個字元線構造體31與局部位元線構造體32沿著Y方向交替地排列。字元線構造體31及局部位元線構造體32之形狀為沿著XZ平面擴展之大致板狀。 於字元線構造體31中，字元線WL與配線間絕緣膜33沿著Z方向交替地積層。字元線WL及配線間絕緣膜33之形狀為於X方向上延伸之大致帶狀。字元線WL例如由鈦氮化物(TiN)等包含金屬元素之導電材料形成。配線間絕緣膜33例如由矽氧化物等絕緣材料形成。 於局部位元線構造體32中，局部位元線LB與絕緣構件34沿著X方向交替地排列。局部位元線LB之形狀為於Z方向上延伸之大致圓柱形。局部位元線LB之下端貫通擋止膜28及阻擋膜27，與矽構件21之上端21b接觸並連接。局部位元線LB例如由多晶矽形成。絕緣構件34之形狀為於Z方向上延伸之帶狀，Z方向之長度最長，X方向之長度次之，Y方向之長度最短。絕緣構件34例如由矽氧化物形成。 從Z方向觀察，局部位元線LB之配置與矽構件21之配置相同。例如，局部位元線LB呈錯位狀排列，例如，當將相互相鄰之4個局部位元線LB之中心連結時，成為大致正方形。 於局部位元線LB之側面上設置著電阻變化膜36。電阻變化膜36之形狀為於Z方向上延伸之筒狀。電阻變化膜36之直徑大於絕緣構件34之厚度,即Y方向上之長度。電阻變化膜36之一部分配置於1個局部位元線LB與沿著Z方向排列之複數個字元線WL之間。電阻變化膜36係電阻值根據所施加之電壓或電流而變化之膜，例如由鉿氧化物(HfO)等金屬氧化物形成。例如，當對電阻變化膜36施加特定極性之電壓時，於膜內形成絲極而電阻值減小，當施加相反方向之極性之電壓時，絲極之一部分消失而電阻值增加。 如圖4所示，阻擋膜27及擋止膜28配置於選擇閘極線SG與字元線WL之間，但並不介於相互連接之矽構件21與局部位元線LB之間。另外，電阻變化膜36之下端36a進入至擋止膜28內但並不貫通，下端36a配置於擋止膜28內。另外，擋止膜28之端部28a介於矽構件21與電阻變化膜36之下端36a之間。 於字元線WL之局部位元線LB側之面，形成有以遠離局部位元線LB之方式凹入之接縫WLb。另外，於電阻變化膜36之局部位元線LB側之面，形成有以遠離局部位元線LB之方式凹入之接縫36b。接縫WLb及36b呈環狀包圍局部位元線LB。 如圖1及圖2所示，積層體30之X方向之端部30a之形狀為階梯狀，於每一字元線WL形成階面T。於端部30a未設置局部位元線LB，而設置著支柱37。支柱37係以將絕緣構件34分斷之方式設置，例如從Z方向觀察時呈錯位狀排列。支柱37之形狀為於Z方向上延伸之圓柱形，支柱37之直徑大於局部位元線LB及電阻變化膜36之直徑。支柱37之構造與局部位元線LB之構造相同。即，於包含多晶矽之圓柱構件之周圍，設置著包含鉿氧化物等金屬氧化物之電阻變化膜。但支柱37並不作為局部位元線LB發揮功能，而未形成記憶胞MC。 如圖1所示，於積層體30之Y方向兩端部，於字元線WL之Y方向側設置著氮化矽膜51。即，從配置於積層體30之最外周之字元線WL觀察，氮化矽膜51配置於局部位元線LB或支柱37之相反側。氮化矽膜51例如由矽氮化物形成。字元線WL與氮化矽膜51之界面39之一部分之形狀係以局部位元線LB或支柱37為中心之圓弧狀。於積層體30之除端部30a以外之部分，界面39之Y方向上之位置係沿著X方向，以與排列於X方向之局部位元線LB之排列週期相同之週期變動。 如圖1～圖3所示，於阻擋膜27上之積層體30之周圍設置著層間絕緣膜40。層間絕緣膜40亦覆蓋積層體30之端部30a之上表面。層間絕緣膜40例如由矽氧化物形成。於層間絕緣膜40內設置著於Z方向上延伸之接點41。接點41之下端於階面T中連接於字元線WL。 於積層體30及層間絕緣膜40上設置著上層絕緣膜42。於上層絕緣膜42內設置著上層配線43。上層配線43將接點41連接於電路12。 於記憶裝置1中，於局部位元線LB與字元線WL之每一交叉部分形成有介隔著電阻變化膜36之記憶胞MC。由此，於記憶裝置1中，記憶胞MC三維地排列。另外，於矽構件21與各選擇閘極線SG之每一交叉部分，介隔閘極絕緣膜22而構成選擇電晶體。 於記憶裝置1中，於選擇特定之記憶胞MC時，首先，選擇1個全域位元線GB。其次，藉由選擇1個選擇閘極線SG或隔著1個矽構件21之2個選擇閘極線SG，而使該矽構件21導通，並將1個局部位元線LB連接於所選擇之全域位元線GB。另一方面，選擇1個字元線WL。由此，能夠選擇形成於所選擇之局部位元線LB與所選擇之字元線WL之間之1個記憶胞MC。而且，藉由對所選擇之全域位元線GB與所選擇之字元線WL之間施加特定之電壓，而使電阻變化膜36之電阻值變化，從而將資料記憶於記憶胞MC。 其次，對本實施形態之記憶裝置之製造方法進行說明。 於以下說明中，以積層體30之除端部30a以外之部分之形成方法為中心進行說明。 圖5A～圖14B係表示本實施形態之記憶裝置之製造方法之圖。 圖5A係俯視圖，圖5B係其剖視圖。關於圖6A～圖14B亦相同。 首先，如圖2及圖3所示，準備矽基板10。其次，利用通常之方法，於矽基板10上形成層間絕緣膜20，並且於矽基板10之上層部分內及層間絕緣膜20內形成電路12。其次，形成於Y方向上延伸之複數個全域位元線GB，且形成配線層19。其次，於配線層19上形成於Z方向上延伸且下端21a連接於全域位元線GB、呈錯位狀排列之矽構件21，且於矽構件21之朝向Y方向之側面上形成閘極絕緣膜22，於閘極絕緣膜22之側面上形成於X方向上延伸之選擇閘極線SG，以覆蓋選擇閘極線SG之方式進而形成層間絕緣膜20，由此形成配線層25。以此方式製作中間構造體26。 其次，如圖5A及圖5B所示，使矽氧化物沈積而於中間構造體26上形成阻擋膜27。其次，使鈦氧化物或鋁氧化物等金屬氧化物沈積而形成擋止膜28。其次，將包含矽氮化物(SiN)之氮化矽膜51、及包含矽氧化物(SiO)之配線間絕緣膜33交替地積層，由此形成積層體30。此時，最上層之配線間絕緣膜33之厚度厚於其他配線間絕緣膜33。 其次，如圖2所示，將積層體30之X方向之端部30a加工成階梯狀，於每一氮化矽膜51形成階面T。其次，使矽氧化物沈積於整個面，實施CMP(Chemical Mechanical Polishing，化學機械拋光)等平坦化處理，由此於積層體30之周圍形成層間絕緣膜40。 其次，如圖6A及圖6B所示，將擋止膜28設為蝕刻終止層，實施例如RIE(Reactive Ion Etching，反應式離子蝕刻)法等各向異性蝕刻，由此於積層體30及層間絕緣膜40形成於X方向上延伸之複數個溝槽52。溝槽52形成於包含矽構件21之正上方區域之區域。溝槽52貫通積層體30，且下端進入擋止膜28之上部，但並不貫通擋止膜28。此外，該蝕刻係僅去除矽氧化物及矽氮化物之蝕刻，因此較為容易。例如能夠使用包含碳(C)或矽(Si)之掩膜進行蝕刻。 其次，如圖7A及圖7B所示，使矽氧化物沈積，實施CMP等平坦化處理，由此於溝槽52內埋入絕緣構件34。 其次，如圖8A及圖8B所示，將擋止膜28設為蝕刻終止層，實施例如RIE法等各向異性蝕刻，由此於積層體30中之矽構件21之正上方區域形成孔洞53。另一方面，於積層體30之端部30a及層間絕緣膜40形成孔洞54(參照圖1)。使孔洞54之直徑大於孔洞53之直徑。孔洞54將絕緣構件34分斷，但不位於矽構件21之正上方區域。 孔洞53及54貫通積層體30而到達擋止膜28，但不貫通擋止膜28。因此，孔洞53之底面及孔洞54之底面位於擋止膜28內。另外，孔洞53及54之直徑大於絕緣構件34之Y方向上之長度。由此，孔洞53及54將絕緣構件34於X方向上分斷，並且於絕緣構件34之Y方向兩側，將氮化矽膜51及配線間絕緣膜33之一部分去除。其結果，於孔洞53及54之內表面，氮化矽膜51及配線間絕緣膜33露出。 其次，如圖9A及圖9B所示，經由孔洞53及孔洞54而實施各向同性蝕刻。例如實施使用熱磷酸(Hot-H3 PO4 )作為蝕刻劑之濕式蝕刻。或，亦可實施CDE(Chemical Dry Etching，化學乾式蝕刻)。由此，去除氮化矽膜51(參照圖8B)之一部分而形成空間56。此時，包含矽氧化物之絕緣構件34未被去除，而作為支撐積層體30之柱發揮功能。由此，能夠避免積層體30之倒塌。 另外，此時，以孔洞53及孔洞54為中心將氮化矽膜51去除，因此有如下情況，即，於孔洞53間、孔洞54間、孔洞53與孔洞54之間，氮化矽膜51被完全去除，但於積層體30之周邊部，氮化矽膜51之一部分殘留。於該情況下，如圖1所示，從Z方向觀察，空間56之內表面之一部分成為以配置於最外周之孔洞53為中心之圓弧狀、及以配置於最外周之孔洞54為中心之圓弧狀。此外，氮化矽膜51亦可被完全去除。 其次，如圖10A及圖10B所示，例如利用CVD(Chemical Vapor Deposition，化學氣相沈積)法使鈦氮化物(TiN)等導電材料沈積而形成導電層57。導電層57亦經由孔洞53及孔洞54進入至空間56內。此時，導電層57以空間56之上表面、下表面及深處面為起點而沈積，於空間56與孔洞53之邊界附近、及空間56與孔洞54之邊界附近，形成朝向空間56之深處凹入之接縫。此外，於圖10A及圖10B中未描繪出接縫。 其次，如圖11A及圖11B所示，藉由實施RIE法或CDE法等乾式蝕刻或濕式蝕刻，而使導電層57凹陷，將導電層57中之形成於孔洞53內及孔洞54內之部分去除。由此，導電層57殘留於空間56內而成為字元線WL。此時，如圖4所示，形成於導電層57之接縫作為字元線WL之接縫WLb殘留。另外，如圖1所示，空間56之圓弧狀之內表面成為氮化矽膜51與字元線WL之界面39。 其次，如圖12A及圖12B所示，使例如鉿氧化物(例如HfO2 )等金屬氧化物沈積於整個面形成電阻變化膜36。電阻變化膜36亦形成於孔洞53之內表面上及孔洞54之內表面上。此時，如圖4所示，於電阻變化膜36之覆蓋字元線WL之接縫WLb之部分形成接縫36b。另外，於孔洞53及54之底面，擋止膜28之上部被去除，因此電阻變化膜36之下端36a配置於擋止膜28內。 其次，如圖13A及圖13B所示，藉由實施RIE等各向異性蝕刻而從孔洞53及孔洞54之底面去除電阻變化膜36，去除擋止膜28之剩餘部分，且去除阻擋膜27。由此，擋止膜28及阻擋膜27被貫通，矽構件21露出於孔洞53之底面。另外，此時，電阻變化膜36亦被從積層體30之上表面去除。其結果，電阻變化膜36呈筒狀殘留於孔洞53及孔洞54之內側面上。 其次，如圖14A及圖14B所示，使矽沈積，實施CMP等平坦化處理，於孔洞53內形成包含多晶矽之局部位元線LB，並且於孔洞54內形成支柱37(參照圖1)。局部位元線LB之下端與矽構件21之上端21b接觸連接。 其次，如圖1～圖3所示，於層間絕緣膜40之階面T之正上方區域形成接點41，並使其連接於字元線WL。其次，於層間絕緣膜40上形成上層絕緣膜42及上層配線43。以這種方式製造本實施形態之記憶裝置1。 其次，對本實施形態之效果進行說明。 根據本實施形態，於圖5A及圖5B所示之步驟中，將氮化矽膜51與配線間絕緣膜33交替地積層而形成積層體30，於圖6A及圖6B所示之步驟中，於積層體30形成溝槽52，由此將積層體30分斷成字元線WL之形狀，於圖7A及圖7B所示之步驟中，於溝槽52內埋入絕緣構件34，於圖8A及圖8B所示之步驟中，於包含絕緣構件34之積層體30形成孔洞53等，於圖9A及圖9B所示之步驟中，經由孔洞53等去除氮化矽膜51而形成空間56，於圖10A～圖11B所示之步驟中，於空間56內埋入字元線WL。這樣，根據本實施形態，能夠藉由替換(replace)法形成多層字元線WL。 其結果，只要對使包含矽氮化物之氮化矽膜51及包含矽氧化物之配線間絕緣膜33積層而得之ONON積層體進行用來實現字元線WL之形狀之蝕刻便可，因此更容易對鈦氮化物等之包含金屬元素之積層體進行蝕刻。由此，即便為提高記憶胞MC之積體度而使字元線WL之積層數增加，亦能夠抑制蝕刻變難。 另外，於本實施形態中，於圖12A～圖13B所示之步驟中，於孔洞53之內側面上形成電阻變化膜36，於圖14A及圖14B所示之步驟中，於孔洞53內形成局部位元線LB。因此，能夠自動對準地形成電阻變化膜36及局部位元線LB。 以這種方式，根據本實施形態，能夠容易地製造積層數多之積層型記憶裝置。 此外，於本實施形態中，表示使用鈦氮化物(TiN)作為字元線WL之材料之例子，但並不限定於此，字元線WL之材料亦可為例如鎢(W)、銅(Cu)、鈷(Co)、鎳(Ni)、鉑(Pt)、金(Au)、鋁(Al)或矽(Si)、或該些元素之化合物。 (第1實施形態之第1變化例) 其次，對第1實施形態之第1變化例進行說明。 圖15係表示本變化例之記憶裝置之剖視圖。 圖15係表示相當於圖3之區域C之區域。 如圖15所示，於本變化例之記憶裝置1a中，於矽構件21之上端21b設置著導電層21c。導電層21c例如由鈦氮化物(TiN)形成。由此，能夠經由導電層21c將包含多晶矽之矽構件21之本體部與包含多晶矽之局部位元線LB以低電阻連接。其結果，能夠減小全域位元線GB與電阻變化膜36之間之配線電阻，而能夠使記憶胞MC更精度良好地驅動。 本變化例中之上述以外之構成、動作、製造方法及效果與上述第1實施形態相同。 (第1實施形態之第2變化例) 其次，對第1實施形態之第2變化例進行說明。 圖16係表示本變化例之記憶裝置之俯視圖。 如圖16所示，於本變化例之記憶裝置1b中，從Z方向觀察，矽構件21(參照圖3)及局部位元線LB沿著X方向及Y方向呈矩陣狀排列。 本變化例中之上述以外之構成、動作、製造方法及效果與上述第1實施形態相同。 (第1實施形態之第3變化例) 其次，對第1實施形態之第3變化例進行說明。 圖17係表示本變化例之記憶裝置之俯視圖。 如圖17所示，於本變化例之記憶裝置1c中，與第1實施形態之記憶裝置1(參照圖1)相比，Y方向上之絕緣構件34及字元線WL之寬度窄，排列週期短。另外，從Z方向觀察，矽構件21(參照圖3)及局部位元線LB呈與第1實施形態不同之錯位狀排列。於記憶裝置1c中，當將相互近接之3個局部位元線LB之中心連結時成為大致正三角形。 本變化例中之上述以外之構成、動作、製造方法及效果與上述第1實施形態相同。 (第1實施形態之第4變化例) 其次，對第1實施形態之第4變化例進行說明。 圖18係表示本變化例之記憶裝置之俯視圖。 如圖18所示，本變化例之記憶裝置1d與上述第3變化例之記憶裝置1c(參照圖17)相比不同點在於，局部位元線LB之Y方向上之長度短於X方向上之長度。從Z方向觀察，局部位元線LB之形狀例如為橢圓形或長圓形。由此，即便使字元線WL之排列週期變短，亦能夠更有效地抑制於Y方向上相鄰之局部位元線LB彼此干涉。 本變化例中之上述以外之構成、動作、製造方法及效果與上述第3變化例相同。 (第1實施形態之第5變化例) 其次，對第1實施形態之第5變化例進行說明。 圖19係表示本變化例之記憶裝置之俯視圖。 如圖19所示，本變化例之記憶裝置1e與上述第2變化例之記憶裝置1b(參照圖17)相比，不同點在於局部位元線LB之形狀為四稜柱形。局部位元線LB之Y方向上之長度與絕緣構件34之Y方向上之長度大致相同。 其次，對本變化例之記憶裝置之製造方法進行說明。 圖20係表示本變化例之記憶裝置之製造方法之俯視圖。 首先，實施圖5A～圖7B所示之步驟。此時，利用與配線間絕緣膜33及氮化矽膜51不同之絕緣材料、例如包含雜質之矽氧化物形成絕緣構件34。 其次，如圖20所示，於積層體30上形成於X方向上延伸之抗蝕圖案62，將積層體30之最上層之配線間絕緣膜33及抗蝕圖案62設為掩膜而實施RIE法等各向異性蝕刻。該各向異性蝕刻之條件係使絕緣構件34之蝕刻速度高於配線間絕緣膜33之蝕刻速度。由此，將絕緣構件34中之未被抗蝕圖案62覆蓋之部分去除，形成四稜柱形之孔洞63。 之後，實施圖9A～圖14B所示之步驟。由此，製造本變化例之記憶裝置。 根據本變化例，即便使字元線WL之排列週期變短，亦能夠更有效地抑制於Y方向上相鄰之局部位元線LB彼此干涉。另外，能夠自動對準地形成孔洞63，因此孔洞63之形狀精度高，另外，容易形成孔洞63。 本變化例中之上述以外之構成、動作、製造方法及效果與上述第2變化例相同。 (第1實施形態之第6變化例) 其次，對第1實施形態之第6變化例進行說明。 圖21係表示本變化例之記憶裝置之俯視圖。 如圖21所示，本變化例之記憶裝置1f與上述第5變化例之記憶裝置1e(參照圖19)相比不同點在於，從Z方向觀察，局部位元線LB之朝向X方向之面彎曲成凸狀。能夠藉由使蝕刻條件不同於第5變化例而實現記憶裝置1f。 本變化例中之上述以外之構成、動作、製造方法及效果與上述第5變化例相同。 (第1實施形態之第7變化例) 其次，對第1實施形態之第7變化例進行說明。 圖22係表示本變化例之記憶裝置之俯視圖。 如圖22所示，本變化例之記憶裝置1g與上述第5變化例之記憶裝置1e(參照圖19)相比不同點在於，從Z方向觀察，局部位元線LB之朝向X方向之面彎曲成凸狀。能夠藉由使蝕刻條件不同於第5變化例而實現記憶裝置1g。 本變化例中之上述以外之構成、動作、製造方法及效果與上述第5變化例相同。 (第2實施形態) 其次，對第2實施形態進行說明。 圖23係表示本實施形態之記憶裝置之剖視圖。 圖23係表示相當於上述第1實施形態之圖3之剖面。 如圖23所示，於本實施形態之記憶裝置2中，未設置矽構件21(參照圖3)，局部位元線LB由多晶矽等半導體材料形成，局部位元線LB之下部擔負矽構件21之功能。另外，未設置閘極絕緣膜22(參照圖3)，電阻變化膜36之下部擔負閘極絕緣膜22之功能。進而，從Z方向觀察，選擇閘極線SG之形狀與字元線WL之形狀相同，選擇閘極線SG之材料與字元線WL之材料相同，例如為鈦氮化物(TiN)。由此，利用局部位元線LB之下部、電阻變化膜36之下部及選擇閘極線SG形成薄膜電晶體(TFT)。電阻變化膜36之下端36a配置於全域位元線GB內。 其次，對本實施形態之記憶裝置之製造方法進行說明。 於以下說明中，以積層體之除端部以外之部分之形成方法為中心進行說明。 圖24A～圖32B係表示本實施形態之記憶裝置之製造方法之圖。 圖24A係俯視圖，圖24B係其剖視圖。關於圖25A～圖32B亦相同。 首先，如圖23所示，於矽基板10上形成層間絕緣膜20，並且於矽基板10之上層部分內及層間絕緣膜20內形成電路12。其次，形成於Y方向上延伸之複數個全域位元線GB，形成配線層19。 其次，如圖24A及圖24B所示，使矽氧化物沈積於配線層19上形成阻擋膜27。其次，將包含矽氮化物(SiN)之氮化矽膜51及包含矽氧化物(SiO)之配線間絕緣膜33交替地積層，由此形成積層體70。此時，最下層之配線間絕緣膜33、即配置於最下層之氮化矽膜51與從下算起第2層之氮化矽膜51之間之配線間絕緣膜33、及最上層之配線間絕緣膜33之厚度厚於其他配線間絕緣膜33。 其次，與上述第1實施形態同樣地，將積層體70之X方向之端部加工成階梯狀，於每一氮化矽膜51形成階面T。其次，於積層體70之周圍形成層間絕緣膜40(參照圖2)。 其次，如圖25A及圖25B所示，實施例如RIE法等各向異性蝕刻，由此於積層體70形成於X方向上延伸之複數個溝槽72。溝槽72貫通積層體70及阻擋膜27，下端進入至配線層19之上部，但不貫通配線層19。 其次，如圖26A及圖26B所示，使矽氧化物沈積，實施CMP等平坦化處理，由此於溝槽72內埋入絕緣構件34。 其次，如圖27A及圖27B所示，將全域位元線GB設為蝕刻終止層，實施例如RIE法等各向異性蝕刻，由此於積層體70中之全域位元線GB之正上方區域之一部分形成複數個孔洞73。孔洞73貫通積層體70及阻擋膜27，並到達全域位元線GB，但不貫通全域位元線GB。另外，於孔洞73之內表面，氮化矽膜51及配線間絕緣膜33露出。從Z方向觀察，孔洞73例如呈錯位狀排列。此外，與上述第1實施形態之孔洞54(參照圖1)同樣地，亦於積層體70之端部形成孔洞，並於之後之步驟中加以利用，但本實施形態中省略說明。 其次，如圖28A及圖28B所示，經由孔洞73而實施濕式蝕刻等各向同性蝕刻。由此，將氮化矽膜51(參照圖27B)之一部分去除而形成空間76。此時，與上述第1實施形態同樣地，以孔洞73為中心將氮化矽膜51去除，因此空間76之內表面之一部分成為以配置於最外周之孔洞73為中心之圓弧狀。此外，氮化矽膜51亦可被完全去除。 其次，如圖29A及圖29B所示，使例如鈦氮化物(TiN)等導電材料沈積於整個面而形成導電層57。導電層57亦經由孔洞73而進入空間76內。此時，於空間76與孔洞73之邊界附近，形成朝向空間76之深處凹入之接縫。此外，於圖29A及圖29B中，未描繪出接縫。 其次，如圖30A及圖30B所示，使導電層57凹陷，將導電層57之形成於孔洞73內之部分去除。其結果，導電層57殘留於空間76內。由此，殘留於最下段之空間76內之導電層57成為選擇閘極線SG，殘留於除其以外之空間76內之導電層57成為字元線WL。此時，形成於導電層57之接縫作為選擇閘極線SG之接縫及字元線WL之接縫而殘留。另外，空間56之圓弧狀之內表面成為氮化矽膜51與選擇閘極線SG之界面、及氮化矽膜51與字元線WL之界面39(參照圖1)。 其次，如圖31A及圖31B所示，使例如鉿氧化物等金屬氧化物沈積於整個面而形成電阻變化膜36。電阻變化膜36亦形成於孔洞73之內表面上。此時，於電阻變化膜36中之覆蓋選擇閘極線SG之接縫及字元線WL之接縫之部分形成接縫36b(參照圖4)。另外，電阻變化膜36之下端36a配置於全域位元線GB內。 其次，如圖32A及圖32B所示，藉由實施RIE法等各向異性蝕刻而從孔洞73之底面去除電阻變化膜36。由此，於孔洞73之底面，全域位元線GB露出。另外，此時，亦從積層體70之上表面將電阻變化膜36去除。其結果，電阻變化膜36呈筒狀殘留於孔洞73之內側面上。 其次，使作為半導體材料之矽沈積，實施CMP等平坦化處理，由此於孔洞53內形成包含多晶矽之局部位元線LB。局部位元線LB之下端與全域位元線GB接觸、連接。 之後之步驟與上述第1實施形態相同。由此，製造本實施形態之記憶裝置2。 其次，對本實施形態之效果進行說明。 根據本實施形態，使局部位元線LB之下部擔負矽構件21(參照圖3)之功能，使電阻變化膜36之下部擔負閘極絕緣膜22(參照圖3)之功能，以與字元線WL相同之步驟形成選擇閘極線SG，由此能夠以與記憶胞MC(參照圖4)相同之步驟形成用來選擇局部位元線LB之電晶體。因此，本實施形態與上述第1實施形態相比，記憶裝置之製造所需之步驟數更少。因此，記憶裝置2之製造成本低，容易製造。 本實施形態中之上述以外之構成、動作、製造方法及效果與上述第1實施形態相同。 根據以上所說明之實施形態，能夠實現容易製造之記憶裝置及其製造方法。 對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並非意圖限定發明之範圍。該等新穎之實施形態能夠藉由其他各種方式實施，且能夠於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態及其變形包含於發明之範圍及主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請案] 本申請案享有以美國臨時專利申請案62/384,320號(申請日：2016年9月7日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1‧‧‧記憶裝置
1b‧‧‧記憶裝置
1c‧‧‧記憶裝置
1d‧‧‧記憶裝置
1e‧‧‧記憶裝置
1f‧‧‧記憶裝置
1g‧‧‧記憶裝置
2‧‧‧記憶裝置
10‧‧‧矽基板
10a‧‧‧上表面
12‧‧‧電路
13‧‧‧CMOS電晶體
14‧‧‧接點
15‧‧‧配線
19‧‧‧配線層
20‧‧‧層間絕緣膜
21‧‧‧矽構件
21a‧‧‧下端
21b‧‧‧上端
21c‧‧‧導電層
25‧‧‧配線層
26‧‧‧中間構造體
27‧‧‧阻擋膜
28‧‧‧擋止膜
28a‧‧‧端部
30‧‧‧積層體
30a‧‧‧端部
31‧‧‧字元線構造體
32‧‧‧位元線構造體
33‧‧‧配線間絕緣膜
34‧‧‧絕緣構件
36‧‧‧電阻變化膜
36a‧‧‧下端
36b‧‧‧接縫
37‧‧‧支柱
39‧‧‧界面
40‧‧‧層間絕緣膜
41‧‧‧接點
42‧‧‧上層絕緣膜
43‧‧‧上層配線
51‧‧‧氮化矽膜
52‧‧‧溝槽
53‧‧‧孔洞
54‧‧‧孔洞
57‧‧‧導電層
62‧‧‧抗蝕圖案
63‧‧‧孔洞
70‧‧‧積層體
72‧‧‧溝槽
73‧‧‧孔洞
76‧‧‧空間
A-A'‧‧‧線
B-B'‧‧‧線
C‧‧‧區域
GB‧‧‧全域位元線
LB‧‧‧局部位元線
MC‧‧‧記憶胞
SG‧‧‧選擇閘極線
T‧‧‧階面
WL‧‧‧字元線
WLb‧‧‧接縫
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向
圖1係表示第1實施形態之記憶裝置之剖視圖。 圖2係沿著圖1所示之A-A'線之剖視圖。 圖3係沿著圖1所示之B-B'線之剖視圖。 圖4係表示圖3之區域C之局部放大剖視圖。 圖5A～圖14B係表示第1實施形態之記憶裝置之製造方法之圖。 圖15係表示第1實施形態之第1變化例之記憶裝置之剖視圖。 圖16係表示第1實施形態之第2變化例之記憶裝置之剖視圖。 圖17係表示第1實施形態之第3變化例之記憶裝置之剖視圖。 圖18係表示第1實施形態之第4變化例之記憶裝置之剖視圖。 圖19係表示第1實施形態之第5變化例之記憶裝置之剖視圖。 圖20係表示第1實施形態之第5變化例之記憶裝置之製造方法之俯視圖。 圖21係表示第1實施形態之第6變化例之記憶裝置之剖視圖。 圖22係表示第1實施形態之第7變化例之記憶裝置之剖視圖。 圖23係表示第2實施形態之記憶裝置之剖視圖。 圖24A～圖32B係表示第2實施形態之記憶裝置之製造方法之圖。

Claims (20)

  1. 一種記憶裝置，其具備： 第1配線，其於第1方向上延伸； 複數個半導體構件，其等於與上述第1方向交叉之第2方向上延伸，且上述半導體構件之第1端連接於上述第1配線； 第2配線，其設置於上述複數個半導體構件間，於與上述第1方向及上述第2方向交叉之第3方向上延伸； 第1絕緣膜，其設置於上述複數個半導體構件中之一者與上述第2配線之間； 複數個第3配線，其等於上述第2方向上延伸，且上述複數個第3配線中之一者連接於上述複數個半導體構件中之一者之第2端； 複數個第4配線，其等設置於上述複數個第3配線間，於上述第3方向上延伸，且沿著上述第2方向排列； 電阻變化膜，其設置於上述複數個第3配線中之一者與上述複數個第4配線之間；及 第1膜，其設置於上述第2配線與上述第4配線之間，且介於上述半導體構件與上述電阻變化膜之間，不介於相互連接之上述半導體構件與上述第3配線之間。
  2. 如請求項1之記憶裝置，其中上述電阻變化膜之上述半導體構件側之端部配置於上述第1膜中。
  3. 如請求項1之記憶裝置，其中上述半導體構件具有設置於上述第2端且包含金屬之導電層。
  4. 如請求項1之記憶裝置，其更具備： 複數個第2膜，其等從上述複數個第4配線觀察，設置於上述複數個第3配線之相反側；及 第2絕緣膜，其設置於上述複數個第4配線間及上述複數個第2膜間，且其組成與上述第2膜之組成不同；且 上述第4配線與上述第2膜之界面之一部分之形狀係以上述第3配線為中心之圓弧狀。
  5. 如請求項1之記憶裝置，其更具備： 複數個第2膜，其等從上述複數個第4配線觀察，設置於上述複數個第3配線之相反側；及 第2絕緣膜，其設置於上述複數個第4配線間及上述複數個第2膜間，且其組成與上述第2膜之組成不同；且 上述複數個第3配線亦排列於上述第3方向， 上述第4配線與上述第2膜之界面之上述第1方向上之位置係沿著上述第3方向，以與上述第3方向上之上述複數個第3配線之排列週期相同之週期變動。
  6. 如請求項1之記憶裝置，其中於上述電阻變化膜之上述第3配線側之面，形成有以遠離上述第3配線之方式凹入之接縫。
  7. 如請求項1之記憶裝置，其中於上述第4配線之上述第3配線側之面，形成有以遠離上述第3配線之方式凹入之接縫。
  8. 如請求項1之記憶裝置，其更具備： 半導體基板；及 第2絕緣膜，其配置於上述半導體基板與上述第1配線之間； 於上述半導體基板之上述第2絕緣膜側之部分及上述第2絕緣膜內形成有電路。
  9. 一種記憶裝置，其具備： 第1配線，其於第1方向上延伸； 複數個第2配線，其等連接於上述第1配線，於與上述第1方向交叉之第2方向上延伸，且包含半導體材料； 複數個第3配線，其等設置於上述複數個第2配線間，於與上述第1方向及上述第2方向交叉之第3方向上延伸，且沿著上述第2方向排列；及 電阻變化膜，其設置於上述複數個第2配線中之一者與上述複數個第3配線之間，且第1端配置於上述第1配線內。
  10. 如請求項9之記憶裝置，其中由上述第2配線、上述電阻變化膜及最下層之上述第3配線形成電晶體。
  11. 如請求項9之記憶裝置，其更具備： 複數個第1膜，其等從上述複數個第3配線觀察，設置於上述複數個第2配線之相反側；及 第1絕緣膜，其設置於上述複數個第3配線間及上述複數個第1膜間，且其組成與上述第1膜之組成不同；且 上述第3配線與上述第1膜之界面之一部分之形狀係以上述第2配線為中心之圓弧狀。
  12. 如請求項9之記憶裝置，其更具備： 複數個第1膜，其等從上述複數個第3配線觀察，設置於上述複數個第2配線之相反側；及 第1絕緣膜，其設置於上述複數個第3配線間及上述複數個第1膜間，且其組成與上述第1膜之組成不同；且 上述複數個第2配線亦排列於上述第3方向， 上述第3配線與上述第1膜之界面之上述第1方向上之位置係沿著上述第3方向，以與上述第3方向上之上述複數個第2配線之排列週期相同之週期變動。
  13. 如請求項9之記憶裝置，其中於上述電阻變化膜之上述第2配線側之面，形成有以遠離上述第2配線之方式凹入之接縫。
  14. 如請求項9之記憶裝置，其中於上述第3配線之上述第2配線側之面，形成有以遠離上述第2配線之方式凹入之接縫。
  15. 一種記憶裝置之製造方法，其具備如下步驟： 於中間構造體上形成第1膜，上述中間構造體包含：第1配線，其於第1方向上延伸；複數個半導體構件，其等設置於上述第1配線上，於與上述第1方向交叉之第2方向上延伸，且第1端連接於上述第1配線；第1絕緣膜，其設置於上述複數個半導體構件之一側面上；及第2配線，其設置於上述第1絕緣膜之側面上，於與上述第1方向及上述第2方向交叉之第3方向上延伸； 藉由使複數個第2絕緣膜與複數個第2膜交替地積層於上述第1膜上而形成積層體，且上述第2膜之組成與上述第2絕緣膜之組成不同； 於上述積層體中之包含上述半導體構件之正上方區域之部分，形成於上述第3方向上延伸之複數個溝槽； 於上述溝槽內埋入絕緣構件； 於上述積層體中之上述半導體構件之正上方區域，形成將上述絕緣構件分斷而到達至上述第1膜之孔洞； 經由上述孔洞去除上述第2膜之至少一部分； 經由上述孔洞，於去除上述第2膜後之空間內埋入第3配線； 於上述孔洞之內表面上形成電阻變化膜； 去除上述電阻變化膜中之配置於上述孔洞之底面上之部分、及上述第1膜中之配置於上述孔洞之正下方區域之部分；及 於上述孔洞內形成第4配線，將上述第4配線連接於上述半導體構件之第2端。
  16. 如請求項15之記憶裝置之製造方法，其中埋入上述第3配線之步驟具有如下步驟： 使導電層沈積；及 將上述導電層從上述孔洞內去除，並且使其殘留於上述空間內。
  17. 如請求項15之記憶裝置之製造方法，其中去除上述第2膜之至少一部分之步驟具有對上述第2膜實施濕式蝕刻之步驟。
  18. 如請求項15之記憶裝置之製造方法，其中於形成上述孔洞之步驟中，將上述孔洞之底面配置於上述第1膜內。
  19. 一種記憶裝置之製造方法，其具備如下步驟： 藉由使複數個第1絕緣膜與複數個第1膜交替地積層於包含於第1方向上延伸之第1配線之第1配線層上而形成積層體，且上述第1膜之組成與上述第1絕緣膜之組成不同； 於上述積層體形成於與上述第1方向交叉之第2方向上延伸之複數個溝槽； 於上述溝槽內埋入絕緣構件； 於上述積層體中之上述第1配線之正上方區域之一部分，形成將上述絕緣構件分斷而到達至上述第1配線層之孔洞； 經由上述孔洞，去除上述第1膜之至少一部分； 經由上述孔洞，於去除上述第1膜後之空間內埋入第2配線； 於上述孔洞之內表面上形成電阻變化膜； 去除上述電阻變化膜中之配置於上述孔洞之底面上之部分；及 藉由於上述孔洞內埋入半導體材料而形成第3配線，且將上述第3配線連接於上述第1配線。
  20. 如請求項19之記憶裝置之製造方法，其中於形成上述積層體之步驟中，使配置於最下層之上述第1膜與從下算起第2層之上述第1膜之間之上述第1絕緣膜厚於其他上述第1絕緣膜。
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