JP5896503B2 - 送信装置、受信装置および送受信システム - Google Patents

Description

本発明は、送信装置、受信装置および送受信システムに関するものである。

送信装置から受信装置へクロックおよびデータを伝送する送受信システムにおいて、クロックに因り生じるＥＭＩ（electro magnetic interference）ノイズの低減を図る技術として、スペクトラム拡散（ＳＳ：spread spectrum）によるクロック生成技術が知られている。このＳＳ技術は、送信装置から受信装置へ伝送されるクロックの周波数を時間的に変調することで、クロックの周波数スペクトラムの帯域幅を拡げるとともに、その周波数スペクトラムのピーク強度を小さくして、これにより、ＥＭＩノイズの低減を図るものである。

このようなＳＳ技術を採用する送信装置は、周波数が時間的に変調されたクロックを生成する為のスペクトラム拡散クロックジェネレータ（ＳＳＣＧ：spread spectrum clock generator）を備える必要がある。特許文献１〜１１にはＳＳ技術やＳＳＣＧについての発明が開示されている。

特開２００９−０８９４０７号公報 特開２００８−０２２３４５号公報 特開２００７−２０８７０５号公報 特開２００７−１５８４６６号公報 特開２００７−００６１２１号公報 特開２００６−２１７５３９号公報 特開２００５−０２００８３号公報 特開２００４−３２８２８０号公報 特開２００４−２０８１９３号公報 特開２００４−２０８０３７号公報 特開２００４−２０７８４６号公報

従来のＳＳ技術を採用し従来のＳＳＣＧを備える送信装置は、回路規模が大きく、半導体集積回路により構成される場合には半導体チップ面積が大きい。

本発明は、上記問題点を解消する為になされたものであり、回路規模の増大を抑制しつつＥＭＩノイズの低減を図ることができる送信装置を提供することを目的とする。また、本発明は、このような送信装置から送出されたクロックおよびデータを受信するのに好適な受信装置、ならびに、このような送信装置および受信装置を備えていて低ノイズでデータを送受信することができる送受信システムを提供することをも目的とする。

本発明の送信装置は、受信装置へ互いに同期して送出するクロックおよびデータを送信する送信装置であって、間欠的に位相シフトを与えられたクロックを生成して送出するクロック送信部と、クロック送信部により送出されるクロックに同期してデータを送出するデータ送信部と、を備えることを特徴とする。さらに、クロック送信部は、データ送信部から送出されるデータのうち、欠落を許容できるタイミングを示す特定データの送出のタイミングで、クロックに位相シフトを与えて送出することを特徴とする。

クロック送信部は、多相クロックのうちから選択するクロックを切り替えることで、位相シフトを与えられたクロックを生成して送出してもよい。

本発明の送信装置では、データ送信部は、特定データとしてブランキングインジケート信号を送出し、クロック送信部は、データ送信部がブランキングインジケート信号を送出するタイミングでクロックに位相シフトを与えるのが好適である。
本発明の送信装置では、データ送信部は、クロック送信部から送出されるクロックに位相シフトが与えられるのに先立って当該位相シフトタイミングを告知する位相シフト告知コマンドを送出し、位相シフト告知コマンドに続いて特定データとしてダミーデータを送出し、クロック送信部は、データ送信部がダミーデータを送出するタイミングでクロックに位相シフトを与えるのが好適である。

本発明の受信装置は、送信装置から互いに同期して送出されるクロックおよびデータを受信する受信装置であって、(1) クロックを受信するクロック受信部と、(2) クロック受信部により受信されるクロックに同期してデータをサンプリングして受信するデータ受信部と、(3) データ受信部により受信されたデータが、クロック受信部により受信されるクロックおよびデータ受信部により受信されるデータそれぞれにおいて位相シフトが生じるタイミングを告知する位相シフト告知コマンドであるときに、その位相シフト告知コマンドの受信およびこれに続くデータ受信部によるデータ受信を無効とするデータ処理部と、を備えることを特徴とする。

本発明の送受信システムは、(1) 上記の本発明の送信装置と受信装置とを備え、(2) 受信装置のクロック受信部が、送信装置のクロック送信部により送出されたクロックを受信し、(3) 受信装置のデータ受信部が、送信装置のデータ送信部により送出されたデータを受信し、(4) 受信装置のデータ処理部が、送信装置のデータ送信部により送出されて受信装置のデータ受信部により受信されたデータが位相シフト告知コマンドであるときに、その位相シフト告知コマンドの受信およびこれに続くデータ受信部によるデータ受信を無効とすることを特徴とする。

本発明によれば、回路規模の増大を抑制しつつＥＭＩノイズの低減を図ることができる。

比較例の送信装置１０の構成を示す図である。 比較例の送信装置１０から出力されるクロックclock2の周波数の時間的変化を示す図である。 比較例の送信装置１０から出力されるクロックclock2の周波数スペクトラムを示す図である。 比較例の送信装置１０から出力されるクロックclock2の位相の時間的変化を示す図である。 第１実施形態の送信装置１０Ａの構成を示す図である。 第１実施形態の送信装置１０Ａにおけるクロックclock1，clock2およびclock3等のタイミングチャートである。 第１実施形態の送信装置１０Ａから出力されるデータおよびクロックのタイミングチャートである。 第１実施形態の送信装置１０Ａから出力されるクロックの周波数スペクトラムの一例を示す図である。 第１実施形態の送信装置１０Ａから出力されるクロックの周波数スペクトラムの他の一例を示す図である。 ＳＳ印加しない場合のクロックの波形および周波数スペクトラムを示す図である。 第１実施形態において１０パルス毎にπだけ位相シフトした場合のクロックの波形および周波数スペクトラムを示す図である。 第１実施形態において９パルス毎および７パルス毎にπだけ位相シフトした場合のクロックの波形および周波数スペクトラムを示す図である。 第２実施形態の送信装置１０Ｂの構成を示す図である。 第３実施形態の送信装置１０Ｃの構成を示す図である。 第３実施形態の送信装置１０Ｃにおけるクロックclock1およびclock2等のタイミングチャートである。 送信装置から受信装置までのデータ用信号線およびクロック用信号線それぞれの長さの関係を説明する図である。 ＳＳ印加を行っていない場合の遅延時間差を説明する図である。 比較例のＳＳ印加を行う場合の遅延時間差を説明する図である。 第４実施形態の送信装置１０Ｄの構成を示す図である。 第４実施形態の送信装置１０Ｄにおける各データのタイミングチャートである。 第４実施形態の受信装置３０の構成を示す図である。 第４実施形態の受信装置３０における各データのタイミングチャートである。 第４実施形態の送信装置１０Ｄおよび受信装置３０を備える送受信システムにおけるデータおよびクロックのタイミングチャートである。 第４実施形態の送受信システム１の構成例を示す図である。 第４実施形態の送受信システム１におけるデータおよびクロックのタイミングチャートである。

以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一または同等の要素には同一の符号を付し、重複する説明を省略する。また、初めに比較例について説明し、その後に本実施形態について説明する。

（比較例）

図１は、比較例の送信装置１０の構成を示す図である。比較例の送信装置１０は、送信データ生成部１１および出力バッファ部１２を備える。送信データ生成部１１は、受信装置へ送出すべきデータdata1およびクロックclock1を生成し、これらを出力バッファ部１２へ出力する。出力バッファ部１２は、データ送信部１３およびクロック送信部１４を含む。

データ送信部１３は、高速シリアルデータラインを介して受信装置と接続されている。データ送信部１３は、ＦＩＦＯ（first-in first-out）メモリを含み、送信データ生成部１１から出力されたデータdata1をＦＩＦＯメモリに入力して記憶し、また、ＦＩＦＯメモリに記憶されているデータおよび必要に応じて付加されるダミーデータをデータdata2として受信装置へ出力する。データ送信部１３のＦＩＦＯメモリがデータdata1を入力して記憶するタイミングは、送信データ生成部１１から出力されるクロックclock1により指示される。また、データ送信部１３のＦＩＦＯメモリがデータdata2を出力するタイミングは、クロック送信部１４から出力されるクロックclock2により指示される。

クロック送信部１４は、クロックラインを介して受信装置と接続されている。クロック送信部１４は、ＳＳＣＧを含み、送信データ生成部１１から出力されたクロックclock1を入力し、このクロックclock1に対して周波数を時間的に変調（ＳＳ印加）して生成したクロックclock2を出力する。クロック送信部１４から出力されるクロックclock2は、受信装置へ送られる他、データ送信部１３のＦＩＦＯメモリからのデータdata2の出力を指示する信号として用いられる。これにより、データ送信部１３は、クロック送信部１４により送出されるクロックclock2に同期してデータ data2を送出することができる。

図２は、比較例の送信装置１０から出力されるクロックclock2の周波数の時間的変化を示す図である。この図に示されるＳＳ印加の一例では、ＳＳ印加前のクロックclock1が一定周波数ｆ0であるのに対し、ＳＳ印加後のクロックclock2の周波数は三角波状に変調されている。クロックclock2の変調周波数をｆmod（変調周期を１／ｆmod）とし、クロックclock2の中心周波数をｆ0とし、また、クロックclock2の変調の振幅をΔｆとする。

図３は、比較例の送信装置１０から出力されるクロックclock2の周波数スペクトラムを示す図である。ＳＳ印加前のクロックclock1の周波数スペクトラムは周波数ｆ0に集中しているのに対して、図２に示されるようなＳＳ印加後のクロックclock2の周波数スペクトラムは、周波数ｆ0を中心とする幅２(Δｆ＋ｆmod)の帯域を有し、ピーク強度が低減されている。これにより、ＥＭＩノイズの低減を図ることができる。

図４は、比較例の送信装置１０から出力されるクロックclock2の位相の時間的変化を示す図である。ＳＳ印加後のクロックclock2の位相は、図２に示される周波数ｆ(t)を積分したものとなる。この図から判るように、周波数変調の振幅Δｆが僅かであっても、周波数の積分である位相は、ＳＳ印加無しの場合の位相ph0から大きく変動する。

ＳＳ印加後のクロックclock2の位相変動の振幅Δphは下記（１）式で表される。この式を用いて、例えば、中心周波数ｆ0を１ＧＨｚとし、変調周波数ｆmodを３０ｋＨｚとし、中心周波数ｆ0に対する変調振幅Δｆの割合を３％とすると、位相変動の振幅Δphは２５０・２π（rad）となる。すなわち、ＳＳ印加無しの場合と比較すると、ＳＳ印加後のクロックclock2の位相の変動は最大で±２５０周期分程度となる。

比較例の送信装置１０のクロック送信部１４は、図２に示されるようなＳＳ印加後のクロックclock2を生成して出力するためにＳＳＣＧを含む。ＳＳＣＧは、基本的にはＰＬＬ（phase lock loop）回路構成を有しており、このＰＬＬ回路により周波数変調されたクロックclock2を生成して出力する。しかし、このようなＰＬＬ回路を含むＳＳＣＧは、回路規模が大きく、ノイズに弱い。

また、比較例の送信装置１０のデータ送信部１３は、ＳＳ印加前のクロックclock1に同期してデータdata1を入力し、ＳＳ印加後のクロックclock2に同期してデータdata2を出力する。入力データdata1に対して出力データdata2は上記のΔphの位相差を有する。この位相差に因るデータ送受信誤りを防ぐ為に、送信装置１０はＦＩＦＯメモリを含む必要がある。ＳＳ印加後のクロックclock2の位相変動の振幅Δphが大きいほど、ＦＩＦＯメモリの容量も大きいことが必要である。したがって、このようなＦＩＦＯメモリも回路規模が大きい。

このように、比較例の送信装置１０は、回路規模が大きく、半導体集積回路により構成される場合には半導体チップ面積が大きい。これに対して、以下に説明する本実施形態の送信装置１０Ａ〜１０Ｄは、クロック送信部が間欠的に位相シフトを与えられたクロックを生成して送出することで、ＳＳＣＧを含む必要がないので、回路規模の増大を抑制しつつＥＭＩノイズの低減を図ることができる。

（第１実施形態）

図５は、第１実施形態の送信装置１０Ａの構成を示す図である。第１実施形態の送信装置１０Ａは、送信データ生成部１１および出力バッファ部１２Ａを備える。送信データ生成部１１は、受信装置へ送出すべきデータdata1およびクロックclock1を生成し、これらを出力バッファ部１２Ａへ出力する。出力バッファ部１２Ａは、データ送信部１３およびクロック送信部１４Ａを含む。

図１に示された比較例の送信装置１０の構成と比較すると、図５に示される第１実施形態の送信装置１０Ａは、出力バッファ部１２に替えて出力バッファ部１２Ａを備える点で相違し、また、クロック送信部１４に替えてクロック送信部１４Ａを備える点で相違する。クロック送信部１４Ａは、ＰＬＬ１５、カウンタ１６およびクロック反転部１７を含み、入力したクロックclock1に基づいて、間欠的に位相シフトを与えられたクロックclock2を生成し、このクロックclock2を送出することができる。このように、間欠的に位相シフトが与えられたクロックclock2は、その位相シフトの量がπ（１８０度）だとすると、間欠的に電圧振幅を反転させたクロックclock2と同じになる。

ＰＬＬ１５は、送信データ生成部１１から出力されたクロックclock1を入力し、この入力クロックclock1の周波数を一定値倍した周波数を有するクロックclock3を生成して、このクロックclock3を出力する。カウンタ１６は、ＰＬＬ１５から出力されたクロックclock3を入力し、このクロックclock3のパルスを計数して、一定パルス数毎に一定期間だけ有意値となるクロック反転制御信号を出力する。

クロック反転部１７は、ＰＬＬ１５から出力されたクロックclock3を入力するとともに、カウンタ１５から出力されたクロック反転制御信号を入力して、クロック反転制御信号が有意値となる度にクロックclock3の正相と逆相とを切り替えてクロックclock2として出力する。データ送信部１３は、クロック送信部１４Ａのクロック反転部１７から出力されるクロックclock2に同期してデータ data2を送出する。

図６は、第１実施形態の送信装置１０Ａにおけるクロックclock1，clock2およびclock3等のタイミングチャートである。この図には、上から順に、ＰＬＬ１５に入力されるクロックclock1、ＰＬＬ１５から出力されるクロックclock3、クロックclock3を反転した信号、カウンタ１５から出力されるクロック反転制御信号、および、クロック反転部１７から出力されるクロックclock2、が示されている。

同図では、ＰＬＬ１５から出力されるクロックclock3の周波数は、ＰＬＬ１５に入力されるクロックclock1の周波数を２１／２０倍となっている。すなわち、クロックclock3の２１パルスの期間は、クロックclock1の２０パルスの期間と等しい。クロックclock3のパルス＃２１のエッジは、クロックclock1のパルス＃２０のエッジと同じタイミングである。また、カウンタ１５から出力されるクロック反転制御信号は、クロックclock3の１０パルス毎に一定期間だけハイレベルとなる。そして、クロック反転部１７から出力されるクロックclock2は、クロック反転制御信号がハイレベルとなる度に（すなわち、クロックclock3の１０パルス毎に）、クロックclock3の正相と逆相とを切り替えたものとなり、位相がπだけシフトしたものとなる。

このような動作において、クロック反転部１７から出力されるクロックclock2において、ＰＬＬ１５から出力されるクロックclock3のパルス＃１１のエッジに相当するものが欠落する。したがって、クロックclock1の２０パルスの期間に、クロックclock3の２１パルスを発生させ、クロックclock2の２０パルスを発生させる。

図７は、第１実施形態の送信装置１０Ａから出力されるデータおよびクロックのタイミングチャートである。同図（ａ）では、クロックは位相シフトがない。同図（ｂ）では、クロックは間欠的にπだけ位相シフトする。何れの場合にも、送信装置１０Ａから出力されるデータおよびクロックを受信する受信装置においては、クロックのパルスのエッジでデータをサンプリングすればよい。

図８は、第１実施形態の送信装置１０Ａから出力されるクロックの周波数スペクトラムの一例を示す図である。クロックclock1の周波数スペクトラムは周波数ｆ0に集中しているのに対して、第１実施形態の送信装置１０Ａから出力されるクロックclock2の周波数スペクトラムは、周波数ｆ0成分が無くなり、ｆ0±ｆmod／２，ｆ0±ｆmod，ｆ0±３ｆmod／２，・・・にピークを有するものとなり、ピーク強度が低減されている。これにより、ＥＭＩノイズの低減を図ることができる。ｆmodは、クロックに位相シフトを与えるタイミングの周波数である。

なお、以上の説明では、送信装置１０Ａから出力されるクロックは一定パルス数毎に（すなわち、一定周波数ｆmodで）位相シフトが与えられた。しかし、送信装置１０Ａから出力されるクロックclock2は、Ｎ１パルス毎とＮ２パルス毎とに位相シフトが与えられてもよい。この場合には、ＰＬＬ１５の分周比は(Ｎ１＋Ｎ２＋１)／(Ｎ１＋Ｎ２)となり、カウンタ１６はクロックclock3のパルス数Ｎ１とＮ２を計数する度に一定期間だけ有意値となるクロック反転制御信号を出力すればよい。

図９は、第１実施形態の送信装置１０Ａから出力されるクロックの周波数スペクトラムの他の一例を示す図である。ｆmodや位相シフト量を変化させることで、更にスペクトラムのピーク強度が低減され、ＥＭＩノイズの更なる低減を図ることができる。

図１０〜図１２を用いて、クロックの周波数スペクトラムのシミュレーション計算結果について説明する。図１０は、ＳＳ印加しない場合のクロックの波形および周波数スペクトラムを示す図であり、同図（ａ）はクロック波形を示し、同図（ｂ）は周波数スペクトラムを示す。図１１は、第１実施形態において１０パルス毎にπだけ位相シフトした場合のクロックの波形および周波数スペクトラムを示す図であり、同図（ａ）はクロック波形を示し、同図（ｂ）は周波数スペクトラムを示す。図１２は、第１実施形態において９パルス毎および７パルス毎にπだけ位相シフトした場合のクロックの波形および周波数スペクトラムを示す図であり、同図（ａ）は９パルス毎に位相シフトしたクロック波形を示し、同図（ｂ）は７パルス毎に位相シフトしたクロック波形を示し、同図（ｃ）は周波数スペクトラムを示す。これらの図の比較から判るように、ＳＳ印加しない場合（図１０）より、１０パルス毎にπだけ位相シフトした場合（図１１）にはスペクトラムのピーク強度が低減され、９パルス毎および７パルス毎に位相シフトした場合（図１２）にはスペクトラムのピーク強度が更に低減される。

比較例の送信装置１０は回路規模が大きいＳＳＣＧおよびＦＩＦＯメモリを必要したのに対して、第１実施形態の送信装置１０Ａは、固定分周比のＰＬＬおよび低容量値のＦＩＦＯメモリを備えていればよいので、回路規模の増大を抑制しつつＥＭＩノイズの低減を図ることができ、半導体集積回路により構成される場合には半導体チップ面積が小さい。

（第２実施形態）

図１３は、第２実施形態の送信装置１０Ｂの構成を示す図である。第２実施形態の送信装置１０Ｂは、送信データ生成部１１および出力バッファ部１２Ｂを備える。送信データ生成部１１は、受信装置へ送出すべきデータdata1およびクロックclock1を生成し、これらを出力バッファ部１２Ｂへ出力する。出力バッファ部１２Ｂは、データ送信部１３およびクロック送信部１４Ｂを含む。

図５に示された第１実施形態の送信装置１０Ａの構成と比較すると、図１３に示される第２実施形態の送信装置１０Ｂは、出力バッファ部１２Ａに替えて出力バッファ部１２Ｂを備える点で相違し、また、クロック送信部１４Ａに替えてクロック送信部１４Ｂを備える点で相違する。クロック送信部１４Ｂは、ＰＬＬ１５、カウンタ１６およびクロック選択部１８を含み、入力したクロックclock1に基づいて、間欠的に位相シフトを与えられたクロックclock2を生成し、このクロックclock2を送出することができる。

ＰＬＬ１５は、送信データ生成部１１から出力されたクロックclock1を入力し、この入力クロックclock1の周波数を一定値倍した周波数を有する多相クロックclock3を生成して、この多相クロックclock3を出力する。カウンタ１６は、ＰＬＬ１５から出力された多相クロックclock3のうちの何れかのクロックを入力し、この入力したクロックのパルスを計数して、一定パルス数毎にクロック選択制御信号を出力する。

クロック選択部１８は、ＰＬＬ１５から出力された多相クロックclock3を入力するとともに、カウンタ１５から出力されたクロック選択制御信号を入力して、多相クロックclock3のうちクロック選択制御信号が指示する何れかのクロックを選択してクロックclock2として出力する。データ送信部１３は、クロック送信部１４Ｂのクロック選択部１８から出力されるクロックclock2に同期してデータ data2を送出する。

第１実施形態の場合と比べて、この第２実施形態では、多相クロックのうちから選択するクロックを切り替えることで、位相シフトを与えられたクロックを生成して送出することにより、より複雑なスペクトラムを有するクロックclock2を出力することができるので、更にスペクトラムのピーク強度を低減することができ、ＥＭＩノイズの更なる低減を図ることができる。

（第３実施形態）

これまでに説明した第１実施形態および第２実施形態それぞれでは、受信装置へ送信したデータを該受信装置において欠落なく受信することができる。一方、実際の応用においてはデータ欠落が許容される場合がある。例えば、ビデオ信号におけるブランキング期間のデータは欠落してもよい。また、このブランキング期間は一定周期で発生する。このような場合にはクロック送信部はＰＬＬを含まなくてもよい。第３実施形態の送信装置１０Ｃは、ブランキング期間を示すブランキングインジケート信号を用いて、間欠的にクロックに位相シフトを付与するものである。

図１４は、第３実施形態の送信装置１０Ｃの構成を示す図である。第３実施形態の送信装置１０Ｃは、送信データ生成部１１および出力バッファ部１２Ｃを備える。送信データ生成部１１は、受信装置へ送出すべきデータdata1およびクロックclock1を生成し、これらを出力バッファ部１２Ｃへ出力する。出力バッファ部１２Ｃは、データ送信部１３およびクロック送信部１４Ｃを含む。

図５に示された第１実施形態の送信装置１０Ａの構成と比較すると、図１４に示される第３実施形態の送信装置１０Ｃは、出力バッファ部１２Ａに替えて出力バッファ部１２Ｃを備える点で相違し、また、クロック送信部１４Ａに替えてクロック送信部１４Ｃを備える点で相違する。クロック送信部１４Ｃは、カウンタ１６およびクロック反転部１７を含み、入力したクロックclock1に基づいて、間欠的に位相シフトを与えられたクロックclock2を生成し、このクロックclock2を送出することができる。

カウンタ１６は、ビデオ信号データdata1中のブランキング期間を示すブランキングインジケート信号を入力し、このブランキングインジケート信号が有意値となる事象を計数して、一定計数値毎に一定期間だけ有意値となるクロック反転制御信号を出力する。

クロック反転部１７は、送信データ生成部１１から出力されたクロックclock1を入力するとともに、カウンタ１５から出力されたクロック反転制御信号を入力して、クロック反転制御信号が有意値となる度にクロックclock1の正相と逆相とを切り替えてクロックclock2として出力する。データ送信部１３は、クロック送信部１４Ｃのクロック反転部１７から出力されるクロックclock2に同期してデータ data2を送出する。

図１５は、第３実施形態の送信装置１０Ｃにおけるクロックclock1およびclock2等のタイミングチャートである。この図には、上から順に、クロック反転部１７に入力されるクロックclock1、クロックclock1を反転した信号、ブランキングインジケート信号、および、クロック反転部１７から出力されるクロックclock2、が示されている。

同図に示されるように、第３実施形態では、クロック反転部１７において、ブランキング期間を示すブランキングインジケート信号により、クロックclock1の正相と逆相とを切り替えてクロックclock2として出力する。出力されるクロックclock2においてパルス＃１０が欠落するので、このパルスエッチに同期したデータも欠落する。ただし、この欠落するタイミングはブランキング期間であるので、ビデオデータとしては、何ら影響を及ぼさない。

なお、ブランキングインジケート信号がある度に位相シフトを行ってもよく、この場合には、カウンタ１６は不要である。ただし、ブランキングインジケート信号のうち数回に１回の割合で位相シフトを行う場合は、図の様にカウンタ１６を設ければ良い。また、ブランキングインジケート信号に替えて、データの欠落を許容できるタイミングを示す他の特定信号が用いられてもよい。

（第４実施形態）

これまでに説明した各実施形態の説明では、送信装置から受信装置までのデータとクロックとの間の遅延時間差を問題にしなかった。しかし、実際には、図１６（ａ）に示されるように送信装置１０から受信装置３０までのデータ用信号線とクロック用信号線とは互いに長さが等しいとは限らず、図１６（ｂ）に示されるようにデータ用信号線と比較してクロック用信号線が長い場合がある。図１６（ｃ）に示されるようにクロック用信号線の途中にバッファが挿入される場合もある。また、１つの送信装置から複数の受信装置へ共通のクロックが伝送される場合に、送信装置から各々の受信装置までのクロック信号線の途中に挿入されるバッファの数が異なることもある。これらの場合には、送信装置から受信装置までのデータとクロックとの間に遅延時間差が生じる。

送信装置から受信装置までのデータとクロックとの間に遅延時間差が存在する場合、ＳＳ印加を行わないときには、その遅延時間差を補償することで、送信装置から出力されたデータを受信装置においてエラー無く受信することができる。なお、この遅延時間差の補償は、送信装置側で行われてもよいし、受信装置側で行われてもよいし、或いは、補償用に挿入した他の装置で行われてもよい。

図１７は、ＳＳ印加を行っていない場合の遅延時間差を説明する図である。同図（ａ）に示されるクロックclockは一定周期のものである。同図（ａ）に示されるクロックclockに対して、同図（ｂ）に示されるクロックclock2は僅かに遅延時間差を有している。また、同図（ｂ）に示されるクロックclock2に対して、同図（ｃ）に示されるクロックclock2は１周期分の遅延時間差を有している。何れの場合にも、遅延時間差は時間的に一定であるので、一旦、遅延時間差を補償すれば、その効果は以降も維持される。

図１８は、比較例のＳＳ印加を行う場合の遅延時間差を説明する図である。同図（ａ）に示されるクロックclockの周期は次第に長くなっていっている。同図（ａ）に示されるクロックclockに対して、同図（ｂ）に示されるクロックclock2は僅かに遅延時間差を有している。同図（ｂ）に示されるクロックclock2に対して、同図（ｃ）に示されるクロックclock2は１周期分の遅延時間差を有している。また、同図（ｃ）に示されるクロックclock2に対して、同図（ｄ）に示されるクロックclock2は更に１周期分の遅延時間差を有している。

同図（ｂ）の場合のように遅延時間差が１周期分以下であれば、遅延時間差は時間的に一定であるので、一旦、遅延時間差を補償すれば、その効果は以降も維持される。しかし、同図（ｃ）の場合のように遅延時間差が１周期分以上であると、遅延時間差は時間とともに変動するので、どこかの時点で遅延時間差を補償しても、その効果は維持されることはなく、常に遅延時間差を補償しなくてはならない。同図（ｄ）の場合のように遅延時間差が更に大きくなると、遅延時間差の変動が大きくなって、調整が更に困難になる。

以下に説明する第４実施形態の送信装置および受信装置を備える送受信システムは、送信装置から受信装置までのデータとクロックとの間に遅延時間差がある場合にも好適なものである。図１９は、第４実施形態の送信装置１０Ｄの構成を示す図である。図２０は、第４実施形態の送信装置１０Ｄにおける各データのタイミングチャートである。第４実施形態の送信装置１０Ｄは、送信データ生成部２１、告知コマンド生成部２２およびパラレル-シリアル変換部２３を備える。

送信データ生成部２１は、受信装置へ送出すべきデータdata1およびクロックclock1を生成し、これらを告知コマンド生成部２２へ出力する。送信データ生成部２１は、受信装置へ本来送信すべきデータ（Normal Data）の途中に間欠的にダミーデータ（dummy data）を挿入する。この挿入されるダミーデータは、クロックに位相シフトを与えるタイミングで挿入され、送信データのデコード最小単位の少なくとも２単位分を占める。

告知コマンド生成部２２は、送信データ生成部２１から出力されるデータdata1を入力して、このデータdata1中のダミーデータを検出し、そのダミーデータのうちの最初の単位を位相シフト告知コマンドに置き換える。ダミーデータのうちの第２単位以降のデータは、受信装置へ送っても問題ない場合は、そのまま受信装置へ送られてもよい。しかし、ダミーデータのうちの第２単位以降のデータをそのまま受信装置へ送った場合に受信装置側で不具合が発生する場合には、告知コマンド生成部２２は、そのダミーデータを、不具合が発生しない他のダミーデータ（dummy data2）に置き換える。

告知コマンド生成部２２は、このような置き換えを行った後のデータdata2をパラレル-シリアル変換部２３へ出力する。また、告知コマンド生成部２２は、このデータdata2中のダミーデータ（dummy data またはdummy data2）のタイミングにおいてクロックに位相シフトを与えることを指示するための位相シフト開始信号（phase shift start 信号）をパラレル-シリアル変換部２３へ出力する。

パラレル-シリアル変換部２３は、告知コマンド生成部２２から出力されたデータdata2および位相シフト開始信号を入力する。そして、パラレル-シリアル変換部２３は、第１から第３の実施形態における出力バッファ１４Ａ〜１４Ｃと同様にして、位相シフト開始信号が指示するタイミングで位相シフトを与えられたクロック（serial clock0）を送出するとともに、データdata2から変換されたシリアルデータ（serial data0）をクロックに同期して送出する。シリアルデータ（serial data0）には、クロック（serial clock0）に位相シフトが与えられるタイミングを告知する位相シフト告知コマンドが含まれており、また、この位相シフト告知コマンドに続いてダミーデータ（dummy data またはdummy data2）が含まれている。

図２１は、第４実施形態の受信装置３０の構成を示す図である。図２２は、第４実施形態の受信装置３０における各データのタイミングチャートである。第４実施形態の受信装置３０は、シリアル-パラレル変換部３１およびデータ処理部３２を備える。データ処理部３２は、告知コマンド検出部３３、データ入替部３４およびデコード部３５を含む。

シリアル-パラレル変換部３１は、送信装置１０Ｄから互いに同期して送出されたシリアルデータ（serial data0）およびクロック（serial clock0）を受信する。シリアル-パラレル変換部３１は、クロック（serial clock0）を受信するクロック受信部と、このクロックに同期してシリアルデータ（serial data0）をサンプリングして受信するデータ受信部とを含む。また、シリアル-パラレル変換部３１は、シリアルデータ（serial data0）から変換されたパラレルデータdata1を告知コマンド検出部３３へ出力する。

告知コマンド検出部３３は、シリアル-パラレル変換部３１から出力されたデータdata1を入力して、このデータdata1中の位相シフト告知コマンドを検出する。そして、告知コマンド検出部３３は、位相シフト告知コマンドを検出したときに、その旨を示す告知コマンド検出信号をデータ入替部３４へ出力する。また、告知コマンド検出部３３は、入力したデータdata1をデータdagta2としてデータ入替部３４へ出力する。

データ入替部３４は、告知コマンド検出部３３から出力されたデータdagta2および告知コマンド検出信号を入力する。そして、データ入替部３４は、告知コマンド検出信号に基づいて、データdagta2中の位相シフト告知コマンドに続くデータがダミーデータすなわち無効データ（Invalid data）であると認識する。そして、データ入替部３４は、これら本来は不要な位相シフト告知コマンドおよび無効データ（Invalid data）の期間、Valid信号をローレベルとしてデコード部３５へ出力する。データ入替部３４からデコード部３５へ与えられるValid信号は、データ入替部３４からデコード部３５へ与えられるデータdata3が本来のデータ（Normal Data）であるときにハイレベルとなり、データdata3が無効データであるときにローレベルとなる。さらに、データ入替部３４は、位相シフト告知コマンドおよび無効データ（Invalid data）が後段において不都合を生じさせる場合には、不都合を生じさせない値（例えば０）に置き換えて、その置き換え後のデータdata3をデコード部３５へ出力する。

デコード部３５は、データ入替部３４から出力されたデータdata3およびValid信号を入力して、これらに基づいて所要の処理を行ってデータdata4を後段へ出力する。このように、告知コマンド検出部３３，データ入替部３４およびデコード部３５を含むデータ処理部３２は、受信されたデータが位相シフト告知コマンドであるときに、その位相シフト告知コマンドが告知するタイミングでのデータ受信を無効とすることができる。

図２３は、第４実施形態の送信装置１０Ｄおよび受信装置３０を備える送受信システムにおけるデータおよびクロックのタイミングチャートである。送信装置１０Ｄからデータdata1およびクロックclock1が送出される時点では、データdata1はクロックclock1に同期しており、クロックclock1が位相シフトしたときには、データdata1も同じシフト量だけ位相シフトする。

受信装置３０によりデータdata1およびクロックclock2が受信される時点では、データdata1とクロックclock2との間に遅延時間差が生じており、同図では当該遅延時間差はクロックの２周期分とされている。この場合、受信装置３０において、クロックclock2における位相シフト付与直前のパルス＃３のエッジでデータdata1をサンプリングしても、そのサンプリングは不正確なものとなる。

第４実施形態では、クロックに位相シフトが与えられる際に当該位相シフトタイミングを告知する位相シフト告知コマンドが送信装置１０Ｄから受信装置３０へ送られる。そして、受信装置３０においては、受信されたデータが位相シフト告知コマンドであるときに、その位相シフト告知コマンドが告知するタイミングでのデータ受信を無効とする。このとき、無効とされるデータをダミーデータとしておけば、送信装置１０Ｄから受信装置３０へ問題なくデータ伝送を行うことができる。

第４実施形態の送信装置１０Ｄおよび受信装置３０を含む送受信システム１の具体的な動作例について、図２４および図２５を用いて説明する。図２４は、第４実施形態の送受信システム１の構成例を示す図である。この図に示される送受信システム１は、送信装置１０Ｄおよび受信装置３０_１〜３０_６を備える。

送信装置１０Ｄは、前述の送信装置１０Ｄと略同様のものであるが、６個の受信装置３０_１〜３０_６に対して共通のクロックclockを送出し、受信装置３０_１に対してデータdata1を送出し、受信装置３０_２に対してデータdata2を送出し、受信装置３０_３に対してデータdata3を送出し、受信装置３０_４に対してデータdata4を送出し、受信装置３０_５に対してデータdata5を送出し、受信装置３０_６に対してデータdata6を送出する。

受信装置３０_１〜３０_６それぞれは、前述の受信装置３０と略同様のものであるが、入力したクロックclockをバッファリングして次段の受信装置へ送出する。すなわち、受信装置３０_１は、送信装置１０Ｄから出力されたデータdata1およびクロックclockを入力して、その入力したクロックclockをバッファリングして次段の受信装置３０_２へ送出する。受信装置３０_２は、送信装置１０Ｄから出力されたデータdata2を入力するとともに、前段の受信装置３０_１から出力されたクロックclockを入力して、その入力したクロックclockをバッファリングして次段の受信装置３０_３へ送出する。

受信装置３０_３は、送信装置１０Ｄから出力されたデータdata3を入力するとともに、前段の受信装置３０_２から出力されたクロックclockを入力して、その入力したクロックclockをバッファリングして次段の受信装置３０_４へ送出する。受信装置３０_４は、送信装置１０Ｄから出力されたデータdata4を入力するとともに、前段の受信装置３０_３から出力されたクロックclockを入力して、その入力したクロックclockをバッファリングして次段の受信装置３０_５へ送出する。

受信装置３０_５は、送信装置１０Ｄから出力されたデータdata5を入力するとともに、前段の受信装置３０_４から出力されたクロックclockを入力して、その入力したクロックclockをバッファリングして次段の受信装置３０_６へ送出する。また、受信装置３０_６は、送信装置１０Ｄから出力されたデータdata6を入力するとともに、前段の受信装置３０_５から出力されたクロックclockを入力する。

このように構成される送受信システム１では、受信装置３０_１〜３０_６それぞれに入力されるデータとクロックとの間の遅延時間差が異なる。すなわち、後段になるほど、遅延時間差が大きい。初段の受信装置３０_１に入力されるデータdata1とクロックclockとの間に遅延時間差がない場合であっても、第２段の受信装置３０_２に入力されるデータdata2とクロックclockとの間に遅延時間差が存在し、第３段の受信装置３０_３に入力されるデータdata3とクロックclockとの間に更に大きい遅延時間差が存在する。

図２５は、第４実施形態の送受信システム１におけるデータおよびクロックのタイミングチャートである。なお、ここでは、送信装置１０Ｄは、５ビットの位相シフト告知コマンドａ〜ｅに続いて５ビットのダミーデータｆ〜ｊを送出するものとする。位相シフト告知コマンドｅの部分において位相シフトを生じさせるものとする。また、受信装置３０_１〜３０_６それぞれは、クロックの立上り及び立下りの双方のタイミングでデータをサンプリングするものとする。

同図（ａ）は、位相シフトを行っておらずデータとクロックとの間に遅延時間差がない場合のタイミングを示す。同図（ｂ）〜（ｇ）は、位相シフトを行う場合に、各受信装置３０_ｎに入力されるデータおよびクロック、ならびに、各受信装置３０_ｎによりサンプリングされるデータ、のタイミングを示す。

同図（ｂ）に示される例では、初段の受信装置３０_１に入力されるデータdata1とクロックclockとの間に遅延時間差はない。クロックclockの位相シフトと同じタイミングでデータdata1も位相シフトし、位相シフト告知コマンドｅの期間が長くなっている。したがって、受信装置３０_１では、先ず受信されたデータが位相シフト告知コマンドａ〜ｅであることから、これに続くデータｆ〜ｊがダミーデータであると認識され得る。

同図（ｃ）に示される例では、第２段の受信装置３０_２に入力されるデータdata2とクロックclockとの間にクロック半周期分（データ１ビット分）の遅延時間差が生じている。この場合も、受信装置３０_２では、先ず受信されたデータが位相シフト告知コマンドａ〜ｅであることから、これに続くデータｆ〜ｊがダミーデータであると認識され得る。

同図（ｄ）に示される例では、第３段の受信装置３０_３に入力されるデータdata3とクロックclockとの間にクロック１周期分（データ２ビット分）の遅延時間差が生じている。同図（ｅ）に示される例では、第４段の受信装置３０_４に入力されるデータdata4とクロックclockとの間にクロック１.５周期分（データ３ビット分）の遅延時間差が生じている。同図（ｆ）に示される例では、第５段の受信装置３０_６に入力されるデータdata5とクロックclockとの間にクロック２周期分（データ４ビット分）の遅延時間差が生じている。また、同図（ｇ）に示される例では、第５段の受信装置３０_６に入力されるデータdata6とクロックclockとの間にクロック２.５周期分（データ５ビット分）の遅延時間差が生じている。

同図（ｄ）〜（ｇ）に示される例では、受信回路３０_３〜３０_６それぞれにおいて、位相シフト告知コマンドａ〜ｅが受信されるが、これに続いて受信されるデータは必ずしもダミーデータｆ〜ｊではなく、何れかのダミーデータが欠落する。受信回路３０_３ではダミーデータｆが欠落し、受信回路３０_４ではダミーデータｇが欠落し、受信回路３０_５ではダミーデータｈが欠落し、また、受信回路３０_６ではダミーデータｉが欠落する。

しかし、位相シフト告知コマンドａ〜ｅの受信の直後にデータｅが受信され、このデータｅを含めれば５ビットのダミーデータが受信されることになる。したがって、同図（ｂ）〜（ｇ）の何れでも、５ビットの位相シフト告知コマンドａ〜ｅの受信の後に受信される５ビットのデータをダミーデータとして認識すればよい、

なお、以上の例においては、位相シフト告知コマンドの後のダミーデータが１つの場合を示したが、ダミーデータが複数あれば、より大きなクロックとデータとの間の遅延時間差に対応できるようになる。

図２４や図２５のような構成は、例えば、液晶ディスプレイ（ＬＣＤ：liquid crystal display）やプラズマディスプレイパネル（ＰＤＰ：plasma display panel）などの一般的にフラットパネルディスプレイと言われる画像表示装置におけるタイミングコントローラとドライバとの間のデータ伝送やメモリシステムにおけるデータ伝送に用いてもよい。このような構成を用いることにより、前述したような画像表示装置の通信ケーブルの本数やメモリシステムにおけるクロックラインを低減させて低コスト化に寄与すると共に低ＥＭＩ化に寄与することが可能となる。

１０，１０Ａ〜１０Ｄ…送信装置、１１…送信データ生成部、１２，１２Ａ〜１２Ｃ…出力バッファ部、１３…データ送信部、１４，１４Ａ〜１４Ｃ…クロック送信部、１５…ＰＬＬ、１６…カウンタ、１７…クロック反転部、１８…クロック選択部、２１…送信データ生成部、２２…告知コマンド生成部、２３…パラレル-シリアル変換部、３０…受信装置、３１…シリアル-パラレル変換部、３２…データ処理部、３３…告知コマンド検出部、３４…データ入替部、３５…デコード部。

Claims (6)

1. 受信装置へ互いに同期して送出するクロックおよびデータを送信する送信装置であって、
   間欠的に位相シフトを与えられたクロックを生成して送出するクロック送信部と、
   前記クロック送信部により送出されるクロックに同期してデータを送出するデータ送信部と、
   を備え、
   前記クロック送信部が、前記データ送信部から送出されるデータのうち、欠落を許容できるタイミングを示す特定データの送出のタイミングで、クロックに位相シフトを与えて送出する、
   ことを特徴とする送信装置。
2. 前記クロック送信部が、多相クロックのうちから選択するクロックを切り替えることで、位相シフトを与えられたクロックを生成して送出する、ことを特徴とする請求項１に記載の送信装置。
3. 前記データ送信部が、前記特定データとしてブランキングインジケート信号を送出し、
   前記クロック送信部が、前記データ送信部が前記ブランキングインジケート信号を送出するタイミングでクロックに位相シフトを与える、
   ことを特徴とする請求項１に記載の送信装置。
4. 前記データ送信部が、前記クロック送信部から送出されるクロックに位相シフトが与えられるのに先立って当該位相シフトタイミングを告知する位相シフト告知コマンドを送出し、前記位相シフト告知コマンドに続いて前記特定データとしてダミーデータを送出し、
   前記クロック送信部が、前記データ送信部が前記ダミーデータを送出するタイミングでクロックに位相シフトを与える、
   ことを特徴とする請求項１に記載の送信装置。
5. 送信装置から互いに同期して送出されるクロックおよびデータを受信する受信装置であって、
   前記クロックを受信するクロック受信部と、
   前記クロック受信部により受信されるクロックに同期してデータをサンプリングして受信するデータ受信部と、
   前記データ受信部により受信されたデータが、前記クロック受信部により受信されるクロックおよび前記データ受信部により受信されるデータそれぞれにおいて位相シフトが生じるタイミングを告知する位相シフト告知コマンドであるときに、その位相シフト告知コマンドの受信およびこれに続く前記データ受信部によるデータ受信を無効とするデータ処理部と、
   を備えることを特徴とする受信装置。
6. 請求項４に記載の送信装置と請求項５に記載の受信装置とを備え、
   前記受信装置の前記クロック受信部が、前記送信装置の前記クロック送信部により送出されたクロックを受信し、
   前記受信装置の前記データ受信部が、前記送信装置の前記データ送信部により送出されたデータを受信し、
   前記受信装置の前記データ処理部が、前記送信装置の前記データ送信部により送出されて前記受信装置の前記データ受信部により受信されたデータが前記位相シフト告知コマンドであるときに、その位相シフト告知コマンドの受信およびこれに続く前記データ受信部によるデータ受信を無効とする、
   ことを特徴とする送受信システム。

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