JP6686721B2 - 半導体集積回路装置 - Google Patents

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Description

この発明は、半導体集積回路装置に関する。
従来、高耐圧集積回路装置（ＨＶＩＣ：Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）は、例えば、パワーデバイスのハイサイドゲートドライバとローサイドゲートドライバとを内蔵したゲートドライバＩＣ、加熱保護や過電流保護機能を内蔵したＩＣ、さらには制御回路やパワーデバイスを同一半導体基板（ワンチップ）に集積したインバータＩＣなどに系列化されている。そして、ＨＶＩＣは、実装基板に実装される部品数削減によるインバータシステム全体としての小型化や高効率化に大きく貢献している。
ＨＶＩＣでは、同一半導体基板上に設けた高電位側（ハイサイド側）領域と低電位側（ローサイド側）領域とを、これらの領域の間に設けた高耐圧接合終端領域（ＨＶＪＴ：Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ ｒｅｇｉｏｎ）で電気的に分離する高耐圧接合を利用した素子分離方式が知られている。例えば、３相インバータを駆動するゲートドライバＩＣをＨＶＪＴによる高耐圧接合を利用した素子分離方式のＨＶＩＣとする場合、ＨＶＪＴで分離された異なる高電位側領域にそれぞれ各相のハイサイド駆動回路が配置される。３相インバータおよび当該３相インバータを駆動するＨＶＩＣの構成について説明する。
図７は、一般的な３相インバータの回路構成を示す回路図である。図７に示すように、３相インバータ２００は、３相（Ｕ相、Ｖ相、Ｗ相）のハーフブリッジ回路２０１〜２０３で構成されている。ハーフブリッジ回路２０１〜２０３の各出力点（中点）２０４には、モータなどの負荷２０５が接続されている。各ハーフブリッジ回路２０１〜２０３は、それぞれ、高電位側（上アーム）のスイッチング素子２０６と低電位側（下アーム）のスイッチング素子２０７とを直列接続して構成され、３相インバータ２００の電源電圧Ｖｃｃの高電位側ライン２０８と接地電圧ＧＮＤの低電位側ライン２０９との間に並列に接続されている。
スイッチング素子２０６，２０７は例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）であり、それぞれＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ：還流ダイオード）が並列接続されている。上アームのスイッチング素子２０６と下アームのスイッチング素子２０７との接続点がハーフブリッジ回路２０１〜２０３の各出力点２０４となり、ＨＶＩＣ２１０のＶＳ端子に接続されている。ＨＶＩＣ２１０は、３相インバータ２００を駆動するゲートドライバＩＣである。ＨＶＩＣ２１０のＶＳ端子の電位は、３相インバータ２００電源電圧Ｖｃｃと接地電圧ＧＮＤとの間で変化する。
図８は、一般的なＨＶＩＣの回路構成を示すブロック図である。図８には、図７の３相インバータ２００を構成するハーフブリッジ回路２０１〜２０３のうち、Ｕ相のハーフブリッジ回路２０１と、Ｕ相のハーフブリッジ回路２０１の駆動回路部と、を示す。ＨＶＩＣ２１０は、入力信号処理回路２１１、ハイサイド駆動回路２１２およびローサイド駆動回路２１３を１組とする駆動回路部を３相分備える。入力信号処理回路２１１は、入力端子ＩＮ１，ＩＮ２から入力信号を受けて、ハイサイド駆動回路２１２およびローサイド駆動回路２１３にオン・オフ信号を出力する。
ハイサイド駆動回路２１２は、上アームのスイッチング素子２０６を駆動するゲート駆動回路である。ローサイド駆動回路２１３は、下アームのスイッチング素子２０７を駆動するゲート駆動回路である。ハイサイド駆動回路２１２およびローサイド駆動回路２１３は、それぞれ、レベルシフト回路２１４と、ドライバ回路２１６と、ロジック回路、ローパスフィルタおよびＲＳラッチ等の他の回路部２１５と、を備える。スイッチング素子２０６，２０７は、それぞれ、各入力端子ＩＮ１，ＩＮ２からオン・オフ信号の入力を受け、入力信号処理回路２１１、レベルシフト回路２１４、ロジック回路、ローパスフィルタ、ＲＳラッチ等の回路部２１５およびドライバ回路２１６を介して入力されるゲート信号によりオン・オフされる。
図９，１０は、従来のＨＶＩＣの平面レイアウトを示す平面図である。ＨＶＩＣ２１０は、同一半導体基板２３０上に、高電位側領域２２１、低電位側領域２２２およびＨＶＪＴ（不図示）を備える。高電位側領域２２１は互いに離して複数配置され、各高電位側領域２２１にはそれぞれ１相のハイサイド駆動回路２１２が配置されている。図９，１０には、Ｕ相、Ｖ相、Ｗ相のハイサイド駆動回路２１２が配置された各高電位側領域（以下、Ｕ相、Ｖ相、Ｗ相の高電位側領域とする）２２１にそれぞれＵ、Ｖ、Ｗと示す。また、図９，１０には、それぞれマトリクス状およびストライプ状の平面レイアウトに高電位側領域２２１を配置した場合を示す。
ハイサイド駆動回路２１２のセット（ｓｅｔ）用およびリセット（ｒｅｓｅｔ）用の各レベルシフト回路２１４を構成する高耐圧ｎチャネル型ＭＯＳＦＥＴ（Ｈｉｇｈ Ｖｏｌｔａｇｅ ｎ−ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ、以下、ＨＶＮＭＯＳとする）２１４ａ，２１４ｂは、各高電位側領域２２１の、相間領域２２３に対向する部分に配置されている。符号２１５ａは、ハイサイド駆動回路２１２の回路部２１５であるＲＳラッチである。
図示省略するが、ＲＳラッチ２１５ａ以外の各回路部２１５およびドライバ回路２１６も高電位側領域２２１に所定の平面レイアウトに配置される。半導体基板２３０の、高電位側領域２２１以外の部分が低電位側領域２２２である。低電位側領域２２２には、入力信号処理回路２１１およびローサイド駆動回路２１３が互いに離して配置される。相間領域２２３は、低電位側領域２２２の、高電位側領域２２１間に挟まれた部分、または、高電位側領域２２１と低電位側領域２２２の回路部（入力信号処理回路２１１およびローサイド駆動回路２１３）とに挟まれた部分である。
また、ハーフブリッジ回路２０１〜２０３をＨＶＩＣ２１０で駆動する場合、負荷２０５やプリント基板上の配線等による寄生インダクタンス成分の影響により、ハーフブリッジ回路２０１〜２０３のスイッチング時に、次の問題が生じる。上アームのスイッチング素子２０６がターンオンからターンオフに転じた際に、ハーフブリッジ回路２０１〜２０３の出力点２０４の、すなわちＨＶＩＣ２１０のＶＳ端子の電位が接地電圧ＧＮＤの電位に対して過渡時に負電圧にアンダーシュートする。
ＶＳ端子にかかる負電圧サージによる誤作動を防止したＨＶＩＣとして、ＶＳ端子と接地電圧電位のＧＮＤ端子との間にクランプ用高耐圧ダイオードを挿入した装置が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、ＨＶＩＣのＶＳ端子の電位が負電位となるとクランプ用高耐圧ダイオードがオン状態となり、ＶＳ端子の電圧レベルが接地電圧よりもクランプ用高耐圧ダイオードの順方向電圧降下分だけ低い電圧レベルにクランプ（制限）されることで、ＶＳ端子でのアンダーシュートが低減される。
また、ＶＳ端子にかかる負電圧サージによる誤作動を防止した別のＨＶＩＣとして、通常使用状態でオフに固定されたダミーのスイッチング素子である誤作動検出回路を、レベルシフト回路に並列接続した回路装置が提案されている（例えば、下記特許文献２参照。）。下記特許文献２では、誤信号検出用抵抗および誤作動検出回路の構成をレベルシフト抵抗およびレベルシフト回路と同じ構成とし、誤信号検出用抵抗の電圧降下をレベルシフト回路における誤信号の発生を示す誤信号発生信号として用いることで、誤作動を防止するための所定の処理を行っている。
また、負電圧サージによる誤作動を防止した別のＨＶＩＣとして、高電位側領域間の各相間領域にレベルシフト回路を配置せず、かつ隣り合う高電位側領域から均等な位置にレベルシフト回路を配置した装置が提案されている（例えば、下記特許文献３参照。）。下記特許文献３では、ＨＶＩＣのＶＳ端子に負電圧サージが入力されたときに、１相の高電位側領域から、当該高電位側領域に隣り合う他相の高電位側領域へ流れ込む電子キャリアの流量を減少させている。
図１１，１２は、従来のＨＶＩＣの平面レイアウトの別の一例を示す平面図である。図１１，１２は下記特許文献３の図６，１である。高電位側領域２２１をマトリクス状の平面レイアウトに配置した場合、略矩形状の平面形状を有する各高電位側領域２２１の、相間領域２２３に対向しない２辺に相当する部分に、それぞれ各ＨＶＮＭＯＳ２１４ａ，２１４ｂが配置される（図１１）。高電位側領域２２１をストライプ状の平面レイアウトに配置した場合も同様に、直線状の各高電位側領域２２１の、相間領域２２３に対向しない両端部に相当する部分に、それぞれ各ＨＶＮＭＯＳ２１４ａ，２１４ｂが配置される（図１２）。
また、誘電性負荷で発生するサージを抑制する回路装置として、複数の電流源の切り替えによる充放電によって、３相インバータを構成するトランジスタのゲートに立ち上り、立ち下がりの緩やかな台形波を入力する装置が提案されている（例えば、下記特許文献４参照。）。下記特許文献４では、３相インバータを構成するすべてのトランジスタに複数の電流源およびスイッチを設けて、各トランジスタそれぞれでゲートに立ち上り、立ち下がりの電圧波形を調整している。
また、負電圧サージによる誤作動を防止した別のＨＶＩＣとして、高電位側領域を取り囲む耐圧領域であるｎ型ウェル領域に、基板おもて面から深さ方向に当該ｎ型ウェル領域を貫通して基板裏面側のｐ型領域に達する欠落部となるｐ-型開口部を設けた装置が提案されている（例えば、下記特許文献５，６参照。）。下記特許文献５，６では、ＶＳ端子に負電圧サージが入力されたときに、ｐ-型開口部を電位障壁とすることで、ＶＳ電位の領域に正孔キャリアが流れ込まないようにしている。
特開２０１０−２６３１１６号公報 特開２００５−１７６１７４号公報 特許第５８２５４４３号公報 特開平７−３３７０７０号公報 特開２０１５−１７３２５５号公報 国際公開第２０１６／００２５０８号
しかしながら、上記特許文献１，２では、ＨＶＩＣ内部にクランプ用高耐圧ダイオードまたは誤作動検出回路用のＨＶＮＭＯＳ等のデバイスを配置する必要があるため、チップ面積の増加につながる。例えば、耐圧６００Ｖクラスである場合、ＨＶＩＣにおける耐圧領域幅は１００μｍ程度であるため、同一半導体基板（ワンチップ）に集積した３相インバータを駆動するゲートドライバＩＣともなれば、デバイス追加によるチップ面積の増加は３倍程度になり、チップサイズが大幅に増加するという問題がある。また、上記特許文献１，２，５，６は、単相を駆動するドライバＩＣに対する技術であり、多相（Ｕ相、Ｖ相、Ｗ相）を駆動するドライバＩＣにおいて負電圧サージ発生時に各相に流れ込むキャリアによる悪影響を抑制するものではない。
図９，１０に示す３相インバータ用のＨＶＩＣ２１０では、相間領域２２３に対向する部分にＨＶＮＭＯＳ２１４ａ，２１４ｂが配置される。これは、自相の高電位側領域２２１での負電圧サージ発生時に、隣り合う他相の高電位側領域２２１から流れ込む電子キャリアの流入量を、２つのＨＶＮＭＯＳ２１４ａ，２１４ｂでほぼ同じにするためである。ｓｅｔおよびｒｅｓｅｔのＨＶＮＭＯＳ２１４ａ，２１４ｂのドレインに流れ込む電子キャリアの流入量の差分を小さくして、ＨＶＮＭＯＳ２１４ａ，２１４ｂの誤動作を防止している。しかしながら、隣り合う他相の高電位側領域２２１との距離が近いことで、他相の高電位側領域２２１から相間領域２２３を介してＨＶＮＭＯＳ２１４ａ，２１４ｂに多量の電子キャリアが流れ込み、ＨＶＩＣ２１０が誤作動する可能性が高くなる。
上記特許文献３では、１相の高電位側領域２２１に負電圧サージが発生したときに他相の高電位側領域２２１に生じる悪影響について、少なくとも、ＨＶＮＭＯＳ２１４ａ，２１４ｂ双方のドレインに流れ込む電子キャリアの流入量を均等にして、負電圧サージ耐量を向上させている（図１１，１２参照）。しかしながら、ＨＶＮＭＯＳ２１４ａ，２１４ｂ双方のドレインに流れ込む電子キャリアの流入量を均等にするためにＨＶＮＭＯＳ２１４ａ，２１４ｂの配置を限定しているため、ＨＶＮＭＯＳ２１４ａ，２１４ｂの平面レイアウトに制約が生じ、設計の自由度がなくなる。
また、上記特許文献３では、ＨＶＮＭＯＳ２１４ａ，２１４ｂの配置を限定したとしても、ハイサイド駆動回路２１２への電子キャリアの注入は抑制されていないため、ハイサイド駆動回路２１２のロジックの誤作動を誘発する虞があることは図９，１０に示す従来構造と変わらない。すなわち、ハイサイド駆動回路２１２の回路部のうち（図８参照）、レベルシフト回路２１４のＨＶＮＭＯＳ２１４ａ，２１４ｂ以外の回路部や、レベルシフト回路２１４から入力された１ビットのｓｅｔ／ｒｅｓｅｔ信号を保持するＲＳラッチ（回路部２１５）、ドライバ回路２１６などに多量の電子キャリアが流れ込むことで、ＨＶＩＣ２１０が誤作動する虞がある。
この発明は、上述した従来技術による問題点を解消するため、負電圧サージ発生時に誤作動を防止することができる半導体集積回路装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体集積回路装置は、次の特徴を有する。半導体基板の表面層に、第１導電型の第１半導体領域が選択的に設けられている。前記第１半導体領域の内部に、第２導電型の第２半導体領域が選択的に設けられている。第２導電型の第３半導体領域は、半導体基板の表面層の、前記第１半導体領域以外の部分からなる。第１電極は、前記第１半導体領域に接する。第２電極は、前記第２半導体領域に接する。第３電極は、前記第３半導体領域に接する。前記第１半導体領域、前記第２半導体領域、前記第１電極および前記第２電極で構成される高電位側領域が複数配置されている。前記第３電極は、隣り合う前記高電位側領域間に挟まれた相間領域以外の部分で前記第３半導体領域に接する。前記相間領域には、前記第３半導体領域のみが配置されている。
また、この発明にかかる半導体集積回路装置は、上述した発明において、前記第１半導体領域の内部に選択的に設けられ、前記第１半導体領域を深さ方向に貫通する第２導電型の第４半導体領域をさらに備える。前記第１電極は、前記第１半導体領域の内部の相対的に不純物濃度の高い第５半導体領域に接する。前記第４半導体領域は、前記第４半導体領域と同じ前記高電位側領域に配置された前記第５半導体領域と、前記相間領域と、の間に配置されていることを特徴とする。
また、この発明にかかる半導体集積回路装置は、上述した発明において、前記高電位側領域に配置された１つ以上の回路部をさらに備える。前記第４半導体領域は、前記第４半導体領域と同じ前記高電位側領域に配置された前記第５半導体領域と、前記相間領域を挟んで隣り合う他の前記高電位側領域に配置された前記回路部と、の間に配置されていることを特徴とする。
また、この発明にかかる半導体集積回路装置は、上述した発明において、第２導電型の第４半導体領域と、１つ以上の回路部と、をさらに備える。前記第４半導体領域は、前記第１半導体領域の内部に選択的に設けられ、前記第１半導体領域を深さ方向に貫通する。前記回路部は、前記第１半導体領域に配置されている。前記第４半導体領域は、前記第４半導体領域と同じ前記高電位側領域に配置された前記回路部と、前記相間領域と、の間に配置されていることを特徴とする。
また、この発明にかかる半導体集積回路装置は、上述した発明において、前記第４半導体領域は、前記第４半導体領域と同じ前記高電位側領域に配置された前記回路部と、前記相間領域を挟んで隣り合う他の前記高電位側領域に配置された前記回路部と、の間に配置されていることを特徴とする。
また、この発明にかかる半導体集積回路装置は、上述した発明において、前記回路部は、１ビットの情報を保持する論理回路であることを特徴とする。
本発明にかかる半導体集積回路装置によれば、１相のハイサイド駆動回路に負電圧サージが発生したときに、自相および他相の高電位側領域に流れ込むキャリアの流入量を低減させることができる。これにより、自相および他相のハイサイド駆動回路の各回路部の誤作動を防止することができるという効果を奏する。
実施の形態１にかかる半導体集積回路装置の平面レイアウトを示す平面図である。 実施の形態１にかかる半導体集積回路装置の相間領域の断面構造の一例を示す断面図である。 負電圧サージと電子キャリアの流入量との関係を示すタイミングチャートである。 比較例の断面構造を示す断面図である。 実施の形態２にかかる半導体集積回路装置の平面レイアウトを示す平面図である。 実施の形態３にかかる半導体集積回路装置の平面レイアウトを示す平面図である。 一般的な３相インバータの回路構成を示す回路図である。 一般的なＨＶＩＣの回路構成を示すブロック図である。 従来のＨＶＩＣの平面レイアウトを示す平面図である。 従来のＨＶＩＣの平面レイアウトを示す平面図である。 従来のＨＶＩＣの平面レイアウトの別の一例を示す平面図である。 従来のＨＶＩＣの平面レイアウトの別の一例を示す平面図である。
以下に添付図面を参照して、この発明にかかる半導体集積回路装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体集積回路装置の構造について、図１，７，８を参照して説明する。図１は、実施の形態１にかかる半導体集積回路装置の平面レイアウトを示す平面図である。図１に示す実施の形態１にかかる半導体集積回路装置は、３相インバータ２００の３相（Ｕ相、Ｖ相、Ｗ相）のハーフブリッジ回路２０１〜２０３を駆動するゲートドライバＩＣとなる高耐圧集積回路装置（ＨＶＩＣ）１０である。３相インバータ２００の構成は、図７の符号２１０を符号１０に代えたものと同様であるため、説明を省略する。
ＨＶＩＣ１０は、入力信号処理回路１、ハイサイド駆動回路２およびローサイド駆動回路３を１組として１相のハーフブリッジ回路を駆動する駆動回路部を３相分備える。ＨＶＩＣ１０の回路構成は、図８の符号２１０〜２１４をそれぞれ符号１０，１〜４に代えたものと同様である。入力信号処理回路１は、入力端子ＩＮ１，ＩＮ２から入力信号を受けて、ハイサイド駆動回路２およびローサイド駆動回路３にオン・オフ信号を出力する。
ハイサイド駆動回路２は、ＨＶＩＣ１０のＶＳ端子の電位を基準電位とし、電源電圧ＶＢの電位を最高電位として動作し、ハーフブリッジ回路の上アームのスイッチング素子２０６を駆動する。ローサイド駆動回路３は、ハイサイド駆動回路２の電源電圧ＶＢよりも低い電位を電源電位とし、ＨＶＩＣ１０の最低電位（接地電圧ＧＮＤの電位）を基準電位として動作し、ハーフブリッジ回路の下アームのスイッチング素子２０７を駆動する。
ハイサイド駆動回路２およびローサイド駆動回路３は、それぞれ、レベルシフト回路４と、ドライバ回路２１６と、ロジック回路、ローパスフィルタおよびＲＳラッチ５等の他の回路部２１５と、を備える。各入力端子ＩＮ１，ＩＮ２からそれぞれオン・オフ信号の入力を受けたときに、入力信号処理回路１、レベルシフト回路４、ロジック回路、ローパスフィルタ、ＲＳラッチ５およびドライバ回路２１６を介して入力されるゲート信号によりスイッチング素子２０６，２０７がオン・オフされる。
具体的には、ＨＶＩＣ１０は、同一の半導体基板２０上に、３相分（すなわち３つ）の高電位側領域１１と、低電位側領域１２と、ＨＶＪＴ（不図示）と、を備える。高電位側領域１１は、例えばマトリクス状の平面レイアウトに互いに離して配置されている。高電位側領域１１は、図示省略するｎ+型コンタクト領域（以下、ＶＢコンタクト領域とする）を介して電源電圧ＶＢのコンタクト電極（以下、ＶＢコンタクト電極とする）に電気的に接続され、電源電圧ＶＢの電位に固定されている。
各高電位側領域１１には、それぞれ１相のハイサイド駆動回路２が配置される。図１には、各相（Ｕ相、Ｖ相、Ｗ相）のハイサイド駆動回路２を配置した各高電位側領域１１にそれぞれＵ、Ｖ、Ｗと示す（図４，５においても同様）。ハイサイド駆動回路２のセット（ｓｅｔ）用およびリセット（ｒｅｓｅｔ）用のレベルシフト回路４を構成する各ＨＶＮＭＯＳ４ａ，４ｂは、例えば略矩形状の平面形状を有する各高電位側領域１１の、相間領域１３に対向しない２辺に相当する部分に配置されている。
相間領域１３とは、低電位側領域１２の、高電位側領域１１間に挟まれた部分である。低電位側領域１２は、半導体基板２０の高電位側領域１１以外の部分である。低電位側領域１２には、入力信号処理回路１およびローサイド駆動回路３が互いに離して配置される。低電位側領域１２は、図示省略するｐ+型コンタクト領域（以下、ＧＮＤコンタクト領域とする）を介して接地電圧ＧＮＤのコンタクト電極（以下、ＧＮＤコンタクト電極とする）に電気的に接続され、接地電圧ＧＮＤの電位に固定されている。
ＨＶＮＭＯＳ４ａ，４ｂを相間領域１３に対向しないように配置することで、当該ＨＶＮＭＯＳ４ａ，４ｂのドレイン端子に、当該ＨＶＮＭＯＳ４ａ，４ｂを配置した自相（例えばＵ相）の高電位側領域１１に隣り合う他相（例えばＶ相）の高電位側領域１１から電子キャリアが流入することを抑制することができる。これにより、自相の高電位側領域１１の各ＨＶＮＭＯＳ４ａ，４ｂに流入する電子キャリアの流入量が均等化され、当該ＨＶＮＭＯＳ４ａ，４ｂが誤作動することを防止することができる。
相間領域１３には、ＧＮＤコンタクト領域およびＧＮＤコンタクト電極が配置されない。このため、自相の高電位側領域１１の、ＨＶＩＣ１０のＶＳ端子電位（図７，８参照）のコンタクト電極（以下、ＶＳコンタクト電極とする）に負電圧サージが印加されたときに、相間領域１３から自相の高電位側領域１１に流れ込む正孔キャリアの流入量を低減することができる。これによって、自相の高電位側領域１１から他相の高電位側領域１１へ流れ込む電子キャリアの流入量を低減することができる。
また、高電位側領域１１の内部には、ｐ-型開口部３３が設けられていてもよい。ｐ-型開口部３３とは、高電位側領域１１を構成する後述するｎ型領域２１またはｎ-型領域２２（図２参照）の一部を開口するような平面レイアウトに配置されたｐ-型領域である。ｐ-型開口部３３は、自相の高電位側領域１１内の１つ以上の保護対象回路部（少なくともＲＳラッチ５）と、当該保護対象回路部と相間領域１３を挟んで隣り合う他相の高電位側領域１１内の回路部またはＶＢコンタクト領域と、の間に配置される。この場合、ｐ-型開口部３３は、他相の高電位側領域１１から自相の高電位側領域１１へ流れ込む電子キャリアの流入量を抑制し、自相の高電位側領域１１の保護対象回路部が誤動作することを防止する機能を有する。
また、ＶＢコンタクト領域が自相の高電位側領域１１内の保護対象回路部よりも相間領域１３寄りに配置される場合、ｐ-型開口部３３は、自相の高電位側領域１１のＶＢコンタクト領域よりも相間領域１３側に配置される。かつ、ｐ-型開口部３３は、自相の高電位側領域１１内のＶＢコンタクト領域と、当該ＶＢコンタクト領域と相間領域１３を挟んで隣り合う他相の高電位側領域１１内の保護対象回路部と、の間に配置される。この場合、ｐ-型開口部３３は、さらに、自相の高電位側領域１１から他相の高電位側領域１１へ流れ込む電子キャリアの流入量を抑制し、他相の高電位側領域１１の保護対象回路部が誤動作することを防止する機能を有する。
図１には、Ｕ相およびＷ相の高電位側領域１１内の各ＲＳラッチ５間に挟まれるように、Ｗ相の高電位側領域１１内にｐ-型開口部３３が配置された状態を示す。かつ、Ｕ相およびＶ相の高電位側領域１１内の各ＲＳラッチ５間に挟まれるように、両相の高電位側領域１１内にそれぞれｐ-型開口部３３が配置された状態を示す。この一例では、Ｕ相およびＶ相の高電位側領域１１内のｐ-型開口部３３が相間領域１３を挟んで対向しているが、Ｕ相およびＶ相の高電位側領域１１内のいずれか一方のｐ-型開口部３３のみが配置されていれば、両相の高電位側領域１１間での双方向の電子キャリアの流れ込みを抑制可能である。
また、上述したように、図１に示す一例では、Ｕ相およびＶ相の高電位側領域１１内のいずれか一方のｐ-型開口部３３のみを配置してもよいが、図１に示すように回路部およびｐ-型開口部３３の平面レイアウトはすべての高電位側領域１１で統一されていることが好ましい。その理由は、すべてのハイサイド駆動回路２の特性をほぼ同じにすることができるため、ＨＶＩＣ１０を設計し易くなるからである。各高電位側領域１１の回路部およびｐ-型開口部３３同士の配置が線対称や点対称になるような向きで、各高電位側領域１１が配置されていてもよい。
ｐ-型開口部３３は、例えば、高電位側領域１１の１辺に沿って、高電位側領域１１を突き抜けない長さＬの直線状の平面レイアウトに配置される。また、ｐ-型開口部３３は、高電位側領域１１の１辺に沿って、高電位側領域１１を突き抜ける長さＬの直線状の平面レイアウトに配置されてもよい（不図示）。この場合、相間領域１３での耐圧を確保するために、ｐ-型開口部３３の不純物濃度は、自相の高電位側領域１１のＶＳコンタクト電極での負電圧サージ発生時にｐ-型開口部３３を完全に空乏化させることができる不純物濃度に設定される。
次に、実施の形態１にかかる半導体集積回路装置の相間領域１３の断面構造について説明する。図２は、実施の形態１にかかる半導体集積回路装置の相間領域の断面構造の一例を示す断面図である。また、図２には、ＶＢコンタクト領域２３が自相の高電位側領域１１内の保護対象回路部よりも相間領域１３寄りに配置される場合を示す。図２に示すように、ｐ--型の半導体基板２０のおもて面の表面層に、ｎ型領域２１が選択的に設けられている。ｎ-型領域２２は、ｎ型領域２１の周囲を囲む。ｎ-型領域２２の深さは、例えば、ｎ型領域２１の深さよりも浅くてもよい。
ｎ型領域２１およびその周囲を囲むｎ-型領域２２を１組とするｎ型領域によって１相分の高電位側領域１１が構成される。ｎ型領域２１およびｎ-型領域２２には、ハイサイド駆動回路２を構成する各回路部（図８参照）が配置される。また、ｎ型領域２１またはｎ-型領域２２の内部には、ＶＢコンタクト領域（ｎ+型コンタクト領域）２３が選択的に設けられている。ｎ型領域２１またはｎ-型領域２２は、ＶＢコンタクト領域２３を介してＶＢコンタクト電極２４に電気的に接続され、電源電圧ＶＢの電位に固定されている。
ｎ型領域２１の内部には、ｐ型ウェル領域２５が選択的に設けられている。ｐ型ウェル領域２５の内部には、ｐ+型コンタクト領域（以下、ＶＳコンタクト領域とする）２６が選択的に設けられている。ｐ型ウェル領域２５は、ＶＳコンタクト領域２６を介してコンタクト電極（ＶＳコンタクト電極）２７に電気的に接続され、ＨＶＩＣ１０のＶＳ端子の電位に固定されている。また、ｐ型ウェル領域２５には、ハイサイド駆動回路２を構成する例えば横型ＮＭＯＳ２８が配置されている。ＶＳコンタクト領域２６およびＶＳコンタクト電極２７は、横型ＮＭＯＳ２８のｐ+型コンタクト領域およびソース電極を兼ねる。
半導体基板２０のおもて面側の表面領域の、ｎ型領域２１およびｎ-型領域２２以外の部分が低電位側領域１２である。低電位側領域１２には、半導体基板２０のおもて面の表面層に、ｐ-型領域３１が設けられている。低電位側領域１２での耐圧を確保するために、ｐ-型領域３１の不純物濃度は、ｎ-型領域２２の不純物濃度よりも高いことが好ましい。ｐ-型領域３１の表面領域には、ｐ型領域３２が設けられている。
ｐ型領域３２は、図示省略する部分でＧＮＤコンタクト領域を介してＧＮＤコンタクト電極に電気的に接続され、接地電圧ＧＮＤの電位に固定されている。ｐ-型領域３１およびｐ型領域３２は、半導体基板２０のおもて面側で半導体基板２０を接地電圧ＧＮＤの電位に固定し、接地電圧ＧＮＤの電位が変動することを抑制する機能を有する。ｐ型領域３２を設けずに、ｐ-型領域３１のみが設けられていてもよい。この場合、相間領域１３にも高抵抗なｐ-型領域３１のみが設けられることとなるため、高電位側領域１１への正孔キャリアの流入量をさらに抑制することができる。
低電位側領域１２の、隣り合うｎ-型領域２２間に挟まれた領域が相間領域１３である。相間領域１３には、高電位側領域１１のＶＳコンタクト電極２７で負電圧サージが発生したときに、自相の高電位側領域１１に流れ込む正孔キャリアの流入源となるＧＮＤコンタクト領域およびＧＮＤコンタクト電極が配置されない。このため、ｐ-型領域３１およびｐ型領域３２から自相の高電位側領域１１内のＶＢコンタクト領域２３に向かって流れ込む正孔キャリアの流入量が低減される。自相の高電位側領域１１への正孔キャリアの流入量が低減されることで、自相の高電位側領域１１から他相の高電位側領域１１へ流れ込む電子キャリアの流入量も低減される。
ｐ-型開口部３３は、ＶＢコンタクト領域２３よりも相間領域１３寄りの部分において、ｎ型領域２１またはｎ-型領域２２を深さ方向に貫通して、基板裏面側のｐ型領域２０ａに達する。基板裏面側のｐ型領域２０ａとは、ｐ--型の半導体基板２０の、ｎ型領域２１、ｎ-型領域２２およびｐ-型領域３１よりも基板おもて面から深い部分に、これらの領域が形成されないことでｐ型領域として残っている部分である。ｐ-型開口部３３は、基板裏面側のｐ型領域２０ａから基板おもて面に露出するようにスリット状に残る半導体基板２０の一部であってもよい。
ｐ-型開口部３３は、他相（Ｖ相）の高電位側領域１１のＶＳコンタクト電極（不図示）で負電圧サージが発生したときに、相間領域１３から自相（Ｕ相）の高電位側領域１１へ流れ込む電子電流４２の経路上に配置される。このため、電子電流４２の経路が高抵抗となり、他相の高電位側領域１１のＶＳコンタクト電極で負電圧サージが発生したときに、相間領域１３から自相へ流れ込む電子キャリアの流入量（電子電流の電流量）を低減することができる。かつ、電子キャリアに対して基板抵抗４３（基板裏面側のｐ型領域２０ａによる抵抗）が高抵抗である。このため、ｐ-型開口部３３を通らずに、ｐ-型領域３１、基板裏面側のｐ型領域２０ａおよびｎ型領域２１の経路で自相（Ｕ相）の高電位側領域１１へ流れ込む電子キャリアも抑制される。
次に、他相（Ｖ相）の高電位側領域１１のＶＳコンタクト電極で負電圧サージが発生したときに、相間領域１３から自相（Ｕ相）の高電位側領域１１へ流れ込む電子キャリアの流入量について検証した。図３は、負電圧サージと電子キャリアの流入量との関係を示すタイミングチャートである。図３（ａ）には、Ｖ相の高電位側領域１１のＶＳコンタクト電極にかかる電圧のタイミングチャートを示す。図３（ｂ）には、比較例（図４）のＵ相の高電位側領域１１へ流れ込む電子電流のタイミングチャートを示す。図３（ｃ）には、実施例（図２）のＵ相の高電位側領域１１へ流れ込む電子電流のタイミングチャートを示す。図４は、比較例の断面構造を示す断面図である。
まず、実施例として、上述した実施の形態１にかかる半導体集積回路装置を作製した。また、図４に示すように、比較例として、相間領域１３にＧＮＤコンタクト領域３４およびＧＮＤコンタクト電極３５を配置し、ｐ-型開口部を備えていない半導体集積回路装置を作製した。すなわち、比較例においては、相間領域１３におけるｐ型領域３２の内部にＧＮＤコンタクト領域（ｐ+型コンタクト領域）３４が選択的に設けられている。ＧＮＤコンタクト電極３５は、ＧＮＤコンタクト領域３４に接する。ＧＮＤコンタクト電極３５の電位ＣＯＭは、接地電圧ＧＮＤの電位である。図４の比較例の各部において、実施例と同じ構成には同一の符号を付している。
図３（ａ）に示すように、通常動作時、Ｖ相の高電位側領域１１のＶＳコンタクト電極には、例えば６００Ｖ程度の電圧Ｖ１が印加される。一方、Ｖ相の高電位側領域１１のＶＳコンタクト電極に負電圧サージが発生している期間（以下、負電圧サージ期間とする）ΔＴ１において、Ｖ相の高電位側領域１１のＶＳコンタクト電極には、急峻に減少し、−５０Ｖ程度のピーク電圧Ｖ２を示した後に急峻に増加する電圧波形の負電圧サージが印加される。
比較例では、相間領域１３のＧＮＤコンタクト領域３４およびＧＮＤコンタクト電極３５が正孔キャリア５３の流入源となる。このため、上記負電圧サージ期間ΔＴ１（＝Ｔ２−Ｔ１）に、Ｖ相の高電位側領域１１に流れ込む正孔電流５１が増加し、それに伴って、Ｕ相の高電位側領域１１に流れ込む電子電流５２が増加する。符号５４は電子キャリアである。したがって、図３（ｂ）に示すように、Ｕ相の高電位側領域１１に流れ込む電子電流５２は、負電圧サージ印加開始時Ｔ１から負電圧サージの増加に伴って急峻に増加して、負電圧サージ期間ΔＴ１中にピーク値Ｉ１に達し、負電圧サージ印加終了時Ｔ２にほぼ０Ａとなる。
一方、実施例においては、相間領域１３にＧＮＤコンタクト領域およびＧＮＤコンタクト電極が存在しない。このため、上記負電圧サージ期間ΔＴ１に、Ｖ相の高電位側領域１１に流れ込む正孔電流４１が抑制され、これによって、Ｕ相の高電位側領域１１に流れ込む電子電流４２も抑制される。したがって、図３（ｃ）に示すように、Ｕ相の高電位側領域１１に流れ込む電子電流４２は、負電圧サージ印加開始時Ｔ１から緩やかに増加し、負電圧サージ印加終了時Ｔ２にピーク値Ｉ２に達する。実施例における電子電流４２のピーク値Ｉ２は、比較例の電子電流５２のピーク値Ｉ１に比べて小さい（Ｉ２＜Ｉ１）。
また、実施例においては、負電圧サージ印加終了後も電子キャリアが残留する。すなわち、負電圧サージ印加終了後も電子電流４２が流れるため、電子電流４２が流れる期間ΔＴ２は負電圧サージ印加開始時Ｔ１よりも長い。しかし、Ｕ相の高電位側領域１１に流れ込む電子電流４２が抑制されているため、実施例における電子電流４２の電流量（積分量）は、例えば、比較例に電子電流５２の電流量の例えば８０％程度となる。また、実施例においては、電子電流４２の経路にｐ-型開口部３３を配置することで、電子電流４２のピーク値Ｉ２が小さくなり、かつ負電圧サージ印加終了後に残留する電子キャリアも低減される。このため、電子電流４２の電流量はさらに小さくなり、例えば比較例に電子電流５２の電流量の１／３程度にすることができる。
以上、説明したように、実施の形態１によれば、相間領域にＧＮＤコンタクト領域およびＧＮＤコンタクト電極を配置しないことで、自相の高電位側領域のＶＳコンタクト電極に負電圧サージが発生したときに、自相の高電位側領域に流れ込む正孔キャリアの流入量を低減させることができる。これにより、自相の高電位側領域から他相の高電位側領域へ流れ込む電子キャリアの流入量を低減させることができる。また、実施の形態１によれば、自相の高電位側領域での負電圧サージ発生時に、自相の高電位側領域から他相の高電位側領域へ流れ込む電流の経路にｐ-型開口部を配置することで、さらに電子キャリアの流入量を低減させることができる。
（実施の形態２）
次に、実施の形態２にかかる半導体集積回路装置の構造について説明する。図５は、実施の形態２にかかる半導体集積回路装置の平面レイアウトを示す平面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、高電位側領域１１をストライプ状の平面レイアウトに配置した点である。
以上、説明したように、実施の形態２によれば、高電位側領域の平面レイアウトを種々変更した場合においても、相間領域にＧＮＤコンタクト領域およびＧＮＤコンタクト電極を配置しないことで、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、実施の形態１と同様に高電位側領域にｐ-型開口部を配置することで、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
次に、実施の形態３にかかる半導体集積回路装置の構造について説明する。図６は、実施の形態３にかかる半導体集積回路装置の平面レイアウトを示す平面図である。実施の形態３にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、自相の高電位側領域１１に配置されるハイサイド駆動回路２のＲＳラッチ５を含む複数の回路部と、ＨＶＮＭＯＳ４ａ，４ｂとの間にｐ-型開口部６３を配置した点である。
ｐ-型開口部６３は、例えば、他相の高電位側領域１１内の回路部およびＶＢコンタクト領域と相間領域１３との間から、これら回路部とＨＶＮＭＯＳ４ａ，４ｂとの間まで延在する例えば凹状の平面形状であってもよい。ハイサイド駆動回路２のＲＳラッチ５を含む複数の回路部とは、例えば、レベルシフト回路４のＨＶＮＭＯＳ４ａ，４ｂ以外の回路部や、ロジック回路、ローパスフィルタおよびＲＳラッチ５等の回路部２１５、ドライバ回路２１６である。
以上、説明したように、実施の形態３によれば、ハイサイド駆動回路のＲＳラッチを含む複数の回路部から、ＨＶＮＭＯＳのドレインに電子キャリアが流れ込むことを防止することができるため、ＨＶＮＭＯＳが誤動作することを防止することができる。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。また、本発明は、導電型を反転させても同様に成り立つ。
以上のように、本発明にかかる半導体集積回路装置は、インバータなどの電力変換装置や種々の産業用機械などの電源装置などに使用される半導体集積回路装置に有用である。
１ 入力信号処理回路
２ ハイサイド駆動回路
３ ローサイド駆動回路
４ レベルシフト回路
４ａ，４ｂ ＨＶＮＭＯＳ
５ ＲＳラッチ
１０ ＨＶＩＣ
１１ 高電位側領域
１２ 低電位側領域
１３ 相間領域
２０ ｐ--型の半導体基板
２０ａ ｐ型領域
２１ ｎ型領域
２２ ｎ-型領域
２３ ＶＢコンタクト領域（ｎ+型コンタクト領域）
２４ ＶＢコンタクト電極
２５ ｐ型ウェル領域
２６ ＶＳコンタクト領域（ｐ+型コンタクト領域）
２７ ＶＳコンタクト電極
２８ 横型ＮＭＯＳ
３１ ｐ-型領域
３２ ｐ型領域
３３，６３ ｐ-型開口部
３４ ＧＮＤコンタクト領域（ｐ+型コンタクト領域）
３５ ＧＮＤコンタクト電極
４１，５１ 正孔電流
４２，５２ 電子電流
４３ 基板抵抗
５３ 正孔キャリア
２００ ３相インバータ
２０１〜２０３ ハーフブリッジ回路
２０４ ハーフブリッジ回路の出力点
２０５ 負荷
２０６，２０７ スイッチング素子
２１５ ロジック回路、ローパスフィルタおよびＲＳラッチ等の回路部
２１６ ドライバ回路
ＣＯＭ ＧＮＤコンタクト電極の電位
ＧＮＤ 接地電圧
Ｉ１，Ｉ２ 電子電流のピーク値
ＩＮ１，ＩＮ２ 入力端子
Ｔ１ 負電圧サージ印加開始時
Ｔ２ 負電圧サージ印加終了時
Ｖ１ 通常時のＶＳ端子電圧
Ｖ２ 負電圧サージのピーク電圧
ＶＢ 電源電圧
Ｖｃｃ ３相インバータの電源電位
ΔＴ１ 負電圧サージ期間
ΔＴ２ 実施例の電子電流が流れる期間

Claims (6)

  1. 半導体基板の表面層に選択的に設けられた第１導電型の第１半導体領域と、
    前記第１半導体領域の内部に選択的に設けられた第２導電型の第２半導体領域と、
    半導体基板の表面層の、前記第１半導体領域以外の部分からなる第２導電型の第３半導体領域と、
    前記第１半導体領域に接する第１電極と、
    前記第２半導体領域に接する第２電極と、
    前記第３半導体領域に接する第３電極と、
    を備え、
    前記第１半導体領域、前記第２半導体領域、前記第１電極および前記第２電極で構成される高電位側領域が複数配置され、
    前記第３電極は、隣り合う前記高電位側領域間に挟まれた相間領域以外の部分で前記第３半導体領域に接しており、
    前記相間領域には、前記第３半導体領域のみが配置されていることを特徴とする半導体集積回路装置。
  2. 前記第１半導体領域の内部に選択的に設けられ、前記第１半導体領域を深さ方向に貫通する第２導電型の第４半導体領域をさらに備え、
    前記第１電極は、前記第１半導体領域の内部の相対的に不純物濃度の高い第５半導体領域に接しており、
    前記第４半導体領域は、前記第４半導体領域と同じ前記高電位側領域に配置された前記第５半導体領域と、前記相間領域と、の間に配置されていることを特徴とする請求項１に記載の半導体集積回路装置。
  3. 前記高電位側領域に配置された１つ以上の回路部をさらに備え、
    前記第４半導体領域は、前記第４半導体領域と同じ前記高電位側領域に配置された前記第５半導体領域と、前記相間領域を挟んで隣り合う他の前記高電位側領域に配置された前記回路部と、の間に配置されていることを特徴とする請求項２に記載の半導体集積回路装置。
  4. 前記第１半導体領域の内部に選択的に設けられ、前記第１半導体領域を深さ方向に貫通する第２導電型の第４半導体領域と、
    前記第１半導体領域に配置された１つ以上の回路部と、
    をさらに備え、
    前記第４半導体領域は、前記第４半導体領域と同じ前記高電位側領域に配置された前記回路部と、前記相間領域と、の間に配置されていることを特徴とする請求項１に記載の半導体集積回路装置。
  5. 前記第４半導体領域は、前記第４半導体領域と同じ前記高電位側領域に配置された前記
    回路部と、前記相間領域を挟んで隣り合う他の前記高電位側領域に配置された前記回路部
    と、の間に配置されていることを特徴とする請求項４に記載の半導体集積回路装置。
  6. 前記回路部は、１ビットの情報を保持する論理回路であることを特徴とする請求項３〜
    ５のいずれか一つに記載の半導体集積回路装置。
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