JP5872766B2 - 半導体装置および半導体パッケージ - Google Patents
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Description
この構成によれば、トランジスター領域では、半導体層の厚さを、トランジスターの耐圧確保のために必要な厚さとし、その一方で、ダイオード領域では、半導体層の厚さを必要最小限とすることができる。これにより、ショットキバリアダイオードの直流抵抗を低減できるから、その順方向電圧を低くすることができる。つまり、半導体層の厚さを、トランジスター領域およびダイオード領域のそれぞれにおいて最適化することができるので、トランジスターおよびショットキバリアダイオードが1つのチップ内に形成されている構成において、トランジスターの耐圧を確保しつつ、ショットキバリアダイオードの順方向電圧を低くすることができる。
前記ダイオード領域における前記半導体層の厚さが、2.5μm以上であることが好ましい(請求項3)。
この構成によれば、ショットキバリアダイオードにおける最低限の耐圧を確保できる。
この構成によれば、第1トレンチを形成する工程と、ダイオード領域における半導体層を表面側から研削して薄くする工程とを同一工程で同時に実行することができるので、製造工程数の削減によって半導体装置の製造コストの低下を図ることができる。その結果、安価で高性能な半導体装置を提供することができる。
前記第1トレンチの深さが、1μm以上であることが好ましい(請求項7)。
前記第1トレンチの内面に、SiO2からなるゲート絶縁膜が形成されていることが好ましい(請求項8)。前記第1トレンチにおける前記ゲート絶縁膜の内側に、ポリシリコンからなるゲート電極が埋め込まれていることが好ましい(請求項9)。
トランジスター領域のトランジスターがONのときにダイオード領域のショットキバリアダイオードがOFFすることにより、ダイオード領域から半導体層の放熱を図ることができる。また、トランジスターがOFFのときは、トランジスター領域から半導体層の放熱を図ることができる。こうして半導体装置の温度上昇を阻止できる。とくに、トランジスター領域がダイオード領域を取り囲んだ配置とすることによって、一方の領域を介して、他方の領域の放熱を図ることができるから、半導体装置の温度上昇を効果的に抑制できる。そして、ダイオード領域が複数ある場合、これらのダイオード領域を所定の間隔を隔てて均一に分布するように分散配置すると、半導体装置の温度上昇をより効果的に抑制できる。
この発明の半導体パッケージは、前記半導体装置と、この半導体装置を覆う樹脂パッケージとを含む(請求項16)。
図1は、本発明の一実施形態に係る半導体装置の模式的な平面図である。図2は、本発明の別の実施形態に係る半導体装置の模式的な平面図である。
本発明の一実施形態に係る半導体装置1は、平面視四角形のチップ状に形成されている。平面視における半導体装置1の四辺のそれぞれの長さは、たとえば、数mm程度である。
複数のダイオード領域Cは、アクティブ領域Bの全域において均一に分布するように分散配置(離散配置)されている。具体的には、複数のダイオード領域Cは、互いに間隔を空け、図1に示すように千鳥状に配列されていてもよいし、図2に示すように行列状に配列されていてもよい。
図3は、図1または図2において点線で囲んだ部分(1つのダイオード領域Cおよびその周囲のトランジスター領域D)を抜き出して示している。
各ダイオード領域Cは、平面視で正方形状である。平面視において、各ダイオード領域Cは、トランジスター領域Dに取り囲まれている。
図5に示すように、半導体装置1は、半導体基板20と、裏面電極21と、半導体層22と、ゲート絶縁膜23と、ゲート電極24と、酸化膜25と、絶縁層26と、第1金属膜27と、第2金属膜29と、ソース電極28と、配線層30とを備えている。
半導体基板20は、n+型の半導体(たとえば、シリコン)からなる。
半導体層22は、半導体基板20の表面(図5における上面)上に積層されている。半導体層22は、半導体基板20よりも低濃度のn−型の半導体からなる。図5の半導体層22において、上面を、表面22Aといい、下面を、裏面22Bということにする。半導体層22全体の厚さは、たとえば4μmである。
図5は、ダイオード領域Cとトランジスター領域Dとの境界近傍における半導体層22を示しており、ダイオード領域Cにおける半導体層22は、トランジスター領域Dにおける半導体層22よりも薄い。そのため、ダイオード領域Cにおける半導体層22の表面22Aは、トランジスター領域Dにおける半導体層22の表面22Aよりも半導体基板20側の深い位置にある。そのため、半導体層22の表面22Aは、ダイオード領域Cにおいて半導体基板20側へ凹んでいる。一方、半導体層22の裏面22Bは、ダイオード領域Cおよびトランジスター領域Dの全域に亘って平坦であり、半導体層22の表面22Aと平行に延びている。
ゲート電極24は、たとえばポリシリコンからなる。ゲート電極24は、第1トレンチ12内においてゲート絶縁膜23の内側に埋め込まれている。
酸化膜25は、SiO2からなり、トランジスター領域Dにおける半導体層22の表面22Aのほぼ全域を覆っている。
前述した第2トレンチ13は、絶縁層26の表面(図1における上面)から掘り下がり、絶縁層26および酸化膜25を貫通して、さらに、半導体層22においてn+型半導体層32を貫通してp−型半導体層31の層厚途中まで到達している。第2トレンチ13は、トランジスター領域Dにおける半導体層22において、第1トレンチ12を避けた位置に形成されていて、この位置における半導体層22の表面22Aから掘り下がって形成されている。第2トレンチ13の底面13Aと半導体層22の裏面22Bとの間隔Sは、前述した間隔Pより小さく、間隔Qおよび間隔Rより大きい。つまり、ダイオード領域Cにおける半導体層22の表面22Aは、第2トレンチ13の底面13Aよりも深い位置にある。
第1金属膜27は、n−型のシリコンとの接合によりショットキ接合を形成する金属(たとえば、チタン(Ti)、モリブデン(Mo)、パラジウム(Pd)またはチタンナイトライド(TiN))を含む。第1金属膜27は、第2トレンチ13の内面の全域に接するように形成されていて、この状態で、n+型半導体層32およびp+型半導体層33に対して電気的に接続(オーミック接触)している。このように、第2トレンチ13は、n+型半導体層32およびp+型半導体層33にコンタクトをとるためのものである。
第2金属膜29は、チタンまたはチタンナイトライドからなり、第1金属膜27の表面全域と、ソース電極28において第2トレンチ13から露出された面(図5における上面)とを覆っている。
これにより、トランジスター領域Dでは、個々のトランジスターセル11Aが構成されている。トランジスターセル11Aでは、p−型半導体層31がボディ領域となり、半導体基板20およびn−型半導体層34がドレイン領域となり、n+型半導体層32がソース領域となる。トランジスターセル11A(トランジスター11)は、ゲート電極24が埋め込まれた第1トレンチ12を有することから、いわゆるトレンチゲート型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)である。また、トランジスターセル11A内では、p−型半導体層31およびn−型半導体層34によって寄生ダイオードが構成されている。
ダイオード領域Cにおける半導体層22の表面22Aと裏面22Bとの間隔Qが小さい程、トランジスター領域Dにおける半導体層22の表面22Aと裏面22Bとの間隔Pと間隔Qとの差が大きくなる。この場合、ショットキバリアダイオード10における半導体層22の直流抵抗を低減できるとともに、前述した段差面22Cにおけるショットキ接合面を増やすことができるので、ショットキバリアダイオード10において順方向電圧を低くすることができ、ショットキバリアダイオード10の性能向上を図ることができる。しかし、ショットキバリアダイオード10における耐圧を最低限確保するために、間隔Qは、2.5μm以上であることが好ましい。
まず、図6Aに示すように、公知の方法により、半導体基板20を作製する。
次いで、図6Bに示すように、半導体基板20の表面からエピタキシャル成長させることによって、半導体基板20上に半導体層22を形成する。
次いで、半導体層22の表層部にp型不純物(たとえば、ホウ素)がイオン注入される。その後、アニール処理することによりp型不純物が活性化され、図6Cに示すように、半導体層22の表層部にp−型半導体層31が形成される。半導体層22においてp−型半導体層31よりも半導体基板20側の部分は、n−型半導体層34である。
次いで、レジストパターン(図示せず)をマスクとするエッチングにより、半導体層22が表面22A側から掘り込まれる。これにより、図6Eに示すように、ダイオード領域Cにおける半導体層22には、裏面22B側へ凹む凹部35が形成され、トランジスター領域Dにおける半導体層22には、第1トレンチ12が形成される。凹部35の底面35Aと、第1トレンチ12の底面12Aとは、半導体層22の厚さ方向に関して同じ位置にあり、面一になっている。
次いで、図6Gに示すように、第1トレンチ12におけるゲート絶縁膜23の内側に、ポリシリコンからなるゲート電極24を埋め込む。
次いで、図6Iに示すように、たとえば高密度中のCVDによって、BPSGなどのガラスからなる層(ガラス層)37をSiO2膜36上に積層する。
次いで、第2トレンチ13を介して、半導体層22の表層部に選択的にp型不純物(たとえば、ホウ素)がイオン注入される。その後、アニール処理することによりp型不純物が活性化され、図6Kに示すように、p−型半導体層31において第2トレンチ13の近傍の領域にp+型半導体層33が形成される。
次いで、図6Mに示すように、チタンからなる第1金属膜27が、第2トレンチ13の内面の全域と、絶縁層26の表面および段差面と、酸化膜25の段差面と、ダイオード領域Cおよびトランジスター領域Dにおける半導体層22の表面22Aおよび段差面22Cにおいて露出されている全域とに形成される。
次いで、チタンからなる第2金属膜29が、第1金属膜27の表面全域と、ソース電極28において第2トレンチ13から露出された面とに形成され、さらに、アルミニウムからなる配線層30が第2金属膜29上に積層される。そして、半導体基板20の裏面に裏面電極21が形成されると、図5に示す半導体装置1が完成する。なお、この実施形態では、第1トレンチ12を形成するときに凹部35を同時に形成しているが(図6E参照)、これはあくまでも一例であり、たとえば、第2トレンチ13を形成するときに(図6J参照)、凹部35を同時に形成するように製造工程を変更できる。
次に、前述した実施形態とは別の実施形態について説明するが、以降の実施形態において、前述した実施形態で説明した部分と対応する部分には、同一の参照符号を付し、その詳細な説明を省略する。図7および図8のいずれの場合においても、平面視において、トランジスター領域Dは、ダイオード領域Cを取り囲んでいる(図1および図2参照)。
図7に示す半導体装置1は、前述した半導体基板20、裏面電極21、半導体層22、ゲート絶縁膜23およびゲート電極24と、絶縁層40と、金属膜41とを備えている。
半導体基板20は、n+型の半導体からなる。裏面電極21は、半導体基板20の裏面(図7における下面)の全域を覆っていて、半導体基板20の裏面にオーミック接触している。
図7は、ダイオード領域Cとトランジスター領域Dとの境界近傍における半導体層22を示しており、ダイオード領域Cにおける半導体層22は、トランジスター領域Dにおける半導体層22よりも薄い。そのため、ダイオード領域Cにおける半導体層22の表面22Aは、トランジスター領域Dにおける半導体層22の表面22Aよりも半導体基板20側の深い位置にある。そのため、半導体層22の表面22Aは、ダイオード領域Cにおいて半導体基板20側へ凹んでいる。トランジスター領域Dにおける半導体層22の表面22Aと裏面22Bとの間隔Pは、ダイオード領域Cにおける半導体層22の表面22Aと裏面22Bとの間隔Qより大きい。ダイオード領域Cにおける半導体層22の厚さは、2.5μm以上である。
ゲート電極24は、ポリシリコンからなり、第1トレンチ12におけるゲート絶縁膜23の内側に埋め込まれている。
絶縁層40は、SiO2からなり、トランジスター領域Dにおける半導体層22の表面22Aを選択的に覆っている。絶縁層40は、半導体層22の表面22A側にはみ出たゲート電極24の表面(図7における上面)の全域を覆いつつ、ゲート電極24の周りのゲート絶縁膜23につながっているとともに、第1トレンチ12の周りのn+型半導体層32およびp−型半導体層31のそれぞれの表面に対して部分的に接触している。
そのため、トランジスター領域Dでは、トランジスターセル11Aが構成され、半導体基板20およびn−型半導体層42がドレイン領域となり、n+型半導体層32がソース領域となり、p−型半導体層31がボディ領域となる。また、トランジスターセル11A内では、p−型半導体層31およびn−型半導体層42によって寄生ダイオードが構成されている。
また、ダイオード領域Cでは、裏面電極21が半導体基板20に対してオーミック接触しているとともに、金属膜41が半導体層22の表面22Aに対してショットキ接合していることから、ショットキバリアダイオード10が構成されている。
図8に示す半導体装置1は、前述した半導体基板20、裏面電極21および半導体層22と、ゲート絶縁膜50と、ゲート電極51と、絶縁膜52と、金属膜53とを備えている。
半導体層22は、エピタキシャル成長によって、半導体基板20の表面(図8における上面)上に積層されている。半導体層22は、半導体基板20よりも低濃度のn−型の半導体からなる。図8の半導体層22において、上面を、表面22Aといい、下面を、裏面22Bということにする。
ゲート電極51は、たとえばポリシリコンからなり、ゲート絶縁膜50上に積層されている。
金属膜53は、n−型のシリコンとの接合によりショットキ接合を形成する金属(前述したチタン、モリブデン、パラジウムまたはチタンナイトライド)を含む。金属膜53は、絶縁膜52と、ダイオード領域Cおよびトランジスター領域Dのそれぞれにおける半導体層22の表面22Aの全域と、半導体層22におけるダイオード領域Cとトランジスター領域Dとの境界をなす段差面22Cとを覆っている。金属膜53は、ダイオード領域Cにおける半導体層22(厳密には、後述するn−型半導体層56)の表面22Aおよび段差面22Cに対してショットキ接合している。金属膜53は、前述した複数の外部電極2のうち対応するものに対して電気的に接続されている(図1および図2参照)。また、ゲート電極51は、図示しない中継配線を介して、対応する外部電極2に対して電気的に接続されている。
これにより、トランジスター領域Dでは、個々のトランジスターセル11Aが構成され、半導体基板20およびn−型半導体層56がドレイン領域となり、n+型半導体層55がソース領域となり、p−型半導体層54がボディ領域となる。また、トランジスターセル11A内では、p−型半導体層54およびn−型半導体層56によって寄生ダイオードが構成されている。
また、ダイオード領域Cでは、裏面電極21が半導体基板20に対してオーミック接触しているとともに、金属膜53が半導体層22(n−型半導体層56)の表面22Aおよび段差面22Cに対してショットキ接合していることから、ショットキバリアダイオード10が構成されている。
図9を参照して、半導体パッケージ60は、前述したいずれかの半導体装置1と、金属製のリードフレーム61と、樹脂パッケージ65とを含んでいる。
半導体装置1は、リードフレーム61に接合されている。リードフレーム61は、矩形板状のダイパッド62と、ダイパッド62の一辺に対して間隔を隔てて配置されるリード63Aと、ダイパッド62における別の辺から延び出たリード63Bとを含んでいる。リード63Aおよびリード63Bは、それぞれ複数(ここでは、4つ)ある。
図10は、本発明の半導体装置を適用したDC−DCコンバータの回路図である。
トレンチ型のトランジスター11(トランジスターセル11A)において、第1トレンチ12の底面12Aと、ダイオード領域Cにおける半導体層22の表面22Aとが、半導体層22の厚さ方向に関して同じ位置にある(図5および図7参照)。これにより、第1トレンチ12を形成する工程と、ダイオード領域Cにおける半導体層22を表面22A側から研削して薄くする工程(凹部35を形成する工程)とを同一工程で同時に実行することができる(図6E参照)。そのため、製造工程数の削減によって半導体装置1の製造コストの低下を図ることができる。その結果、安価で高性能な半導体装置1を提供することができる。
10 ショットキバリアダイオード
11 トランジスター
12 第1トレンチ
12A 底面
13 第2トレンチ
13A 底面
21 裏面電極
22 半導体層
22A 表面
22B 裏面
23 ゲート絶縁膜
24 ゲート電極
27 第1金属膜
31 p−型半導体層
32 n+型半導体層
34 n−型半導体層
41 金属膜
53 金属膜
60 半導体パッケージ
65 樹脂パッケージ
C ダイオード領域
D トランジスター領域
Claims (16)
- 半導体層と、
前記半導体層に形成され、トランジスターを構成するトランジスター領域と、
前記半導体層に形成され、ショットキバリアダイオードを構成するダイオード領域と、
前記トランジスターに対して電気的に接続されるとともに、前記ダイオード領域における前記半導体層にショットキ接合する金属膜と、
前記金属膜の表面を覆い、配線層が積層される第2金属膜とを含み、
前記ダイオード領域における前記半導体層の表面から裏面側へ凹む凹部が形成されていることにより、前記ダイオード領域における前記半導体層が、前記トランジスター領域における前記半導体層よりも薄く、
前記トランジスターが、前記トランジスター領域における前記半導体層の表面から掘り下がった第1トレンチを有するトレンチ型トランジスターであり、ボディ領域、ドレイン領域およびソース領域を含み、
前記半導体層には、前記ソース領域にコンタクトをとるための第2トレンチが、前記トランジスター領域における前記半導体層の表面から掘り下がって形成され、
前記ダイオード領域における前記半導体層の表面が、前記第2トレンチの底面よりも深い位置にあり、
前記第2トレンチの深さと前記凹部の深さとが同じである、半導体装置。 - 前記ダイオード領域における前記半導体層が、前記トランジスター領域における前記半導体層よりも1μm以上薄い、請求項1に記載の半導体装置。
- 前記ダイオード領域における前記半導体層の厚さが、2.5μm以上である、請求項1または2に記載の半導体装置。
- 前記第1トレンチの底面と、前記ダイオード領域における前記半導体層の表面とが、前記半導体層の厚さ方向に関して同じ位置にある、請求項1〜3のいずれか一項に記載の半導体装置。
- 前記半導体層の厚さ方向において、前記第1トレンチの底面が、前記ダイオード領域における前記半導体層の表面と比べて、前記半導体層の裏面から遠い位置にある、請求項1〜3のいずれか一項に記載の半導体装置。
- 前記半導体層の厚さ方向において、前記第1トレンチの底面が、前記ダイオード領域における前記半導体層の表面と比べて、前記半導体層の裏面に近い位置にある、請求項1〜3のいずれか一項に記載の半導体装置。
- 前記第1トレンチの深さが、1μm以上である、請求項4〜6のいずれか一項に記載の半導体装置。
- 前記第1トレンチの内面に、SiO2からなるゲート絶縁膜が形成されている、請求項4〜7のいずれか一項に記載の半導体装置。
- 前記第1トレンチにおける前記ゲート絶縁膜の内側に、ポリシリコンからなるゲート電極が埋め込まれている、請求項8に記載の半導体装置。
- 前記半導体層の厚さ方向から見た平面視において、前記第1トレンチおよび前記第2トレンチが交互に配置されている、請求項1〜9のいずれか一項に記載の半導体装置。
- 前記第1トレンチおよび前記第2トレンチが、ストライプ状に形成されている、請求項10に記載の半導体装置。
- 前記第1トレンチが、内側に前記第2トレンチが配置される網目領域を有する網目状に形成されている、請求項10に記載の半導体装置。
- 前記半導体層の厚さ方向から見た平面視において、前記トランジスター領域が、前記ダイオード領域を取り囲んでいる、請求項1〜12のいずれか一項に記載の半導体装置。
- 前記金属膜が、チタン、モリブデン、パラジウムまたはチタンナイトライドを含む、請求項1〜13のいずれか一項に記載の半導体装置。
- 前記半導体基板の裏面にオーミック接触する裏面電極をさらに含む、請求項1〜14のいずれか一項に記載の半導体装置。
- 請求項1〜15のいずれか一項に記載の半導体装置と、前記半導体装置を覆う樹脂パッケージとを含む、半導体パッケージ。
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