JP5869902B2 - 半導体装置の製造方法及びウェハ - Google Patents

半導体装置の製造方法及びウェハ Download PDF

Info

Publication number
JP5869902B2
JP5869902B2 JP2012029904A JP2012029904A JP5869902B2 JP 5869902 B2 JP5869902 B2 JP 5869902B2 JP 2012029904 A JP2012029904 A JP 2012029904A JP 2012029904 A JP2012029904 A JP 2012029904A JP 5869902 B2 JP5869902 B2 JP 5869902B2
Authority
JP
Japan
Prior art keywords
bump
insulating film
pad electrode
semiconductor device
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012029904A
Other languages
English (en)
Other versions
JP2013168453A (ja
Inventor
昭範 油谷
昭範 油谷
康志 副島
康志 副島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2012029904A priority Critical patent/JP5869902B2/ja
Priority to US13/752,194 priority patent/US9070754B2/en
Publication of JP2013168453A publication Critical patent/JP2013168453A/ja
Application granted granted Critical
Publication of JP5869902B2 publication Critical patent/JP5869902B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10Measuring as part of the manufacturing process
    • H01L22/14Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/034Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05571Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/11001Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/11001Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/11009Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for protecting parts during manufacture
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/114Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146Plating
    • H01L2224/11462Electroplating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/1147Manufacturing methods using a lift-off mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/118Post-treatment of the bump connector
    • H01L2224/11848Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849Reflowing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13021Disposition the bump connector being disposed in a recess of the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13022Disposition the bump connector being at least partially embedded in the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13026Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
    • H01L2224/13027Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body the bump connector being offset with respect to the bonding area, e.g. bond pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1451Function
    • H01L2224/14515Bump connectors having different functions
    • H01L2224/14517Bump connectors having different functions including bump connectors providing primarily mechanical bonding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1751Function
    • H01L2224/17515Bump connectors having different functions
    • H01L2224/17517Bump connectors having different functions including bump connectors providing primarily mechanical support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/94Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3192Multilayer coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Description

本発明は、半導体装置の製造方法及びウェハに関し、特にバンプを有する半導体装置の製造方法及びウェハに関する。
半導体装置のバンプは、例えば特許文献1に記載されているように、電界めっき法によって形成されている。バンプは、以下の工程で形成されている。
まず、ウェハの全面上にシードメタルを形成する。次いで、このシードメタル上にレジスト膜を形成し、このレジスト膜を露光及び現像する。これにより、レジストパターンが形成される。このレジストパターンは、バンプが形成されるべき領域に、開口を有している。開口の底面にはシードメタル膜が露出している。
次いで、ウェハの縁に位置するシードメタル膜に電極を接続して通電し、かつウェハをめっき液に浸漬させる。これにより、レジストパターンの開口内には、バンプが成長する。
なお、ウェハの状態の半導体チップは、特許文献2〜4に記載されているように、ダイシングによって個片化されている。
特開2004−18964号公報 特開2007−273941号公報 特開2007−214268号公報 特開2004−200195号公報
ウェハをめっき液に浸漬させて電界めっきを行うとき、ウェハの周縁部は、電極にめっき液が付着することを抑制するために、シール部材によって保護されている。このシールリングに成長したバンプが付着すると、シール部材がウェハから取り外しにくくなる。シールリングにバンプが付着することを抑制するためには、シールリングから一定の距離内に位置する領域にバンプを形成しないようにする必要がある。このためには、レジスト膜の露光工程において、ウェハの縁に位置するレジスト膜を、遮光リングにより露光しないようにすることが好ましい。
しかし本発明者が検討した結果、バンプが形成される領域と、遮光リングの縁とが交差すると、この交差部分に微小なバンプが形成されることが判明した。このような微小なバンプが形成されると、半導体チップのプローブ検査工程において、微小なバンプがプローブ針に付着し、半導体チップから剥がれる可能性が出てくる。プローブ針にバンプが付着すると、次の半導体チップを正常に検査できなくなる恐れがある。
その他の課題と新規な特徴は、本発明書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、パッド電極が形成されている層の上には、バンプ形成用絶縁膜が形成される。バンプ形成用絶縁膜には、第1開口が形成される。第1開口は、第1パッド電極上に位置している。第1パッド電極は、製品化される半導体チップとなる有効領域に形成されている。また製品化されない半導体チップとなる非有効領域には、第2パッド電極が形成されている。第1パッド電極上のバンプは、感光性膜のバンプ形成用開口の中で成長する。感光性膜を露光するとき、ウェハの周辺部は遮光部材で遮光される。そして第2パッド電極のうち遮光部材の縁と交わる第3パッド電極は、全体がバンプ形成用絶縁膜から露出される。
また他の実施の形態によれば、製品化されない非有効領域には、ダミーバンプが形成される。ダミーバンプは、枠形状を有している。ダミーバンプを形成するためのダミー開口は、バンプを形成するためのバンプ形成用開口よりも面積が大きい。
前記実施の形態によれば、半導体チップのプローブ検査工程において、バンプがプローブ針に付着し、半導体チップから剥がれることを抑制できる。
第1の実施形態に係る半導体装置の製造方法の一部を説明するための図である。 ウェハから切り出された半導体チップを用いた半導体パッケージの一例を示す図である。 図1の拡大図である。 図3のA−A´断面を示す図である。 図4の変形例を示す図である。 図3の変形例を示す図である。 図6のA−A´断面を示す図である。 (a)はバンプの構造を示す拡大図であり、(b)はダミーバンプの構造を示す拡大図である。 ダミーバンプの変形例を示す図である。 半導体装置の製造方法を示す断面図である。 半導体装置の製造方法を示す断面図である。 半導体装置の製造方法を示す断面図である。 半導体装置の製造方法を示す断面図である。 第1の実施形態の作用及び効果を説明するための図である。 第2の実施形態に係る半導体装置の製造方法の要部を示す平面図である。 図15に示した非有効領域の拡大図である。 図16に示した非有効領域DCHAの角部の拡大図である。 第2の実施形態に係る半導体装置の製造方法を示す断面図である。 第2の実施形態に係る半導体装置の製造方法を示す断面図である。 第2の実施形態の効果を説明するグラフである。 第2の実施形態の効果を説明するグラフである。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
(第1の実施形態)
図1は、第1の実施形態に係る半導体装置の製造方法の一部を説明するための図である。本図に示す工程は、ウェハWFの状態の半導体チップを検査する工程である。本図に示す例では、半導体チップの検査を効率的に行うために、複数の半導体チップを同時に検査する。そして同一のテスト領域TEに属する半導体チップは、同時に検査される。ウェハのうち中央側に位置する部分は、製品化される半導体チップとなる有効領域CHAであるが、ウェハの縁に位置する部分は、製品化されない半導体チップとなる非有効領域DCHAである。
テスト領域TEの大きさは、テストに用いられるプローブカードごとに固有の値である。このため、ウェハWFの外側に位置する有効領域CHAの検査を行うとき、プローブカードのプローブ針は、有効領域CHAのみではなく非有効領域DCHAにも接触する。
図2は、ウェハWFから切り出された半導体チップCHPを用いた半導体パッケージの一例を示す図である。本図に示す例において、半導体チップCHPは配線基板INTの一面上にフリップチップ実装されている。半導体チップCHPは、バンプBMPを介して配線基板INTの配線に接続している。配線基板INTのうち半導体チップCHPとは逆側の面には、ハンダボールSOBが設けられている。ハンダボールSOBとバンプBMPは、配線基板INT内の配線を介して互いに接続している。
図3は、図1の拡大図である。ウェハWFの有効領域CHAには、複数のバンプBMP(第1バンプ)が形成されている。バンプBMPは、半導体チップの能動面側に形成されている。さらにウェハWFの非有効領域DCHAには、複数のダミーバンプDBMP1が形成されている。非有効領域DCHAにおけるダミーバンプDBMP1のレイアウトは、有効領域CHAにおけるバンプBMPのレイアウトと同一である。そしてダミーバンプDBMP1のうち最外周に位置するバンプの一部は、他のバンプよりも小さいダミーバンプDBMP2(第2バンプ)となっている。ダミーバンプDBMP2は、平面視で遮光部材CVLの内周側の縁と交差している。遮光部材CVLは、後述するように、バンプBMP及びダミーバンプDBMP1,DBMP2を形成する工程で用いられる。
図4は、図3のA−A´断面を示している。有効領域CHAは、複数の第1パッド電極PAD1を有している。非有効領域DCHAは、複数の第2パッド電極PAD2を有している。第1パッド電極PAD1及び第2パッド電極PAD2は、いずれも最上層の層間絶縁膜INS上に形成されている。第1パッド電極PAD1上、第2パッド電極PAD2上、及び層間絶縁膜INS上には、保護絶縁膜CVFが形成されている。保護絶縁膜CVFは、例えばSiON又はSiOにより形成されている。保護絶縁膜CVFには、開口が形成されている。この開口は、第1パッド電極PAD1上に位置している。また本図に示す例では、保護絶縁膜CVFのうち第2パッド電極PAD2上に位置する部分には、開口が形成されていない。
有効領域CHAにおいて、保護絶縁膜CVF上及び第1パッド電極PAD1上には、バンプ形成用絶縁膜SRが形成されている。バンプ形成用絶縁膜SRは、例えばポリイミド膜である。ただし、第3パッド電極PAD3の全体の上には、バンプ形成用絶縁膜SRが形成されていない。本図に示す例では、非有効領域DCHAの全域からバンプ形成用絶縁膜SRが除去されている。
バンプ形成用絶縁膜SRには、第1開口OP1が形成されている。第1開口OP1は、第1パッド電極PAD1上に位置している。第1開口OP1の底面上及び側壁上には、シードメタル膜SEMが形成されている。シードメタル膜SEMのうち第1開口OP1の底面に位置する部分は、第1パッド電極PAD1に接続している。そしてシードメタル膜SEM上には、バンプBMPが形成されている。シードメタル膜SEMは、バンプBMPをめっき成長させるときのシートとなっている。
また、保護絶縁膜CVFのうち第2パッド電極PAD2の上に位置する部分にも、シードメタル膜SEMが形成されている。このシードメタル膜SEM上には、ダミーバンプDBMP1が形成されている。第2パッド電極PAD2のうち最も外側に位置するパッド電極は、第3パッド電極PAD3である。そして第3パッド電極PAD3上のダミーバンプDBMP1は、ダミーバンプDBMP2となっている。ダミーバンプDBMP1のうちダミーバンプDBMP2以外のバンプは、バンプBMPとほぼ同様の大きさである。一方、ダミーバンプDBMP2は、バンプBMPよりも小さい。そしてダミーバンプDBMP2の下に位置するシードメタル膜SEMも、バンプBMPの下に位置するシードメタル膜SEMよりも小さい。
ダミーバンプDBMP1,DBMP2を設けない場合、バンプ形成のための電界めっきにおいて、最も外側に位置する有効領域CHAの電流密度が他の有効領域CHAと異なる可能性が出てくる。この場合、最も外側に位置する有効領域CHAのバンプBMPの大きさが異常となってしまう。
なお、ダミーバンプDBMP2は、保護絶縁膜CVFのうち平坦な領域上に形成されている。このようにするためには、上記したように第3パッド電極PAD3の全体の上から、バンプ形成用絶縁膜SRが除去されていることが好ましい。さらに好ましくは、バンプ形成用絶縁膜SRは、第3パッド電極PAD3の周囲に位置する領域からも除去されるのが好ましい。このバンプ形成用絶縁膜SRが除去されるべき最低限の領域は、例えば、バンプBMPの直径をlとしたとき、第3パッド電極PAD3の縁から距離0.5×lの範囲内に位置する部分として定義される。これらの場合、例えば図5に示すように、第2パッド電極PAD2同士の間(第2パッド電極PAD2と第3パッド電極PAD3の間を含む)にバンプ形成用絶縁膜SRが残る場合もある。
また、図6及び図7のA−A´断面図に示すように、バンプ形成用絶縁膜SRが除去されるべき最低限の領域は、例えば、遮光部材CVLの内側の縁と、この縁よりもさらにl×2内側に位置する線の間として定義されてもよい。この場合、一部のダミーバンプDBMP1の下には、バンプ形成用絶縁膜SRが残されている。
図8(a)は、バンプBMPの構造を示す拡大図である。図8(b)は、ダミーバンプDBMP2の構造を示す拡大図である。上記したように、保護絶縁膜CVFには、第1パッド電極PAD1上に位置する開口が形成されているが、第3パッド電極PAD3上に位置する開口は形成されていない。また、バンプBMP及びダミーバンプDBMP2のいずれも、アンダーバンプメタルUBMを有している。バンプBMP及びダミーバンプDBMP2がSnAgにより形成されている場合、アンダーバンプメタルUBMは、例えばNiである。
図9は、ダミーバンプDBMP2の変形例を示している。本図に示す例において、保護絶縁膜CVFは、第3パッド電極PAD3上に位置する開口を有している。そして第3パッド電極PAD3上には、シードメタル膜SEM、アンダーバンプメタルUBM、及びダミーバンプDBMP2が形成されている。なお、ダミーバンプDBMP1も、本図に示す構造となっていても良い。
図10、図11、図12、及び図13の各図は、上記した半導体装置の製造方法を示す断面図である。まず、図10(a)に示すウェハWFを準備する。このウェハWFには、トランジスタ(図示せず)及び多層配線層が形成されている。多層配線層の最上層の層間絶縁膜INS上には、第1パッド電極PAD1、第2パッド電極PAD2、及び第3パッド電極PAD3が形成されている。なお、図10(a)の状態は、以下のようにして形成される。
まずウェハWFに素子分離膜(図示せず)を形成する。ウェハWFは、例えばSiウェハである。これにより、素子形成領域が分離される。素子分離膜は、例えばSTI法を用いて形成されるが、LOCOS法を用いて形成されても良い。次いで、素子形成領域に位置する半導体基板に、ゲート絶縁膜及びゲート電極を形成する。ゲート絶縁膜は酸化シリコン膜であってもよいし、酸化シリコン膜よりも誘電率が高い高誘電率膜(例えばハフニウムシリケート膜)であってもよい。ゲート絶縁膜が酸化シリコン膜である場合、ゲート電極はポリシリコン膜により形成される。またゲート絶縁膜が高誘電率膜である場合、ゲート電極は、金属膜(例えばTiN)とポリシリコン膜の積層膜により形成される。また、ゲート電極がポリシリコンにより形成される場合、ゲート電極を形成する工程において、素子分離膜上にポリシリコン抵抗を形成しても良い。
次いで、素子形成領域に位置する半導体基板に、ソース及びドレインのエクステンション領域を形成する。次いでゲート電極の側壁にサイドウォールを形成する。次いで、素子形成領域に位置する半導体基板に、ソース及びドレインとなる不純物領域を形成する。このようにして、半導体基板上にMOSトランジスタが形成される。
次いで、素子分離膜上及びMOSトランジスタ上に、多層配線層を形成する。最上層の配線層には、第1パッド電極PAD1、第2パッド電極PAD2、及び第3パッド電極PAD3が形成される。次いで、多層配線層上に、保護絶縁膜CVFを形成する。保護絶縁膜CVFには、第1パッド電極PAD1上に位置する開口が形成される。
次いで図10(b)に示すように、保護絶縁膜CVF上にバンプ形成用絶縁膜SRを、例えばスピン塗布法を用いて形成する。この工程において、バンプ形成用絶縁膜SRは、有効領域CHA及び非有効領域DCHAの双方に形成される。
次いで図11(a)に示すように、バンプ形成用絶縁膜SRを露光及び現像する。これにより、有効領域CHAに位置するバンプ形成用絶縁膜SRには、第1開口OP1が形成される。また、非有効領域DCHAに位置するバンプ形成用絶縁膜SRは除去される。例えばバンプ形成用絶縁膜SRがポジ型である場合、バンプ形成用絶縁膜SRのうち除去される部分が露光される。具体的には、第1のレチクルを用いて、第1開口OP1に対応する部分を露光する。また、第2のレチクルを用いて、非有効領域DCHAに位置するバンプ形成用絶縁膜SRのうち除去すべき部分を露光する。またバンプ形成用絶縁膜SRがネガ型である場合、バンプ形成用絶縁膜SRのうち除去されない部分が露光される。この場合は、例えば一枚のレチクルで行うことができる。
なお本工程において、非有効領域DCHAに位置するバンプ形成用絶縁膜SRは、部分的に除去されても良い。この場合、上記したように、第3パッド電極PAD3の全体の上から、バンプ形成用絶縁膜SRが除去されていることが好ましい。さらに好ましくは、バンプ形成用絶縁膜SRは、第3パッド電極PAD3の周囲に位置する領域からも除去されるのが好ましい。このバンプ形成用絶縁膜SRが除去されるべき最低限の領域は、例えば、バンプBMPの直径をlとしたとき、第3パッド電極PAD3の縁から距離0.5×lの範囲内に位置する部分として定義される。また、バンプ形成用絶縁膜SRが除去されるべき最低限の領域は、例えば、遮光部材CVLの内側の縁と、この縁よりもさらにl×2内側に位置する線の間として定義されてもよい。
次いで図11(b)に示すように、有効領域CHAに位置するバンプ形成用絶縁膜SR上、第1開口OP1の内壁及び底面上、並びに非有効領域DCHAに位置する保護絶縁膜CVF上に、シードメタル膜SEMを連続的に形成する。シードメタル膜SEMは、例えばスパッタリング法により形成される。
次いで、シードメタル膜SEM上に、感光性膜RPを形成する。次いで、感光性膜RPを露光及び現像する。これにより、感光性膜RPにはバンプ形成用開口BPOが形成される。バンプ形成用開口BPOは、第1パッド電極PAD1上、第2パッド電極PAD2上、及び第3パッド電極PAD3上に形成される。バンプ形成用開口BPOの底面からは、シードメタル膜SEMが露出している。
なお、非有効領域DCHAに位置するバンプ形成用絶縁膜SRが部分的に除去される場合、第3パッド電極PAD3上に位置するバンプ形成用開口BPOにバンプ形成用絶縁膜SRが露出しないようにする。このようにするためには、バンプ形成用絶縁膜SRを露光及び現像する段階で、バンプ形成用絶縁膜SRの除去範囲を適切な範囲に設定すればよい。
なお、この工程において、露光用の光の一部は、遮光部材CVLによって遮断される。遮光部材CVLは、ウェハWFの縁を覆っており、その下方に位置する領域を遮光する。遮光部材CVLの内側の辺は、第3パッド電極PAD3と交差している。そして感光性膜RPは、ポジ型である。このため、第3パッド電極PAD3上に位置するバンプ形成用開口BPOは、他のバンプ形成用開口BPOよりも小さく形成される。
次いで図12に示すように、シール部材SELによってウェハWFの周辺部にめっき液が付着しないようにした後、ウェハWFをめっき液に浸漬し、かつシードメタル膜SEMに通電する。これにより、シードメタル膜SEMのうちバンプ形成用開口BPOの底面に位置する領域上には、ハンダ層SOMが成長する。なお、上記したように第3パッド電極PAD3上に位置するバンプ形成用開口BPOは、他のバンプ形成用開口BPOよりも小さい。このため、第3パッド電極PAD3上に位置するハンダ層SOMは、他のハンダ層SOMよりも小さくなる。
次いで、感光性膜RPを除去し、ハンダ層SOMをリフローする。これにより、図4に示したように、バンプBMP、ダミーバンプDBMP1、及びダミーバンプDBMP2が形成される。上記したように、第3パッド電極PAD3上に位置するハンダ層SOMは、他のハンダ層SOMよりも小さい。このため、ダミーバンプDBMP2は、他のバンプよりも小さくなる。ただし、非有効領域DCHAからはバンプ形成用絶縁膜SRが除去されている。このため、ダミーバンプDBMP2及びシードメタル膜SEMの下面は、保護絶縁膜CVFのうち平坦な部分のみに接している。
その後、図13に示すように、プローブ針PLBをバンプBMPに接触させ、有効領域CHAに位置する半導体チップCHPを検査する。なお、この工程において、ダミーバンプDBMP1及びダミーバンプDBMP2にも、プローブ針PLBが接触する。
その後、ウェハWFをダイシングし、半導体チップCHPを個片化する。
次に、図14を用いて、本実施形態の作用及び効果について説明する。図14(a)は、比較例に係るダミーバンプDBMP2のレイアウトを示す図である。本図に示す例では、第3パッド電極PAD3上に位置する領域にもバンプ形成用絶縁膜SRが残されている。そして、バンプ形成用絶縁膜SRには、第3パッド電極PAD3上に位置する開口が形成されている。このような場合、ダミーバンプDBMP2は、バンプ形成用絶縁膜SRの開口の縁に跨って形成されることがある。このような場合、プローブ針PLBが引き上げられるとき、シードメタル膜SEMの下面のうちバンプ形成用絶縁膜SRの開口の縁に位置する部分が、剥離の起点になりやすい。従って、図14(a)に示す例では、ダミーバンプDBMP2はプローブ針PLBに付着しやすい。なお、有効領域CHAのバンプBMPの直径をA、バンプ形成用絶縁膜SRの開口の底面の直径をBとしたとき、本図及び図14(b)に示すダミーバンプDBMP2の直径は、(A−B)/2以下である。
これに対して図14(b)に示すように、本実施形態では、バンプ形成用絶縁膜SRは、すくなくとも第3パッド電極PAD3上に位置する領域から除去されている。このため、シードメタル膜SEMの下面には、剥離の起点になりやすい部分が存在しない。従って、ダミーバンプDBMP2はプローブ針PLBに付着しにくい。
(第2の実施形態)
図15は、第2の実施形態に係る半導体装置の製造方法の要部を示す平面図である。本実施形態に係る半導体装置の製造方法は、非有効領域DCHAに形成されるバンプの形状を除いて、第1の実施形態と同様である。
本実施形態において、非有効領域DCHAにはダミーバンプDBMP3が形成されている。ダミーバンプDBMP3は、枠形状を有している。すなわちダミーバンプDBMP3は、中空部を有している。なお、平面視において、ダミーバンプDBMP3の面積は、一つのバンプBMPの面積よりも大きい。また本図に示す例において、ダミーバンプDBMP3は、非有効領域DCHAの縁に沿って形成されている。
なお、ダミーバンプDBMP3の面積を適切な値にしないと、バンプ形成のための電界めっきにおいて、最も外側に位置する有効領域CHAの電流密度が他の有効領域CHAと異なる可能性が出てくる。この場合、最も外側に位置する有効領域CHAのバンプBMPの大きさが異常となってしまう。例えば、ダミーバンプDBMP3をベタパターンにすると、最も外側に位置する有効領域CHAのバンプBMPが小さくなりすぎる可能性がでてくる。
図16は、図15に示した非有効領域DCHAの拡大図である。本図に示す例において、非有効領域DCHAの平面形状は、矩形である。ダミーバンプDBMP3は、非有効領域DCHAの4辺(縁)に沿って形成されている。またダミーバンプDBMP3は、内周側の辺がダミーバンプDBMP3の内側に向けて凹む方向に湾曲している。また遮光部材CVLも、図15に示すように、内周側の辺が遮光部材CVLの内側に向けて凹む方向に湾曲している。そしてダミーバンプDBMP3の内周側の辺の曲率半径rは、遮光部材CVLの内周側の辺の曲率半径rよりも小さい。
図17は、図16に示した非有効領域DCHAの角部の拡大図である。ダミーバンプDBMP3は、非有効領域DCHAの角部に対向する部分の幅wが、非有効領域DCHAの4辺に沿う部分の幅wよりも大きい。
図18及び図19は、本実施形態に係る半導体装置の製造方法を示す断面図である。これらの図は、図15のB−B´断面を示している。本実施形態に係る半導体装置の製造方法は、バンプ形成用絶縁膜SRを形成するまでの工程については、第1の実施形態と同様である。次いで図18(a)に示すように、バンプ形成用絶縁膜SRを露光及び現像する。これにより、第1パッド電極PAD1上には第1開口OP1が形成される。また本実施形態では、第2パッド電極PAD2上及び第3パッド電極PAD3上にも、第1開口OP1が形成される。
次いで図18(b)に示すように、バンプ形成用絶縁膜SR上、並びに第1開口OP1の内壁及び底面上に、シードメタル膜SEMを連続的に形成する。次いで、シードメタル膜SEM上に、感光性膜RPを形成する。次いで、感光性膜RPを露光及び現像する。これにより、感光性膜RPにはバンプ形成用開口BPOが形成される。また非有効領域DCHAに位置する感光性膜RPには、ダミー開口BPO2が形成される。なおこの露光工程では、バンプ形成用開口BPOを形成するための第1のレチクルと、ダミー開口BPO2を形成するための第2のレチクルが用いられる。バンプ形成用開口BPOの底面及びダミー開口BPO2の底面には、いずれもシードメタル膜SEMが露出している。ダミー開口BPO2は、ダミーバンプDBMP3を形成するための開口であり、溝形状を有している。ダミー開口BPO2の平面形状は、図15及び図16に示したダミーバンプDBMP3の平面形状と同様である。
なおこの露光工程において、遮光部材CVLは、ウェハWFの縁を覆っており、その下方に位置する領域を遮光する。このため、ダミー開口BPO2となるべき領域の一部が遮光部材CVLによって遮光され、ダミー開口BPO2が小さくなる場合もある。しかし、ダミー開口BPO2は、枠形状を有している。このため、平面視において、ダミー開口BPO2がバンプ形成用開口BPOよりも小さくなることが抑制される。なお、非常に小さくなる場合は、この露光工程において開口を形成しない。
次いで図19に示すように、シール部材SELによってウェハWFの周辺部にめっき液が付着しないようにした後、ウェハWFをめっき液に浸漬し、かつシードメタル膜SEMに通電する。これにより、シードメタル膜SEMのうちバンプ形成用開口BPOの底面に位置する領域上には、ハンダ層SOMが成長する。またシードメタル膜SEMのうちダミー開口BPO2の底面に位置する領域上には、ハンダ層SOM2が成長する。なお、上記したようにダミー開口BPO2は、バンプ形成用開口BPOよりも大きい。このため、ハンダ層SOM2はハンダ層SOMよりも、平面積が大きくなる。
その後、感光性膜RPを除去し、ハンダ層SOM,SOM2をリフローする。これにより、ハンダ層SOMはバンプBMPになり、またハンダ層SOM2はダミーバンプDBMP3になる。
この後の工程は、第1の実施形態と同様である。
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、ダミーバンプDBMP3は、枠形状に形成されている。したがって、ダミーバンプDBMP3が遮光部材CVLによって小さくなっても、ダミーバンプDBMP3がバンプBMPよりも小さくなることを抑制できる。従って、ダミーバンプDBMP3及びシードメタル膜SEMがプローブ針PLBに付着することを抑制できる。
また、ダミーバンプDBMP3が非有効領域DCHAの縁から離れている場合、非有効領域DCHAの隣に位置する有効領域CHAにおいて、バンプBMPの大きさが異常になる可能性が出てくる。これに対して本実施形態では、ダミーバンプDBMP3は、非有効領域DCHAの縁に沿っているため、上記したバンプBMPの異常が発生することを抑制できる。
またハンダ層SOM2は枠形状を有している。このため、ハンダ層SOM2の形状によっては、ハンダ層SOM2をリフローする際に、溶融した半田の表面張力によって、溶融したハンダがダミー開口BPO2の角部に集まる可能性が出てくる。この場合、ダミーバンプDBMP3の高さは大きくなりすぎ、プローブ検査時にプローブ針が破損する恐れが出てくる。これに対して本実施形態では、ダミー開口BPO2及びダミーバンプDBMP3は、非有効領域DCHAの角部に対向する部分の幅wが、非有効領域DCHAの4辺に沿う部分の幅wよりも大きい。このため、溶融したハンダがダミー開口BPO2の角部に集まることを抑制できる。従って、上記したダミーバンプDBMP3の高さの異常が発生することを抑制できる。
また、図20に示すように、ダミーバンプDBMP3の内周側の辺の曲率半径rが、遮光部材CVLの内周側の辺の曲率半径rよりも大きい場合、ダミーバンプDBMP3となるべき領域の一部PBMPが遮光部材CVLによって切り離される可能性が出てくる。この場合、切り離された一部PBMPが微小なバンプとなる可能性が出てくる。これに対して本実施形態では、ダミーバンプDBMP3の内周側の辺の曲率半径rが、遮光部材CVLの内周側の辺の曲率半径rよりも小さいため、ダミーバンプDBMP3となるべき領域の一部PBMPが遮光部材CVLによって切り離されることはない。
また、図21に示すように、ダミーバンプDBMP3の幅すなわちダミー開口BPO2の幅を変えることにより、ダミーバンプDBMP3の高さを適切な値に制御することができる。なお、めっき電流を調節することによっても、ダミーバンプDBMP3の高さを適切な値に制御できる場合もある。
(実施例)
第1の実施形態に示した方法を用いて、半導体装置を製造した(実施例1)。また比較例として、非有効領域DCHAに位置するバンプ形成用絶縁膜SRも、有効領域CHAに位置するバンプ形成用絶縁膜SRと同様に残した半導体装置を製造した(比較例1)。なお、半導体ウェハとしては、直径が300mmのSiウェハを使用した。
実施例1に係るウェハに対してプローブ検査を行ったところ、プローブに付着したバンプは0個であった。一方、比較例にかかるウェハに対してプローブ検査を行ったところ、プローブに付着したバンプは、ウェハ1枚当たり11個であった。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
BMP バンプ(第1バンプ)
BPO バンプ形成用開口
BPO2 ダミー開口
CHA 有効領域
CHP 半導体チップ
CVF 保護絶縁膜
CVL 遮光部材
DBMP1 ダミーバンプ
DBMP2 ダミーバンプ(第2バンプ)
DBMP3 ダミーバンプ
DCHA 非有効領域
INT 配線基板
INS 層間絶縁膜
OP1 第1開口
PAD1 第1パッド電極
PAD2 第2パッド電極
PAD3 第3パッド電極
PLB プローブ針
RP 感光性膜
SEL シール部材
SEM シードメタル膜
SOB ハンダボール
SOM ハンダ層
SOM2 ハンダ層
SR バンプ形成用絶縁膜
TE テスト領域
UBM アンダーバンプメタル
WF ウェハ

Claims (9)

  1. 製品化される半導体チップとなる有効領域を有すると共に、製品化されない半導体チップとなる非有効領域を周縁部に有し、さらに前記有効領域に複数の第1パッド電極を有すると共に前記非有効領域に複数の第2パッド電極を有するウェハを準備する工程と、
    前記複数の第1パッド電極上及び前記複数の第2パッド電極上に、バンプ形成用絶縁膜を形成する工程と、
    前記第1パッド電極の上から前記バンプ形成用絶縁膜を除去して第1開口を形成すると共に、前記第2パッド電極のうち遮光部材の縁と交わる電極パッドである第3パッド電極の全体上から、前記非有効領域に位置する前記バンプ形成用絶縁膜を除去する工程と、
    前記バンプ形成用絶縁膜上、前記第1パッド電極上、及び前記第2パッド電極上に、感光性膜を形成する工程と、
    前記ウェハの周縁部を前記遮光部材で遮光した状態で、前記感光性膜を露光する工程と、
    前記感光性膜を現像することにより、前記感光性膜に、前記第1パッド電極上、前記第2パッド電極上、及び前記第3パッド電極それぞれ上に位置するバンプ形成用開口を形成する工程と、
    前記感光性膜をマスクとしてめっき処理を行うことにより、前記複数のバンプ形成用開口それぞれの内にバンプを形成する工程と、
    を備える半導体装置の製造方法。
  2. 請求項1に記載の半導体装置の製造方法において、
    前記バンプ形成用絶縁膜を除去する工程において、前記第3パッド電極上に位置する前記バンプ形成用開口内に前記バンプ形成用絶縁膜が残らないようにする半導体装置の製造方法。
  3. 請求項1に記載の半導体装置の製造方法において、
    前記第1パッド電極上に位置する前記バンプの直径はlであり、
    前記バンプ形成用絶縁膜を除去する工程において、前記バンプ形成用絶縁膜の内、前記第3パッド電極上、及び前記第3パッド電極から距離0.5×lの範囲内に位置する部分を除去する半導体装置の製造方法。
  4. 請求項1に記載の半導体装置の製造方法において、
    前記第1パッド電極上に位置する前記バンプの直径はlであり、
    前記バンプ形成用絶縁膜を除去する工程において、前記遮光部材の縁よりもl×2内側に位置する部分から、前記ウェハの縁の間に位置する前記バンプ形成用絶縁膜を除去する半導体装置の製造方法。
  5. 請求項1に記載の半導体装置の製造方法において、
    前記バンプ形成用絶縁膜を除去する工程において、前記非有効領域上に位置する前記バンプ形成用絶縁膜のすべてを除去する半導体装置の製造方法。
  6. 請求項1に記載の半導体装置の製造方法において、
    前記第3パッド電極上に位置する前記バンプは、前記第1パッド電極上に位置するバンプよりも小さく形成される半導体装置の製造方法。
  7. 請求項に記載の半導体装置の製造方法において、
    プローブを用いて、前記有効領域に位置する前記バンプ、及び前記非有効領域に位置する前記バンプにプローブを接触させて、前記製品化される半導体チップを検査する工程と、
    を備える半導体装置の製造方法。
  8. 製品化される半導体チップとなる有効領域を有すると共に、製品化されない半導体チップとなる非有効領域を周縁部に有し、
    前記有効領域に設けられた複数の第1パッド電極と、
    前記非有効領域に設けられた複数の第2パッド電極と、
    前記有効領域及び前記非有効領域に形成され、前記第1パッド電極上及び前記第2パッド電極上に開口を有する保護絶縁膜と、
    前記保護絶縁膜上に位置するバンプ形成用絶縁膜と、
    前記バンプ形成用絶縁膜に形成され、前記第1パッド電極上に位置する第1開口と、
    前記第1パッド電極上及び一部の前記第2パッド電極上に形成されたバンプと、
    を備え、
    前記バンプのうち最も外側に位置する前記バンプには、前記第1パッド電極上に位置する第1バンプよりも小さい第2バンプが含まれており、
    平面視で前記第2バンプの底面と重なる領域からは、前記バンプ形成用絶縁膜が除去されているウェハ。
  9. 請求項に記載のウェハにおいて、
    前記非有効領域上に位置する前記バンプ形成用絶縁膜のすべてが除去されているウェハ。
JP2012029904A 2012-02-14 2012-02-14 半導体装置の製造方法及びウェハ Expired - Fee Related JP5869902B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2012029904A JP5869902B2 (ja) 2012-02-14 2012-02-14 半導体装置の製造方法及びウェハ
US13/752,194 US9070754B2 (en) 2012-02-14 2013-01-28 Method of manufacturing a semiconductor device and wafer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012029904A JP5869902B2 (ja) 2012-02-14 2012-02-14 半導体装置の製造方法及びウェハ

Publications (2)

Publication Number Publication Date
JP2013168453A JP2013168453A (ja) 2013-08-29
JP5869902B2 true JP5869902B2 (ja) 2016-02-24

Family

ID=48944945

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012029904A Expired - Fee Related JP5869902B2 (ja) 2012-02-14 2012-02-14 半導体装置の製造方法及びウェハ

Country Status (2)

Country Link
US (1) US9070754B2 (ja)
JP (1) JP5869902B2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8900987B1 (en) * 2013-10-04 2014-12-02 Xilinx, Inc. Method for removing bumps from incomplete and defective interposer dies for stacked silicon interconnect technology (SSIT) devices
US9196549B2 (en) 2013-12-04 2015-11-24 United Microelectronics Corp. Method for generating die identification by measuring whether circuit is established in a package structure
US20150303102A1 (en) * 2014-04-22 2015-10-22 International Business Machines Corporation Semiconductor wafer with nonstick seal region
JP6616143B2 (ja) 2015-09-28 2019-12-04 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
CN108288590B (zh) * 2017-01-09 2020-03-10 中芯国际集成电路制造(上海)有限公司 凸块封装方法
CN107505815A (zh) * 2017-09-05 2017-12-22 深圳市华星光电技术有限公司 一种边缘曝光装置及边缘曝光方法
CN110035625B (zh) * 2019-03-07 2021-07-06 武汉迈斯卡德微电子科技有限公司 一种讯号量测介质软板的制作方法
US11855028B2 (en) 2021-01-21 2023-12-26 Taiwan Semiconductor Manufacturing Hybrid micro-bump integration with redistribution layer
CN116581051B (zh) * 2023-07-12 2023-09-29 杭州朗迅科技股份有限公司 一种晶圆的测试方法及装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3397553B2 (ja) * 1995-12-21 2003-04-14 株式会社東芝 半導体装置
US6085968A (en) * 1999-01-22 2000-07-11 Hewlett-Packard Company Solder retention ring for improved solder bump formation
JP2000223608A (ja) * 1999-01-29 2000-08-11 Nec Corp 半導体パッケージ及びその製造方法
JP3120848B2 (ja) * 1999-03-17 2000-12-25 カシオ計算機株式会社 半導体装置の製造方法
US6146984A (en) * 1999-10-08 2000-11-14 Agilent Technologies Inc. Method and structure for uniform height solder bumps on a semiconductor wafer
CA2313551A1 (en) * 1999-10-21 2001-04-21 International Business Machines Corporation Wafer integrated rigid support ring
JP2003168700A (ja) * 2001-09-18 2003-06-13 Seiko Epson Corp 半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器
US6500764B1 (en) * 2001-10-29 2002-12-31 Fairchild Semiconductor Corporation Method for thinning a semiconductor substrate
JP2003218151A (ja) * 2002-01-24 2003-07-31 Seiko Epson Corp 無電解メッキバンプの形成方法、半導体装置及びその製造方法
JP2004018964A (ja) * 2002-06-18 2004-01-22 Renesas Technology Corp 半導体ウエハおよび半導体装置の製造方法
JP2004200195A (ja) 2002-12-16 2004-07-15 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP2007273941A (ja) 2006-03-07 2007-10-18 Sanyo Semiconductor Co Ltd 半導体装置の製造方法
TWI324800B (en) 2005-12-28 2010-05-11 Sanyo Electric Co Method for manufacturing semiconductor device
JP2007214268A (ja) 2006-02-08 2007-08-23 Seiko Instruments Inc 半導体装置の製造方法
US9601443B2 (en) * 2007-02-13 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Test structure for seal ring quality monitor
JP2009272448A (ja) * 2008-05-08 2009-11-19 Casio Comput Co Ltd 半導体装置の製造方法
US8637212B2 (en) * 2010-12-22 2014-01-28 Via Technologies, Inc. Reticle set modification to produce multi-core dies
JP5286382B2 (ja) * 2011-04-11 2013-09-11 株式会社日立製作所 半導体装置およびその製造方法
US9646954B2 (en) * 2011-04-13 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with test circuit
US9966350B2 (en) * 2011-06-06 2018-05-08 Maxim Integrated Products, Inc. Wafer-level package device
US8652941B2 (en) * 2011-12-08 2014-02-18 International Business Machines Corporation Wafer dicing employing edge region underfill removal
US8970035B2 (en) * 2012-08-31 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structures for semiconductor package

Also Published As

Publication number Publication date
US20130207259A1 (en) 2013-08-15
US9070754B2 (en) 2015-06-30
JP2013168453A (ja) 2013-08-29

Similar Documents

Publication Publication Date Title
JP5869902B2 (ja) 半導体装置の製造方法及びウェハ
US8053337B2 (en) Method of manufacturing semiconductor device
US8030767B2 (en) Bump structure with annular support
TWI429072B (zh) 半導體裝置及其製造方法
CN111095527A (zh) 用于多管芯互连的装置和方法
JP2017123458A (ja) 半導体ウェーハ、半導体構造体、及びそれを製造する方法
US10957638B2 (en) Device with pillar-shaped components
JP2012023238A (ja) 半導体装置、半導体装置の製造方法、及び半導体装置の設計方法
TWI483362B (zh) 導電結構及其形成方法
TWI443771B (zh) 封裝用基板固定裝置及半導體晶片封裝體的製造方法
US20190172796A1 (en) Method of manufacturing a semiconductor device
WO2021088380A1 (zh) 半导体结构及其制备方法
JP5638818B2 (ja) 半導体装置およびその製造方法
JP2007165347A (ja) 半導体装置の製造方法、ウェハおよびウェハの製造方法
TWI433225B (zh) 晶圓結構及晶圓處理方法
JP2017054940A (ja) 半導体装置の製造方法
JP2006032482A (ja) 半導体装置の製造方法
JP2015046453A (ja) 光電変換装置の製造方法
TWI550697B (zh) 半導體元件的製作以及檢測方法
JP2001035776A (ja) 半導体装置の製造方法及びレチクル
JP2005166890A (ja) 半導体ウエハ
JP5939129B2 (ja) 半導体装置及びその製造方法
JP2011082434A (ja) ウエハ及び半導体装置の製造方法
US20160211405A1 (en) Method of manufacturing semiconductor device
JP2014203933A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140812

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150817

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20151006

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151126

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151222

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160108

R150 Certificate of patent or registration of utility model

Ref document number: 5869902

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees