JP5284147B2 - 多層配線基板 - Google Patents

多層配線基板 Download PDF

Info

Publication number
JP5284147B2
JP5284147B2 JP2009059006A JP2009059006A JP5284147B2 JP 5284147 B2 JP5284147 B2 JP 5284147B2 JP 2009059006 A JP2009059006 A JP 2009059006A JP 2009059006 A JP2009059006 A JP 2009059006A JP 5284147 B2 JP5284147 B2 JP 5284147B2
Authority
JP
Japan
Prior art keywords
wiring board
insulating layer
multilayer wiring
conductor
via hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009059006A
Other languages
English (en)
Other versions
JP2009246358A (ja
Inventor
弘至 片桐
俊哉 浅野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NGK Spark Plug Co Ltd
Original Assignee
NGK Spark Plug Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NGK Spark Plug Co Ltd filed Critical NGK Spark Plug Co Ltd
Priority to JP2009059006A priority Critical patent/JP5284147B2/ja
Publication of JP2009246358A publication Critical patent/JP2009246358A/ja
Application granted granted Critical
Publication of JP5284147B2 publication Critical patent/JP5284147B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0011Working of insulating substrates or insulating layers
    • H05K3/0017Etching of the substrate by chemical or physical means
    • H05K3/0026Etching of the substrate by chemical or physical means by laser ablation
    • H05K3/0032Etching of the substrate by chemical or physical means by laser ablation of organic insulating material
    • H05K3/0035Etching of the substrate by chemical or physical means by laser ablation of organic insulating material of blind holes, i.e. having a metal layer at the bottom
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42Plated through-holes or plated via connections
    • H05K3/421Blind plated via connections
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/0313Organic insulating material
    • H05K1/0353Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement
    • H05K1/0366Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement reinforced, e.g. by fibres, fabrics
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/09563Metal filled via
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09845Stepped hole, via, edge, bump or conductor
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01Tools for processing; Objects used during processing
    • H05K2203/0147Carriers and holders
    • H05K2203/0152Temporary metallic carrier, e.g. for transferring material
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/007Manufacture or processing of a substrate for a printed circuit board supported by a temporary or sacrificial carrier

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本発明は、コア基板を有さず、導体層及び層間絶縁層を交互に積層して多層化した積層構造体を有する多層配線基板に関するものである。
コンピュータのマイクロプロセッサ等として使用される半導体集積回路素子(ICチップ)は、近年ますます高速化、高機能化しており、これに付随して端子数が増え、端子間ピッチも狭くなる傾向にある。一般的にICチップの底面には多数の端子が密集してアレイ状に配置されており、このような端子群はマザーボード側の端子群に対してフリップチップの形態で接続される。ただし、ICチップ側の端子群とマザーボード側の端子群とでは端子間ピッチに大きな差があることから、ICチップをマザーボード上に直接的に接続することは困難である。そのため、通常はICチップをICチップ搭載用配線基板上に搭載してなるパッケージを作製し、そのパッケージをマザーボード上に搭載するという手法が採用される。
この種のパッケージを構成するICチップ搭載用配線基板としては、コア基板の表面及び裏面にビルドアップ層を形成した多層配線基板が実用化されている。この多層配線基板において、コア基板は、例えば、補強繊維に樹脂を含浸させた樹脂基板(ガラスエポキシ基板など)が用いられている。そして、そのコア基板の剛性を利用して、コア基板の表面及び裏面に層間絶縁層と導体層とを交互に積層することにより、ビルドアップ層が形成されている。つまり、この多層配線基板において、コア基板は、補強の役割を果たしており、ビルドアップ層と比べて非常に厚く形成されている。また、コア基板には、表面及び裏面に形成されたビルドアップ層間の導通を図るための配線(具体的には、スルーホール導体など)が貫通形成されている。
ところで、近年では、半導体集積回路素子の高速化に伴い、使用される信号周波数が高周波帯域となってきている。この場合、コア基板を貫通する配線が大きなインダクタンスとして寄与し、高周波信号の伝送ロスや回路誤動作の発生につながり、高速化の妨げとなってしまう。この問題を解決するため、ICチップ搭載用配線基板として、コア基板を有さないコアレス配線基板が提案されている(例えば、特許文献1,2等)。このコアレス配線基板は、比較的に厚いコア基板を省略することにより全体の配線長が短くなるため、高周波信号の伝送ロスが低減され、半導体集積回路素子を高速で動作させることが可能となる。
特許第3635219号公報 特許第3841079号公報
ところが、上記コアレス配線基板は、コア基板を省略して製造されるため、その強度を十分に確保することができない。従って、コアレス配線基板は反り易く、その反りによって配線基板に過度なストレスが加わった場合には、ビルドアップ層において導体層間を接続するビア導体の密着不良やビア抜けなどの問題が起こる可能性が高くなる。その結果、コアレス配線基板の製品歩留まりが悪化してしまう。
本発明は上記の課題に鑑みてなされたものであり、その目的は、ビアの密着強度を高めることができ、製品歩留まりを向上することができる多層配線基板を提供することにある。
そして上記課題を解決するための手段(手段1)としては、コア基板を有さず、導体層及び層間絶縁層を交互に積層して多層化した積層構造体を有し、その主面上に半導体集積回路素子を搭載するための素子搭載領域が設定された多層配線基板において、前記層間絶縁層には逆円錐台形状であってその内壁面に段差を有しかつ同一方向に拡径した複数のビア穴が貫通形成され、前記複数のビア穴内には前記導体層間を電気的に接続するフィルドビア導体がそれぞれ形成され、複数の前記フィルドビア導体は、積層構造体の積層方向に、前記導体層を介して積み重なった状態でそれぞれ形成され、最外層の絶縁層は、積み重なった状態の複数の前記フィルドビア導体を覆っていることを特徴とする多層配線基板がある。
従って、手段1の多層配線基板によると、コア基板を有さないため、配線基板を薄くすることができ、基板全体の配線長を短くすることができる。これにより、配線基板の電気特性を向上させることができる。さらに、層間絶縁層に形成されるビア穴は、逆円錐台形状であってその内壁面に段差を有するので、そのビア穴内に形成されるフィルドビア導体の密着強度が高められる。従って、配線基板が反って過度なストレスが加わった場合でも、ビアの密着不良やビア抜けなどの問題を回避することができる。
なお、本発明のコアを有さない多層配線基板とは、「主に同一の層間絶縁層を主体として構成されている多層配線基板」や「同一方向に拡径したビアのみにより各導体層を接続している多層配線基板」を挙げることができる。
前記層間絶縁層は高分子材料中に繊維材を含むものであることが好ましい。このようにすると、多層配線基板の強度を高めることができるとともに、ビア穴が変形しにくくなるためビアの密着不良やビア抜けなども起こりにくくなる。
前記段差は、前記層間絶縁層において前記繊維材が存在する深さ位置に対応して形成される。具体的には、レーザ加工によるビア穴形成時において、レーザ光の一部が繊維材で散乱するため、その繊維材の上方と下方とでその加工性が変化する。これにより、ビア穴において繊維材の突出端が存在する位置に段差が形成される。また、前記層間絶縁層において、前記繊維材は高分子材料中における厚さ方向のほぼ中央に設けられることが好ましい。このようにすると、ビア穴の段差を層間絶縁層の中央部に形成することができる。
前記段差は、前記繊維材の突出端が存在する深さ位置に対応して形成されるとともに、前記段差を境界として前記内壁面をビア開口側領域とビア底部側領域とに区分した場合において、ビア底面を基準とした前記ビア開口側領域の傾斜角度のほうが、ビア底面を基準とした前記ビア底部側領域の傾斜角度よりも大きくなるよう形成されていてもよい。
また、前記段差は、前記繊維材の突出端が存在する深さ位置に対応して形成されるとともに、前記段差を境界として前記内壁面をビア開口側領域とビア底部側領域とに区分した場合において、ビア底面を基準とした前記ビア開口側領域の傾斜角度のほうが、ビア底面を基準とした前記ビア底部側領域の傾斜角度よりも小さくなるよう形成されていてもよい。
前記導体層は、サブトラクティブ法、セミアディティブ法、フルアディティブ法などといった公知の手法によって、層間絶縁層上にパターン形成される。前記導体層の形成に用いられる金属材料の例としては、銅、銅合金、ニッケル、ニッケル合金、スズ、スズ合金などが挙げられる。
前記層間絶縁層は、絶縁性、耐熱性、耐湿性等を考慮して適宜選択することができる。前記層間絶縁層を形成するための高分子材料の好適例としては、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの熱硬化性樹脂、ポリカーボネート樹脂、アクリル樹脂、ポリアセタール樹脂、ポリプロピレン樹脂などの熱可塑性樹脂等が挙げられる。また、前記高分子材料中に含まれる繊維材は特に限定されず、有機繊維であっても無機繊維であってもよい。有機繊維としては、紙、セルロース不織布、アラミド不織布、ナイロン繊維、ポリエステル繊維等が挙げられる。この場合において、有機繊維は、層間絶縁層を形成するための高分子材料とは異種の高分子材料からなることがよい。即ち、同種の高分子材料を用いるよりは異種の高分子材料を用いたほうが、ビア穴の内壁面を選択的に除去して拡径方向に後退させやすくなるからである。無機繊維としては、ガラス繊維(ガラス織布やガラス不織布など)やセラミック繊維等が挙げられる。無機繊維を用いた場合の利点は、有機繊維を用いた場合に比べて層間絶縁層の高強度化、低CTE化、ビア穴内におけるフィルドビア導体の密着強度向上が図りやすくなることである。一方、有機繊維を用いた場合の利点は、無機繊維を用いた場合に比べて層間絶縁層の加工性向上や低コスト化が図りやすくなることである。なお、前記高分子材料中に含まれる繊維材は、有機繊維及び無機繊維の両方を用いて作製されたものであってもよい。
前記多層配線基板は、以下の製造方法によって製造される。
まず、絶縁層形成工程において、高分子材料中に無機繊維を含むシート状のビルドアップ材を用いて層間絶縁層が形成される。そして、ビア穴形成工程において、層間絶縁層にレーザを照射して複数のビア穴が形成される。このとき、高分子材料中の無機繊維もレーザにより焼失して切断される。またこのとき、レーザ光の一部が無機繊維で散乱するため、その無機繊維の上方と下方とでレーザ加工性が変化する。これにより、ビア穴の内壁面において、無機繊維の突出位置に対応して段差が形成される。この後、ビア導体形成工程において、めっきが行われ複数のビア穴内にフィルドビア導体が形成される。
この製造方法によれば、ビア穴の内壁面に段差が形成され、そのビア穴内にフィルドビア導体が形成されるので、ビア穴内におけるフィルドビア導体の密着強度が高められる。従って、配線基板が反って過度なストレスが加わった場合でも、ビアの密着不良やビア抜けなどの問題を回避することができる。
本実施の形態のコアレス配線基板の概略構成を示す断面図。 本実施の形態のコアレス配線基板を示す平面図。 コアレス配線基板におけるビア穴形成部の拡大断面図。 コアレス配線基板の製造方法を示す説明図。 コアレス配線基板の製造方法を示す説明図。 コアレス配線基板の製造方法を示す説明図。 コアレス配線基板の製造方法を示す説明図。 コアレス配線基板の製造方法を示す説明図。 コアレス配線基板の製造方法を示す説明図。 コアレス配線基板の製造方法を示す説明図。 コアレス配線基板の製造方法を示す説明図。 フィルドビア導体を示す拡大断面図。 コアレス配線基板の製造方法を示す説明図。 コアレス配線基板の製造方法を示す説明図。 コアレス配線基板の製造方法を示す説明図。 本実施の形態のビア穴のSEM写真を示す説明図。 従来のビア穴のSEM写真を示す説明図。 本実施の形態におけるビア穴の形状を示す説明図。 別の実施の形態におけるビア穴の形状を示す説明図。
以下、本発明を具体化した一実施の形態を図面に基づき詳細に説明する。図1は、本実施の形態のコアレス配線基板(多層配線基板)の概略構成を示す拡大断面図であり、図2は、そのコアレス配線基板の平面図である。
図1に示されるように、コアレス配線基板10は、コア基板を有さず、エポキシ樹脂からなる4層の樹脂絶縁層(層間絶縁層)21,22,23,24と銅からなる導体層26とを交互に積層して多層化した配線積層部20(積層構造体)を有している。コアレス配線基板10において、第4層の樹脂絶縁層24の表面(上面)には端子パッド27が設けられている。なお、図1は、コアレス配線基板10の一部を示す断面図であり、コアレス配線基板10の上面には、複数の端子パッド27が例えばアレイ状に配置されている(図2参照)。
また、樹脂絶縁層24の表面はソルダーレジスト28によってほぼ全体的に覆われている。このソルダーレジスト28には、各端子パッド27を露出させる開口部29が形成されている。そして、露出した各端子パッド27には、図示しないはんだバンプを介してICチップ(半導体集積回路素子)がフリップチップ接続されるようになっている。なお、図2に示されるように、コアレス配線基板10の上面(主面)上において、複数の端子パッド27が密集して形成されている領域のことを素子搭載領域25と呼ぶことにする。
第1層の樹脂絶縁層21の表面(下面)には、LGA(ランドグリッドアレイ)用パッド30がアレイ状に配設されている。また、樹脂絶縁層21,22,23,24には、それぞれビア穴32及びフィルドビア導体33が設けられている。各ビア導体33は、同一方向(図では上方向)に拡径した導体であって、各導体層26、端子パッド27、及びLGA用パッド30を相互に電気的に接続している。各LGA用パッド30は、図示しないマザーボードと電気的に接続される。
図3に示されるように、本実施の形態における樹脂絶縁層21〜24は、同一の厚さ及び材料からなる層間絶縁層であり、例えばエポキシ樹脂35(高分子材料)をガラスクロス36(無機繊維)に含浸させてなるビルドアップ材を用いて形成されている。また、各ビア穴32は、逆円錐台形状をなし、各樹脂絶縁層21〜24に貫通形成されている。なお、各ビア穴32は、各樹脂絶縁層21〜24に対してYAGレーザまたは炭酸ガスレーザを用いた穴あけ加工を施すことで形成される。各ビア穴32における上部の直径は70μm程度であり、底部の直径は50μm程度である。
各樹脂絶縁層21〜24において、その厚さ方向の略中央部にガラスクロス36が配置されている。ビア穴32内におけるガラスクロス36は、レーザ加工によって焼失されることで切断されており、その先端36Aがビア穴32の内壁面32Aにおいて直交する2方向から突出している。このガラスクロス36の先端36Aは、丸みを帯びた形状を呈しており、各ビア穴32内に形成されたフィルドビア導体33の側壁33Aに食い込んでいる。本実施の形態において、ガラスクロス36の先端36Aの突出度合は、ビア穴32の直径の1/5程度であり、より具体的には、例えば5μm〜15μmの突出量である。また、各ビア穴32の内壁面32Aには、ガラスクロス36の先端36A(突出端)が存在する深さ位置に対応して段差39が形成されている。
上記構成のコアレス配線基板10は例えば以下の手順で作製される。
本実施の形態では、十分な強度を有する支持基板(ガラスエポキシ基板など)を準備し、その支持基板上に、コアレス配線基板10の樹脂絶縁層21〜24及び導体層26をビルドアップしていく方法を採用している。図4〜図15は、その製造方法を示す説明図であり、支持基板の上面側に形成される樹脂絶縁層21〜24及び導体層26等を示している。なお、図示を省略しているが支持基板の下面側にも樹脂絶縁層21〜24及び導体層26が同様に形成される。
詳述すると、図4に示されるように、支持基板40上に、エポキシ樹脂からなるシート状の絶縁樹脂基材を半硬化の状態で貼り付けることにより下地樹脂絶縁層41を形成する。そして、図5に示されるように、その下地樹脂絶縁層41の上面に、積層金属シート体42を配置する。ここで、半硬化の状態の下地樹脂絶縁層41上に積層金属シート体42を配置することにより、以降の製造工程で積層金属シート体42が下地樹脂絶縁層41から剥がれない程度の密着性が確保される。積層金属シート体42は、2枚の銅箔42a,42bを剥離可能な状態で密着させてなる。具体的には、金属めっき(例えば、クロムめっき)を介して各銅箔42a,42bを積層することで積層金属シート体42が形成されている。
その後、図6に示されるように、積層金属シート体42を包むようにシート状の絶縁樹脂基材43を配置し、真空圧着熱プレス機(図示しない)を用いて真空下にて加圧加熱することにより、絶縁樹脂基材43を硬化させて第1層の樹脂絶縁層21を形成する(絶縁層形成工程)。ここで、樹脂絶縁層21は、積層金属シート体42と密着するとともに、その積層金属シート体42の周囲領域において下地樹脂絶縁層41と密着することで、積層金属シート体42を封止する。なお、絶縁樹脂基材43として、エポキシ樹脂35をガラスクロス36に含浸させてなるビルドアップ材を用いている。従って、樹脂絶縁層21は、ガラスクロス36を含んだ状態で形成される(図7参照)。
そして、図8に示されるように、レーザ加工を施すことによって樹脂絶縁層21に複数のビア穴32を形成する(ビア穴形成工程)。このとき、樹脂絶縁層21中のガラスクロス36もレーザ加工により焼失されることで切断される。またこのとき、切断されたガラスクロス36の先端36Aは、レーザ加工時の熱エネルギーによって溶け、その後固まることで丸みを帯びた形状となる。さらに、ビア穴形成時において、レーザ光の一部がガラスクロス36で散乱するため、そのガラスクロス36の上方と下方とでレーザ加工性が変化することにより、ガラスクロス36が存在する位置に対応して段差39が形成される。
次いで各ビア穴32内のスミアを除去するデスミア処理を行う。このデスミア処理によって、ビア穴32内の内壁面32Aにおけるエポキシ樹脂を選択的に除去して拡径方向に後退させる。これにより、図9に示されるように、ガラスクロス36の先端36Aをビア穴32の内壁面32Aから突出させる。なおここで、デスミア処理以外に、例えば、エポキシ樹脂の表面を溶融させるための化学処理等を施すことにより、エポキシ樹脂を選択的に除去して拡径方向に後退させてもよい。
この後、めっきを行って各ビア穴32内にフィルドビア導体33を形成する(ビア導体形成工程)。より詳しくは、無電解銅めっきを施すことで、各ビア穴32の表面及びガラスクロス36の表面に所定の厚さ(具体的には、例えば0.1μm〜1μm程度の厚さ)の無電解めっき層45を形成する(図10参照)。この後、電解銅めっきを施すことでビア穴32内にフィルドビア導体33を形成する(図11参照)。なお、本実施の形態では、フィルドビア導体33は、各ビア穴32の表面及びガラスクロス36の表面を覆う無電解めっき層45と電解めっき層46とによって形成されている(図12参照)。さらに、従来公知の手法(例えばセミアディティブ法)によってエッチングを行うことで、樹脂絶縁層21上に導体層26をパターン形成する(図13参照)。
第2層〜第4層の樹脂絶縁層22〜23及び導体層26についても、上述した第1層の樹脂絶縁層21及び導体層26と同様の手法によって形成し、樹脂絶縁層21上にビルドアップしていく。そして、端子パッド27が形成された樹脂絶縁層24上に感光性エポキシ樹脂を塗布して硬化させることにより、ソルダーレジスト28を形成する。次に、所定のマスクを配置した状態で露光及び現像を行い、ソルダーレジスト28に開口部29をパターニングする。以上の製造工程によって、支持基板40上に積層金属シート体42、樹脂絶縁層21〜24、及び導体層26を積層した積層体50を形成する(図14参照)。この積層体50において、積層金属シート体42上に位置する領域がコアレス配線基板10となるべき配線積層部20(積層構造体)である。
この積層体50をダイシング装置(図示略)により切断し、積層体50における配線積層部20の周囲領域を除去する。この際、図14に示すように、配線積層部20とその周囲部51との境界において、配線積層部20の下方にある下地樹脂絶縁層41及び支持基板40ごと切断する。この切断によって、樹脂絶縁層21にて封止されていた積層金属シート体42の外縁部が露出した状態となる。つまり、周囲部51の除去によって、下地樹脂絶縁層41と樹脂絶縁層21との密着部分が失われる。この結果、配線積層部20と支持基板40とは積層金属シート体42のみを介して連結した状態となる。
そして、図15に示されるように、積層金属シート体42における2枚の銅箔42a,42bの界面にて剥離して、配線積層部20を支持基板40から分離する。その後、配線積層部20(樹脂絶縁層21)の下面上にある銅箔42aをエッチングによりパターンニングして、LGA用パッド30を形成する。これにより、図1に示すコアレス配線基板10が得られる。
本発明者は、上記の方法で製造したコアレス配線基板10について、フィルドビア導体33の軸線上でその厚さ方向に切断し、フィルドビア導体33の切断面を電子顕微鏡(SEM)で観察した。図16には、ビア導体33における切断面のSEM写真60を示している。また、図17には、ガラスクロス36を含まない一般的なビルドアップ材を用いて形成した従来の配線基板におけるビア導体33のSEM写真61を比較例として示している。図16に示されるように、ビア穴32内において、ガラスクロス36の先端36Aが突出した状態で隙間なくフィルドビア導体33が形成されており、ビア導体33の密着性が十分に確保されている。また、ビア穴32の表面には、ガラスクロス36の突出部で段差39が形成され、その段差39を境界として傾斜角度が変化していることが確認された。なお、図17に示す従来のビア穴32には、段差39は形成されていない。この段差39は、ビア穴32のレーザ加工時におけるレーザ光の一部がガラスクロス36で散乱して光の進行方向が変化するために形成されるものと考えられる。
より詳しくは、図18に示されるように、ビア穴32における段差39は、樹脂絶縁層21〜24においてガラスクロス36が存在する深さ位置に対応して形成されている。また、ビア穴32において、段差39を境界としてビア開口側領域(図18では上方の領域)とビア底部側領域(図18では下方の領域)とで区分した場合、ビア底面64を基準としたビア開口側領域の傾斜角度θ1は、ビア底面64を基準としたビア底部側領域の傾斜角度θ2よりも大きくなっている(θ1>θ2)。
さらに、複数個(具体的には9個)のビア穴32のSEM写真60に基づいて、ビア穴32のサイズを確認した。その結果、ビア穴32における頂部の直径(Top径)は平均72μmであり、底部の直径(Bottom径)は平均50μmであった。また、ビア穴32内に突出しているガラスクロス36の先端部の間隔は、平均35μmであった。因みに、従来の配線基板におけるビア穴のサイズは、Top径が平均70μmであり、Bottom径は平均55μmであった。
従って、本実施の形態によれば以下の効果を得ることができる。
(1)本実施の形態のコアレス配線基板10では、樹脂絶縁層21〜24はエポキシ樹脂35中にガラスクロス36を含んで形成されているので、配線基板10の強度を十分に高めることができる。また、各樹脂絶縁層21〜24に形成されるビア穴32は、逆円錐台形状であってその内壁面32Aに段差39を有する。このようにすれば、ビア穴32の内壁面32Aの表面積を十分に確保することができ、ビア穴32内に形成されるフィルドビア導体33の密着強度を高めることができる。従って、コアレス配線基板10が反って過度なストレスが加わった場合でも、フィルドビア導体33の密着不良やビア抜けなどの問題を回避することができる。
(2)本実施の形態のコアレス配線基板10では、樹脂絶縁層21〜24における厚さ方向のほぼ中央にガラスクロス36が設けられ、ビア穴32の段差39は、ガラスクロス36の突出端36Aが存在する深さ位置に対応して形成されている。この場合、ビア穴32における段差39を樹脂絶縁層21〜24の中央部に形成することができる。
(3)本実施の形態のコアレス配線基板10では、ビア穴32の内壁面32Aから突出したガラスクロス36の先端36Aがフィルドビア導体33の側壁33Aに食い込んでいるので、ビア穴32内におけるフィルドビア導体33の密着強度を十分に高めることができる。
なお、本発明の実施の形態は以下のように変更してもよい。
・上記実施の形態では、コアレス配線基板10の各樹脂絶縁層21〜24は、ガラスクロス36を含んで構成されていたが、ガラスクロス36を含まない高分子材料で形成してもよい。またこの場合、例えば、レーザ加工性の異なる2種類のビルドアップ材を貼り合わせて各樹脂絶縁層21〜24を形成し、レーザ加工を施すことにより図18に示すような段差39を有するビア穴32を形成してもよい。あるいは、レーザ条件を変えることにより段差39を有するビア穴32を形成してもよい。このような形状のビア穴32の形成は、例えば、第1のレーザ条件(スポット径を相対的に小さく設定)でレーザ加工を行った後、第2のレーザ条件(スポット径を相対的に大きく設定)でレーザ加工を行うことにより可能である。このほか、第1のレーザ条件(パルス当たりエネルギーを相対的に大きく設定)によりレーザ加工を行った後、第2のレーザ条件(パルス当たりエネルギーを相対的に小さく設定)によりレーザ加工を行うことによっても可能である。
また、各樹脂絶縁層21〜24におけるビア穴32の形状としては、図18のように、段差39よりも上側の傾斜角度θ1(ビア開口側領域の傾斜角度)を下側の傾斜角度θ2(ビア底部側領域の傾斜角度)よりも大きく形成する必要はない。例えば、図19に示すように、段差39よりも上側の傾斜角度θ1を下側の傾斜角度θ2よりも小さくなるようにビア穴32を形成してもよい(θ1<θ2)。このようにしても、ビア穴32内におけるフィルドビア導体33の密着強度を高めることができる。
・上記実施の形態では、コアレス配線基板10のパッケージ形態はLGA(ランドグリッドアレイ)であるが、LGAのみに限定されず、例えばPGA(ピングリッドアレイ)やBGA(ボールグリッドアレイ)等であってもよい。
次に、前述した実施の形態によって把握される技術的思想を以下に列挙する。
(1)コア基板を有さず、導体層及び層間絶縁層を交互に積層して多層化した積層構造体を有し、その主面上に半導体集積回路素子を搭載するための素子搭載領域が設定された多層配線基板において、前記層間絶縁層は高分子材料中に無機繊維を含むものであり、前記層間絶縁層には逆円錐台形状であってその内壁面に段差を有する複数のビア穴が貫通形成され、前記複数のビア穴内には前記導体層間を電気的に接続するフィルドビア導体がそれぞれ形成されており、前記段差は、前記無機繊維の突出端が存在する深さ位置に対応して形成されるとともに、前記段差を境界として前記内壁面をビア開口側領域とビア底部側領域とに区分した場合において、ビア底面を基準とした前記ビア開口側領域の傾斜角度のほうが、ビア底面を基準とした前記ビア底部側領域の傾斜角度よりも小さいことを特徴とする多層配線基板。
(2)コア基板を有さず、導体層及び層間絶縁層を交互に積層して多層化した積層構造体を有し、その主面上に半導体集積回路素子を搭載するための素子搭載領域が設定された多層配線基板において、前記層間絶縁層には逆円錐台形状であってその内壁面に段差を有する複数のビア穴が貫通形成され、前記複数のビア穴内には前記導体層間を電気的に接続するフィルドビア導体がそれぞれ形成されている多層配線基板の製造方法であって、高分子材料中に無機繊維を含むシート状のビルドアップ材を用いて層間絶縁層を形成する絶縁層形成工程と、前記層間絶縁層にレーザを照射して複数のビア穴を形成するとともに、そのビア穴の内壁面において前記無機繊維が存在する深さ位置に対応して段差を形成するビア穴形成工程と、めっきを行って前記複数のビア穴内にフィルドビア導体を形成するビア導体形成工程とを含むことを特徴とする多層配線基板の製造方法。
10…多層配線基板としてのコアレス配線基板
20…積層構造体としての配線積層部
21〜24…層間絶縁層としての樹脂絶縁層
25…素子搭載領域
26…導体層
32…ビア穴
32A…ビア穴の内壁面
33…フィルドビア導体
35…高分子材料としてのエポキシ樹脂
36…繊維材(無機繊維)としてのガラスクロス
36A…ガラスクロスの突出端
39…段差
64…ビア底面
θ1,θ2…傾斜角度

Claims (5)

  1. コア基板を有さず、導体層及び層間絶縁層を交互に積層して多層化した積層構造体を有し、その主面上に半導体集積回路素子を搭載するための素子搭載領域が設定された多層配線基板において、
    前記層間絶縁層には逆円錐台形状であってその内壁面に段差を有しかつ同一方向に拡径した複数のビア穴が貫通形成され、
    前記複数のビア穴内には前記導体層間を電気的に接続するフィルドビア導体がそれぞれ形成され、
    複数の前記フィルドビア導体は、積層構造体の積層方向に、前記導体層を介して積み重なった状態でそれぞれ形成され、
    最外層の絶縁層は、積み重なった状態の複数の前記フィルドビア導体を覆っている
    ことを特徴とする多層配線基板。
  2. 前記層間絶縁層は高分子材料中に繊維材を含むものであることを特徴とする請求項1に記載の多層配線基板。
  3. 前記段差は、前記層間絶縁層において前記繊維材が存在する深さ位置に対応して形成されていることを特徴とする請求項2に記載の多層配線基板。
  4. 前記最外層の絶縁層には、前記フィルドビア導体が形成された位置から平面視でずれた位置に導体層の一部を露出してパッドとする開口部が形成されていることを特徴とする請求項1乃至3のいずれか1項に記載の多層配線基板。
  5. 前記段差は、前記繊維材の突出端が存在する深さ位置に対応して形成されるとともに、前記段差を境界として前記内壁面をビア開口側領域とビア底部側領域とに区分した場合において、ビア底面を基準とした前記ビア開口側領域の傾斜角度のほうが、ビア底面を基準とした前記ビア底部側領域の傾斜角度よりも小さいことを特徴とする請求項2に記載の多層配線基板。
JP2009059006A 2008-03-13 2009-03-12 多層配線基板 Expired - Fee Related JP5284147B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009059006A JP5284147B2 (ja) 2008-03-13 2009-03-12 多層配線基板

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008064987 2008-03-13
JP2008064987 2008-03-13
JP2009059006A JP5284147B2 (ja) 2008-03-13 2009-03-12 多層配線基板

Publications (2)

Publication Number Publication Date
JP2009246358A JP2009246358A (ja) 2009-10-22
JP5284147B2 true JP5284147B2 (ja) 2013-09-11

Family

ID=41061772

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009059006A Expired - Fee Related JP5284147B2 (ja) 2008-03-13 2009-03-12 多層配線基板

Country Status (3)

Country Link
US (1) US8093503B2 (ja)
JP (1) JP5284147B2 (ja)
TW (1) TWI415541B (ja)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9991311B2 (en) 2008-12-02 2018-06-05 Arizona Board Of Regents On Behalf Of Arizona State University Dual active layer semiconductor device and method of manufacturing the same
US9721825B2 (en) 2008-12-02 2017-08-01 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Method of providing a flexible semiconductor device and flexible semiconductor device thereof
US9601530B2 (en) 2008-12-02 2017-03-21 Arizona Board Of Regents, A Body Corporated Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Dual active layer semiconductor device and method of manufacturing the same
WO2010138811A2 (en) 2009-05-29 2010-12-02 Arizona Board Of Regents, For And On Behalf Of Arizona State University Method of providing a flexible semiconductor device at high temperatures and flexible semiconductor device thereof
TWI400025B (zh) * 2009-12-29 2013-06-21 Subtron Technology Co Ltd 線路基板及其製作方法
JP5638269B2 (ja) * 2010-03-26 2014-12-10 日本特殊陶業株式会社 多層配線基板
WO2012021196A2 (en) * 2010-05-21 2012-02-16 Arizona Board Of Regents, For And On Behalf Of Arizona State University Method for manufacturing electronic devices and electronic devices thereof
WO2012021197A2 (en) * 2010-05-21 2012-02-16 Arizona Board Of Regents, For And On Behalf Of Arizona State University Method of manufacturing electronic devices on both sides of a carrier substrate and electronic devices thereof
EP2479337B1 (en) * 2011-01-24 2013-08-07 Electrolux Home Products Corporation N.V. Household appliance for drying objects
JP5865771B2 (ja) * 2012-04-26 2016-02-17 日本特殊陶業株式会社 多層配線基板
JP2013229526A (ja) * 2012-04-26 2013-11-07 Ngk Spark Plug Co Ltd 多層配線基板及びその製造方法
CN104938040B (zh) * 2013-01-18 2017-10-24 名幸电子有限公司 内置有零件的基板及其制造方法
JP2015115335A (ja) * 2013-12-09 2015-06-22 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
WO2017034644A2 (en) 2015-06-09 2017-03-02 ARIZONA BOARD OF REGENTS a body corporate for THE STATE OF ARIZONA for and on behalf of ARIZONA STATE UNIVERSITY Method of providing an electronic device and electronic device thereof
US10381224B2 (en) 2014-01-23 2019-08-13 Arizona Board Of Regents On Behalf Of Arizona State University Method of providing an electronic device and electronic device thereof
WO2015156891A2 (en) 2014-01-23 2015-10-15 Arizona Board Of Regents, Acting For And On Behalf Of Arizona State University Method of providing a flexible semiconductor device and flexible semiconductor device thereof
CN106663640B (zh) 2014-05-13 2020-01-07 代表亚利桑那大学的亚利桑那校董会 提供电子器件的方法及其电子器件
JP2016072320A (ja) * 2014-09-29 2016-05-09 株式会社 大昌電子 プリント配線板およびその製造方法
US9741742B2 (en) 2014-12-22 2017-08-22 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Deformable electronic device and methods of providing and using deformable electronic device
US10446582B2 (en) 2014-12-22 2019-10-15 Arizona Board Of Regents On Behalf Of Arizona State University Method of providing an imaging system and imaging system thereof
KR102412612B1 (ko) * 2015-08-28 2022-06-23 삼성전자주식회사 패키지 기판 및 프리프레그
US9899239B2 (en) * 2015-11-06 2018-02-20 Apple Inc. Carrier ultra thin substrate
CN108172542B (zh) * 2017-12-28 2019-11-08 广州兴森快捷电路科技有限公司 无芯板制作方法及其制造构件、支撑载体及其制作方法
JP7221601B2 (ja) * 2018-06-11 2023-02-14 新光電気工業株式会社 配線基板、配線基板の製造方法
JP7397718B2 (ja) 2020-02-28 2023-12-13 京セラ株式会社 印刷配線板及び印刷配線板の製造方法
US11785707B2 (en) * 2021-01-21 2023-10-10 Unimicron Technology Corp. Circuit board and manufacturing method thereof and electronic device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2805242B2 (ja) * 1990-06-02 1998-09-30 日立精工株式会社 プリント基板の穴明け加工方法
US5837427A (en) * 1996-04-30 1998-11-17 Samsung Electro-Mechanics Co Co., Ltd. Method for manufacturing build-up multi-layer printed circuit board
JP3635219B2 (ja) * 1999-03-11 2005-04-06 新光電気工業株式会社 半導体装置用多層基板及びその製造方法
JP2001257474A (ja) * 2000-03-10 2001-09-21 Ngk Spark Plug Co Ltd 配線基板の製造方法
JP2002361791A (ja) * 2001-06-13 2002-12-18 Hitachi Metals Ltd 積層箔及び配線板、並びに配線板の製造方法
JP3699383B2 (ja) * 2001-10-29 2005-09-28 日本特殊陶業株式会社 配線基板の製造方法
US20040089470A1 (en) 2002-11-12 2004-05-13 Nec Corporation Printed circuit board, semiconductor package, base insulating film, and manufacturing method for interconnect substrate
JP3841079B2 (ja) * 2002-11-12 2006-11-01 日本電気株式会社 配線基板、半導体パッケージ、基体絶縁膜及び配線基板の製造方法
TWI347151B (en) * 2004-03-19 2011-08-11 Panasonic Corp Flexible substrate having interlaminar junctions, and process for producing the same
JP2006294725A (ja) * 2005-04-07 2006-10-26 Fujikura Ltd 配線基板、多層配線基板およびそれらの製造方法
JP2007201030A (ja) * 2006-01-25 2007-08-09 Fujitsu Ltd 電子デバイス

Also Published As

Publication number Publication date
TW200945985A (en) 2009-11-01
TWI415541B (zh) 2013-11-11
JP2009246358A (ja) 2009-10-22
US8093503B2 (en) 2012-01-10
US20090229874A1 (en) 2009-09-17

Similar Documents

Publication Publication Date Title
JP5284147B2 (ja) 多層配線基板
JP5284146B2 (ja) 多層配線基板、及びその製造方法
TWI396493B (zh) 多層配線板及其製造方法
JP5566720B2 (ja) 多層配線基板及びその製造方法
TWI451536B (zh) 多層配線基板及其製造方法
TWI423754B (zh) 多層配線基板及其製造方法
TWI414221B (zh) 多層配線基板及其製造方法
JP5179920B2 (ja) 多層配線基板
KR101215246B1 (ko) 다층 배선기판의 제조방법 및 다층 배선기판
KR101281410B1 (ko) 다층 배선기판
JP5504149B2 (ja) 多層配線基板
JP5172404B2 (ja) 多層配線基板の製造方法、及び多層配線基板の中間製品
JP2011138869A (ja) 多層配線基板の製造方法及び多層配線基板
JP2012094662A (ja) 多層配線基板の製造方法
US8450622B2 (en) Multilayer wiring substrate and method of manufacturing the same
JP5340622B2 (ja) 多層配線基板
JP5479551B2 (ja) 配線基板の製造方法
JP5449413B2 (ja) 多層配線基板
JP2010192545A (ja) 補強材付き配線基板の製造方法、補強材付き配線基板用の配線基板
JP5269757B2 (ja) 多層配線基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111005

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121219

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121225

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130222

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130507

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130529

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees