JP5832800B2 - 半導体集積回路および半導体集積回路のテスト方法 - Google Patents
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Description
所定のビット幅のパラレルデータからなるパラレルデータ列を受信し、このパラレルデータ列を構成するそれぞれのパラレルデータのビットを所定の順番に配列したシリアルデータに変換する、第1および第2のパラレルシリアル変換回路と、
上記所定のビット幅の共通のテスト用パラレルデータ列に基づいて、上記第1のパラレルシリアル変換回路に供給する第1のテスト用パラレルデータ列と、上記第2のパラレルシリアル変換回路に供給する第2のテスト用パラレルデータ列とを生成するテスト用パラレルデータ列生成回路と、
上記第1のパラレルシリアル変換回路が上記第1のテスト用パラレルデータ列を変換した第1のシリアルデータビットと、上記第2のシリアルパラレル変換回路が上記第2のテスト用パラレルデータ列を変換した第2のシリアルデータのビットとの一致/不一致を検出する検出回路とを備えた半導体集積回路であって、
上記テスト用パラレルデータ列生成回路が、上記共通のテスト用パラレルデータ列を構成するそれぞれのパラレルデータのビットを、順番に、上記所定の順番において後になる方向に上記所定ビット幅未満の第1のビット数だけシフトし、あふれたビットを、次のパラレルデータの上記所定の順番において先になる位置にシフトして、上記第2のテスト用パラレルデータ列を生成するパラレルビットシフト回路を含むことにより、上記共通のテスト用パラレルデータ列の同一のビットに対応するビットのパラレルデータ内での位置が相互にシフトした上記第1のテスト用パラレルデータ列と上記第2のテスト用パラレルデータ列とを生成し、
上記検出回路が、同一のタイミングで入力された上記第1のシリアルデータのビットと上記第2のシリアルデータのビットとを比較する比較回路と、上記テスト用パラレルデータ生成回路から供給されるときのシフトに応じて上記第1のシリアルデータと上記第2のシリアルデータとの少なくとも一方のビットをシフトして、上記共通のテスト用パラレルデータ列の同一のビットに対応する上記第1のシリアルデータのビットおよび上記第2のシリアルデータのビットが上記比較回路に入力されるタイミングをそろえるシリアルビットシフト回路とを含むことを特徴とする。
図2は、本発明の一実施形態である半導体集積回路の構成を示すブロック図である。
テスト用パラレルデータ列生成回路13は、第1のパラシリ変換回路11に供給する第1のテスト用パラレルデータ列TEST1と、第2のパラシリ変換回路12に供給する第2のテスト用パラレルデータ列TEST2とを生成する。第1のテスト用パラレルデータ列TEST1および第2のテスト用パラレルデータ列TEST2は、共通のテスト用パラレルデータTEST0に基づいて生成される。
検出回路14は、第1のパラレルシリアル変換回路11が第1のテスト用パラレルデータ列TEST1を変換した第1のシリアルデータビットSER1と、第2のシリアルパラレル変換回路12が第2のテスト用パラレルデータ列TEST2を変換した第2のシリアルデータビットSER2との一致/不一致を検出する。
続いて、図2および図4を参照しながら半導体集積回路1におけるテストの動作を説明する。
続いて、第1および第2のパラシリ変換回路11,12に異常がある場合の動作を説明する。
11,12 パラレルシリアル変換回路
14 検出回路
141 シリアルビットシフトレジスタ
142 比較回路
143 検出信号生成回路
131 PRBS生成回路
132 パラレルビットシフト回路
1321 ラッチ部
1322 2ビットビットシフト回路
Claims (4)
- 所定のビット幅のパラレルデータからなるパラレルデータ列を受信し、該パラレルデータ列を構成するそれぞれのパラレルデータのビットを所定の順番に配列したシリアルデータに変換する、第1および第2のパラレルシリアル変換回路と、
前記所定のビット幅の共通のテスト用パラレルデータ列に基づいて、前記第1のパラレルシリアル変換回路に供給する第1のテスト用パラレルデータ列と、前記第2のパラレルシリアル変換回路に供給する第2のテスト用パラレルデータ列とを生成するテスト用パラレルデータ列生成回路と、
前記第1のパラレルシリアル変換回路が前記第1のテスト用パラレルデータ列を変換した第1のシリアルデータビットと、前記第2のパラレルシリアル変換回路が前記第2のテスト用パラレルデータ列を変換した第2のシリアルデータのビットとの一致/不一致を検出する検出回路とを備えた半導体集積回路であって、
前記テスト用パラレルデータ列生成回路が、前記共通のテスト用パラレルデータ列を構成するそれぞれのパラレルデータのビットを、順番に、前記所定の順番において後になる方向に前記所定のビット幅未満の第1のビット数だけシフトし、あふれたビットを、次のパラレルデータの前記所定の順番において先になる位置にシフトして、前記第2のテスト用パラレルデータ列を生成するパラレルビットシフト回路を含むことにより、前記共通のテスト用パラレルデータ列の同一のビットに対応するビットのパラレルデータ内での位置が相互にシフトした前記第1のテスト用パラレルデータ列と前記第2のテスト用パラレルデータ列とを生成し、
前記検出回路が、同一のタイミングで入力された前記第1のシリアルデータのビットと前記第2のシリアルデータのビットとを比較する比較回路と、前記テスト用パラレルデータ生成回路から供給されるときのシフトに応じて前記第1のシリアルデータと前記第2のシリアルデータとの少なくとも一方のビットをシフトして、前記共通のテスト用パラレルデータ列の同一のビットに対応する前記第1のシリアルデータのビットおよび前記第2のシリアルデータのビットが前記比較回路に入力されるタイミングをそろえるシリアルビットシフト回路とを含むことを特徴とする半導体集積回路。 - 前記パラレルビットシフト回路は、前記共通のテスト用パラレルデータ列を構成するそれぞれのパラレルデータのビットを、順番に、前記所定の順番において後になる方向に前記所定のビット幅未満の第2のビット数だけシフトし、あふれたビットを、次のパラレルデータの前記所定の順番において先になる位置にシフトして、前記第1のテスト用パラレルデータ列を生成し、
前記第1及び第2のビット数は互いに異なる請求項1記載の半導体集積回路。 - 前記検出回路が、前記比較器が不一致を検出したときに、前記第1のパラレルシリアル変換回路と前記第2のパラレルシリアル変換回路とのいずれかが不良であることを示す検出信号を生成する検出信号生成回路を含むことを特徴とする請求項1及び請求項2のいずれか一つに記載の半導体集積回路。
- 請求項3記載の半導体集積回路を用い、前記検出信号の生成の有無により、前記第1および第2のパラレルシリアル変換回路の少なくとも一方の不良を検出することを特徴とする半導体集積回路のテスト方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011154675A JP5832800B2 (ja) | 2011-07-13 | 2011-07-13 | 半導体集積回路および半導体集積回路のテスト方法 |
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JP2011154675A JP5832800B2 (ja) | 2011-07-13 | 2011-07-13 | 半導体集積回路および半導体集積回路のテスト方法 |
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Publication Number | Publication Date |
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JP2013019830A JP2013019830A (ja) | 2013-01-31 |
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ID=47691400
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2011154675A Expired - Fee Related JP5832800B2 (ja) | 2011-07-13 | 2011-07-13 | 半導体集積回路および半導体集積回路のテスト方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5832800B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11199584B2 (en) * | 2018-01-17 | 2021-12-14 | Credo Technology Group Limited | IC dies with parallel PRBS testing of interposer |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60200632A (ja) * | 1984-03-26 | 1985-10-11 | Fujitsu Ltd | 符号誤り検出回路 |
JPS6116368A (ja) * | 1984-07-02 | 1986-01-24 | Mitsubishi Electric Corp | 画像処理装置の検査装置 |
JPH0653938A (ja) * | 1992-07-30 | 1994-02-25 | Nec Corp | シリアルデータ伝送方式 |
US7447965B2 (en) * | 2005-05-03 | 2008-11-04 | Agere Systems Inc. | Offset test pattern apparatus and method |
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2011
- 2011-07-13 JP JP2011154675A patent/JP5832800B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2013019830A (ja) | 2013-01-31 |
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RD04 | Notification of resignation of power of attorney |
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A521 | Request for written amendment filed |
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