JP2005339675A - 半導体集積回路装置 - Google Patents

Abstract

【課題】 とりわけメモリＬＳＩに対して、そのインターフェース部のテストを行うことが可能な半導体集積回路装置を提供する。
【解決手段】 Ｉ／Ｆ部１２から内部のメモリ回路１１に向けた出力信号を受けて、前記出力信号の誤りを検出するための期待値信号を発生する期待値生成回路１３ａと、前記出力信号と前記期待値信号を比較し、一致または不一致を判定する比較判定回路１３ｂと、前記比較判定回路１３ｂの判定結果を保持し、この判定結果を外部に出力する際の処理を行う出力処理回路１３ｃなどを設け、パルス発生器１４等からＩ／Ｆ部１２に対してＭ系列の擬似乱数信号となるテストパターンを入力してテストを行う場合、期待値生成回路１３ａ内には、このＭ系列の擬似乱数信号の発生論理に基づく回路を備えておく。
【選択図】 図１

Description

本発明は、半導体集積回路装置に関し、特に、高速インターフェースを備えたメモリＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）に対して、そのインターフェース部のテストを行う半導体集積回路装置に適用して有効な技術に関するものである。

例えば、メモリＬＳＩやメモリ混載ＬＳＩでのメモリ部分などをテストする際には、通常、メモリテスタが用いられる。メモリテスタは、メモリＬＳＩを網羅的にテストするために高機能および高性能を備えているが、同時に、非常に高価な装置となっている。近年においては、メモリＬＳＩの高速化に伴い１Ｇｂｐｓ／ｐｉｎの速度性能を備えたメモリテスタが存在している。

また、メモリテスタに依存しないテスト方法としては、実際に使用するシステム（以下、実機と略す）にメモリＬＳＩを搭載してテストを行ったり、メモリＬＳＩにＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路を搭載してテストを行ったりする方法などが挙げられる。メモリＬＳＩ向けのＢＩＳＴ回路としては、例えば、メモリアレー部に対して書き込みテストおよび読み出しテストを行うものなどが挙げられる。この場合、ＢＩＳＴ回路は、メモリアレー部に対してアドレスおよび書き込みデータを発生する機能や、期待値データを発生して、メモリアレー部からの読み出しデータを判定する機能などを備えている。

ところで、前記のようなメモリＬＳＩに対するテスト技術について、本発明者が検討した結果、以下のようなことが明らかとなった。

例えば、キャッシュメモリ用途のメモリＬＳＩなどにおいては、近年、高速化が加速し、とりわけ製品開発段階などでメモリテスタの速度性能が追い付かないことが懸念される。また、高速化が進むと、メモリＬＳＩ内部においても、従来では一般的であったメモリアレー部の不具合以前に、外部との信号入出力を担うインターフェース部（以下、Ｉ／Ｆ部と略す）に起因した不具合が増加することが予想される。

インターフェース部で不具合が生じた場合、メモリテスタでは、仮に速度性能が満足できたとしても、不具合箇所の特定および不良解析などが困難となることが考えられる。これに加えて、前述したようなＢＩＳＴ回路では、メモリアレー部のテストに着目しているため、場合によってはＩ／Ｆ部を経由せずにテストパターンを入力することもあり、不具合検出ができない可能性もある。さらに、実機を用いたテストでは、不具合箇所の特定困難に加え、実機のテスト条件等に依存して不具合を検出できない可能性や、テスト時間の長さなどが懸念される。

そこで、本発明の目的は、とりわけメモリＬＳＩに対して、そのインターフェース部のテストを行うことが可能な半導体集積回路装置を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体集積回路装置は、外部からの入力信号を取り込み、取り込んだ入力信号を内部の処理回路に向けて出力するインターフェース回路と、インターフェース回路の出力信号を受けて、インターフェース回路での信号伝送の誤りを検出するための期待値信号を生成する回路と、インターフェース回路の出力信号と期待値信号を比較し、一致または不一致の判定を行う比較判定回路と、比較判定回路の判定結果を保持し、外部からの要求に応じて判定結果を外部に出力するための処理を行う出力処理回路とを有するものとなっている。

このような構成によって、高価なメモリテスタ等を用いずに、例えば廉価で高速動作が可能なパルス発生器などを用いて入力信号を供給することで、インターフェース部のテストを行うことが可能となる。また、インターフェース部単体でのテストを行うことが可能になるため、従来技術において原因究明が困難となるインターフェース部での不具合および外部からインターフェース部に至る伝送経路での不具合等を早期に発見し、原因究明を行うことができる。

ここで、前記外部からの入力信号を、例えば、特定段数のシフトレジスタとこのシフトレジスタに対するＥＸＯＲ回路の入力論理によって発生する擬似乱数信号とした場合、前記期待値信号を生成する回路は、例えば、前記特定段数のシフトレジスタと同じ段数のシフトレジスタと、前記ＥＸＯＲ回路の入力論理と同じ入力論理のＥＸＯＲ回路によって構築することができる。

これによって、期待値信号を生成する回路を容易に実現することができる。また、擬似乱数信号を用いることができるため、実動作に沿ったテストカバレッジが高い試験を行うことが可能となる。

また、本発明による半導体集積回路装置は、予め設定した入力テストパターンをクロック信号に同期して取り込み、内部の処理回路に出力するインターフェース回路と、この入力テストパターンに基づいて、インターフェース回路から内部の処理回路に向けた出力パターンを予測し、出力パターンの誤り有無を検出するための期待値パターンを発生する回路と、出力パターンと期待値パターンをクロック信号の周期毎に比較し、一致信号または不一致信号を発生する比較判定回路とを有するものとなっている。

また、本発明による半導体集積回路装置は、アドレステストパターンが入力され、このアドレステストパターンをクロック信号に同期して取り込み、内部のメモリ回路に向けて第１の出力パターンを出力する第１のインターフェース回路と、データテストパターンが入力され、このデータテストパターンをクロック信号に同期して取り込み、内部のメモリ回路に向けて第２の出力パターンを出力する第２のインターフェース回路と、第１の出力パターンを受けて第１の期待値パターンを生成する第１の期待値生成回路と、第２の出力パターンを受けて第２の期待値パターンを生成する第２の期待値生成回路と、第１の出力パターンと第１の期待値パターンを比較し、一致または不一致の判定を行う第１の比較判定回路と、第２の出力パターンと第２の期待値パターンを比較し、一致または不一致の判定を行う第２の比較判定回路と、第１の比較判定回路および第２の比較判定回路の判定結果をそれぞれ保持し、外部からの要求に応じてこの判定結果を外部に出力するための処理を行う出力処理回路とを有するものとなっている。

そして、前記アドレステストパターンおよび前記データテストパターンは、それぞれ、特定段数のシフトレジスタと前記シフトレジスタに対するＥＸＯＲ回路の入力論理によって発生され、前記第１の期待値生成回路は、前記アドレステストパターンを発生するのと同じ段数のシフトレジスタおよび同じ入力論理のＥＸＯＲ回路を有し、前記第２の期待値生成回路は、前記データテストパターンを発生するのと同じ段数のシフトレジスタおよび同じ入力論理のＥＸＯＲ回路を有するものとなっている。

このように、アドレスおよびデータといった同系統の信号毎に期待値生成回路および比較判定回路を設けることによって、各信号系統毎に適切な条件で同時にテストを行うことが可能となる。また、不具合が発生した際には、不具合箇所を容易に特定することができる。

ここで、一つの第１または第２のインターフェース回路に対しては、それぞれシフトレジスタの段数等が異なる複数の第１または第２の期待値生成回路と、複数の第１または第２の比較判定回路を設けてもよい。これによって、複数のテストパターンでテストを行うことができ、よりテストカバレージを高めることが可能となる。

また、前記第１のインターフェース回路および前記第２のインターフェース回路が、それぞれ複数存在した場合、半導体集積回路装置内において、複数の第１のインターフェース回路の出力が入力され、一つの第１の比較判定回路に向けて出力を行う第１のセレクタ回路と、複数の第２のインターフェース回路の出力が入力され、一つの第２の比較判定回路に向けて出力を行う第２のセレクタ回路とを設けるとよい。これによって、回路規模の削減等が可能となる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、メモリＬＳＩのテストの容易化を実現できる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は、本発明の一実施の形態による半導体集積回路装置において、その構成の一例を示すブロック図である。図１に示す半導体集積回路装置（ＬＳＩ）１０は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）などのメモリコアを含むメモリ回路１１と、メモリ回路１１のＩ／Ｆ部１２と、Ｉ／Ｆ部１２のテストを行うＩ／Ｆ−ＢＩＳＴ回路１３などを含むものとなっている。

Ｉ／Ｆ−ＢＩＳＴ回路１３は、メモリ回路１１に向けたＩ／Ｆ部１２の出力信号が入力される期待値生成回路（ｅｘｐ−ｇｅｎ）１３ａと、このＩ／Ｆ部１２の出力信号と期待値生成回路１３ａの出力信号が入力され、この２つの入力を逐次比較し、一致（ＯＫ）／不一致（ＮＧ）の判定を行う比較判定回路（ｃｏｍｐ）１３ｂと、比較判定回路１３ｂの判定結果を保持し、その判定結果を外部に出力するための処理を行う出力処理回路（Ｒｅｓｕｌｔ Ｏｕｔｐｕｔ）１３ｃなどを有している。なお、図１では、外部からＩ／Ｆ部１２に向けた入力をパルス発生器（ＰＧ）１４から行い、出力処理回路１３ｃに保持された判定結果をテスタ（ｔｅｓｔｅｒ）１５にて読み取るものとする。

このような半導体集積回路装置において、パルス発生器１４からＩ／Ｆ部１２に対してＩ／Ｆ部１２のテストを行うためのテストパターンが入力されると、Ｉ／Ｆ部１２の出力信号が、期待値生成回路１３ａと比較判定回路１３ｂに入力される。期待値生成回路１３ａは、Ｉ／Ｆ部１２の出力信号を受けて、正しい出力信号を予測し、Ｉ／Ｆ部１２の出力信号の誤りを検出するための期待値信号を生成する。そして、比較判定回路１３ｂは、Ｉ／Ｆ部１２の出力信号と期待値信号とを逐次比較および判定し、その判定結果を出力処理回路１３ｃに出力する。出力処理回路１３ｃは、比較判定回路１３ｂからの判定結果を保持し、テスタ１５からの要求に応じてこの判定結果をテスタ１５に出力する。

以上のような構成および動作によって、Ｉ／Ｆ部１２のテストを行うことが可能になる。この際に、パルス発生器１４などを用いてテストパターンを入力し、ＬＳＩの内部で比較および判定を行うため、例えば数ＧＨｚといった高速レートでテストを行うことが可能になる。また、テスタ１５は、出力処理回路１３ｃに保持された判定結果を、テスト終了後などに読み出せばよいため、低速なものでよい。

つぎに、図１の期待値生成回路１３ａおよび比較判定回路１３ｂの構成の一例について説明する。図２は、図１の半導体集積回路装置において、その期待値生成回路および比較判定回路の構成の一例を示す回路図である。なお、図２においては、パルス発生器１４でのパターン発生論理の一例も併せて示している。

図２に示す期待値生成回路２３ａは、例えば、Ｉ／Ｆ部２２の出力信号が入力された７段のシフトレジスタと、その６段目の出力信号と７段目の出力信号を入力とするＥＸＯＲ回路などから構成され、このＥＸＯＲ回路の出力信号が比較判定回路２３ｂに入力されている。比較判定回路２３ｂは、期待値生成回路２３ａの出力信号とＩ／Ｆ部２２の出力信号を入力とするＥＸＯＲ回路から構成されている。

このような期待値生成回路２３ａは、図２のパルス発生器２４のパターン発生論理に対応したものとなっている。すなわち、図２のパルス発生器２４のパターン発生論理は、例えばＰＲＢＳ（Ｐｓｅｕｄｏ Ｒａｎｄｏｍ Ｂｉｎａｒｙ Ｓｅｑｕｅｎｃｅ）といったＭ系列の擬似乱数パターンを発生する論理となっている。図２では、一例として、７段構成のシフトレジスタの内、６段目の出力と７段目の出力をＥＸＯＲ回路の入力論理とし、なおかつＥＸＯＲ回路の出力信号を１段目の入力に帰還ループさせたＭ系列のパターン発生論理を示している。そして、図２の期待値生成回路２３ａは、このパターン発生論理に対応して、これと同じ段数のシフトレジスタと、同じ入力論理のＥＸＯＲ回路を備えたものとなっている。但し、このＥＸＯＲ回路の出力信号は、帰還ループさせない。

Ｍ系列のパターン発生論理としては、広く知られているようにシフトレジスタの段数およびＥＸＯＲ回路の入力論理の組み合わせによって様々なものが存在する。一般的なパルス発生器の中の多くは、このようなＭ系列の擬似乱数パターンを発生する機能を備えており、そのパターン発生論理もある程度設定できるようになっている。ここで、パルス発生器２４のパターン発生論理が異なれば、それに対応した段数および入力論理を備えたシフトレジスタおよびＥＸＯＲ回路を期待値生成回路２３ａ内に設ける必要がある。

次に、図２の動作について図３を用いて説明する。図３は、図２の半導体集積回路装置における各回路の出力波形の一例を示す図であり、（ａ）は、Ｉ／Ｆ部の出力波形、（ｂ）は期待値生成回路の出力波形、（ｃ）は比較判定回路の出力波形を示すものである。

まず、パルス発生器２４が、Ｉ／Ｆ部２２に対して擬似乱数パターンを出力する。ここで、Ｉ／Ｆ部２２の信号伝送に誤りがない場合、Ｉ／Ｆ部２２の出力波形は、パルス発生器２４の出力波形がＩ／Ｆ部２２によってそのまま伝送されたものとなり、例えば図３（ａ）のようになる。また、期待値生成回路２３ａは、パルス発生器２４と同じように、パルス発生器２４の出力信号を受けてそれと同じ段数のシフトレジスタと同じ入力論理のＥＸＯＲ回路で期待値信号を生成する構成であるため、期待値生成回路２３ａの出力波形は、図３（ｂ）に示すような波形となる。

すなわち、比較判定回路２３ｂの入力において、Ｉ／Ｆ部２２の出力信号と期待値生成回路２３ａの出力信号は、同一位相にて同じ波形となる。したがって、比較判定回路２３ｂの出力信号Ｒ１は、図３（ｃ）のような波形となり、一致の‘Ｌ’データが出力される。なお、図３（ｃ）のように、出力波形には細かいハザードが含まれるが、後述する出力処理回路のラッチタイミングによって、このハザードは取り除くことができる。

一方、Ｉ／Ｆ部２２の信号伝送にビットエラーまたはサイクルずれ等の誤りが生じた場合、パルス発生器２４の出力後に帰還されたパルス発生器２４の入力信号と、パルス発生器２４の出力後にＩ／Ｆ部２２を介して入力された期待値生成回路２３ａの入力信号とが異なることになる。このためＭ系列パターンの性質上、Ｉ／Ｆ部２２の出力信号と期待値生成回路２３ａの出力信号の間には、不一致となるクロックサイクルが必ず１サイクル以上発生する。したがって、図示はしないが、この場合の比較判定回路２３ｂの出力信号Ｒ１には、１サイクル以上の‘Ｈ’データが出力される。

以上のような構成および動作によって、Ｍ系列の擬似乱数パターンを用いてＩ／Ｆ部のテストを行うことが可能になる。Ｍ系列の擬似乱数パターンは、ランダム性が高いためＩ／Ｆ部のテストを行うのに適したパターンと言える。また、このようなパターンを用いることで、期待値生成回路等を容易に構築することが可能となる。

つぎに、図１の出力処理回路１３ｃの構成の一例について説明する。図４は、図１の半導体集積回路装置において、その出力処理回路の詳細回路例を含めた構成の一例を示すブロック図である。なお、図４においては、主要な外部入出力信号およびその接続関係の一例を併せて示している。

図４に示す半導体集積回路装置は、図１と同様に、Ｉ／Ｆ部４２と、期待値生成回路４３ａ、比較判定回路４３ｂおよび出力処理回路４３ｃを含んだＩ／Ｆ−ＢＩＳＴ回路４３から構成され、加えてＪＴＡＧ（Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ）回路４６を備えたものとなっている。出力処理回路４３ｃは、例えば、比較判定回路４３ｂの出力信号と‘Ｈ’固定信号が入力されたセレクタ４３０と、セレクタ４３０の出力信号を入力とし、出力をセレクタ４３０の選択信号とするラッチレジスタ４３１と、ラッチレジスタ４３１の出力信号を入力とし、出力がＪＴＡＧ回路４６に接続された読み出しレジスタ４３２などから構成される。

セレクタ４３０およびラッチレジスタ４３１は、比較判定回路４３ｂからの‘Ｈ’出力信号を一度でも取り込むと、セレクタ４３０の入力を切り換えることによって‘Ｈ’信号を保持し続けることができる。また、この保持した‘Ｈ’信号は、リセット（Ｒ）入力によって‘Ｌ’信号にクリアされる。読み出しレジスタ４３２は、ＪＴＡＧ回路４６からの制御信号によってラッチレジスタ４３１が保持している値を取り込み、それをＪＴＡＧ回路４６に伝達する。

また、Ｉ／Ｆ部４２、期待値生成回路４３ａおよび出力処理回路４３ｃ内のラッチレジスタ４３１には、同一のクロック信号（ＣＬＫ）が接続されている。なお、図４において、このクロック信号は、パルス発生器４４から入力されるものとし、加えてＩ／Ｆ部４２の入力データ（ＤＡＴＡ）もパルス発生器４４によって入力されるものとする。また、ＪＴＡＧ回路４６に対しては、テスタ４５よりＴＭＳ、ＴＣＫ、ＴＤＩ信号が入力され、ＪＴＡＧ回路４６は、テスタ４５に対してＴＤＯ信号を出力するものとする。

このような構成において、パルス発生器４４がＩ／Ｆ部４２に対してテストパターンを出力すると、例えば図２に示したような期待値生成回路２３ａおよび比較判定回路２３ｂによって、Ｉ／Ｆ部４２のテストが行われる。この際にＩ／Ｆ部４２と期待値生成回路４３ａには同一のクロック信号が入力されるが、回路遅延および配線遅延等により比較判定回路４３ｂの出力には、図３（ｃ）のように細かいハザードが発生する。但し、ラッチレジスタ４３１に対しても同一のクロック信号が入力されているため、ラッチレジスタ４３１には、このようなハザードは取り込まれない。

一方、Ｉ／Ｆ部４２の信号伝送に誤りがあった場合には、比較判定回路４３ｂより１クロックサイクル以上の‘Ｈ’信号が出力される。ラッチレジスタ４３１は、この‘Ｈ’信号を取り込みラッチする。そして、テスト終了後などで、テスタ４５が、ＪＴＡＧ回路４６に対し、ＴＭＳ、ＴＣＫおよびＴＤＩ信号を用いてテスト結果の読み出し命令を発生する。ＪＴＡＧ回路４６は、読み出しレジスタ４３２にクロック信号などを与えることでテスト結果を読み出し、ＴＤＯ信号によりテスタ４５に結果を伝達する。

なお、ＪＴＡＧ回路４６としては、規格として広く知られているものを用いればよい。また、テスト結果の読み出し等にＪＴＡＧ回路を用いた場合、テスタに限らず、パーソナルコンピュータ等によっても通信を行うことができ、テストコストを更に削減できる。勿論、読み出しレジスタ４３２の値を読み出す制御回路および外部端子を設けることなどで、ＪＴＡＧ回路４６を用いない構成にしてもよい。

つぎに、メモリ回路の一般的なＩ／Ｆ部をテスト対象とした半導体集積回路装置の構成の一例について説明する。図５は、図１の半導体集積回路装置において、そのＩ／Ｆ部の回路例およびクロック配線を含めた構成の一例を示すブロック図である。図６は、図５の半導体集積回路装置において、その信号波形の一例を示す波形図であり、（ａ）は外部信号、（ｂ）は内部信号を示すものである。

図５においては、外部端子よりＩ／Ｆ部５２に対してそれぞれアドレス信号（ａｄｄ）、データ信号（ｄａｔａ）、クロック信号（ｃｌｋ）が入力され、Ｉ／Ｆ部５２を経由した内部アドレス信号（ｉａｄｄ）および２系統の内部データ信号（ｉｄａｔａ（１），（２））がメモリ回路５１およびＩ／Ｆ−ＢＩＳＴ回路５３に入力されている。クロック信号は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路５７に入力され、ＰＬＬ回路５７によって、内部クロック信号（ｃｌｋ（０π））およびそれと半周期ずれた内部クロック信号（ｃｌｋ（＋π／２））が生成される。

内部アドレス信号（ｉａｄｄ）は、内部クロック信号（ｃｌｋ（０π））の立ち上がりで動作するレジスタ５２０によって出力される。２系統の内部データ信号（ｉｄａｔａ（１），（２））は、ダブルデータレート方式に対応したものとなっている。そして、１系統目の内部データ信号（ｉｄａｔａ（１））は、例えば、直列に接続された２つのレジスタ５２１ａ，５２１ｂによって出力される。このレジスタ５２１ａは、内部クロック信号（ｃｌｋ（＋π／２））の立ち上がりエッジでデータ信号の取り込みを行い、レジスタ５２１ｂは、レジスタ５２１ａの出力を内部クロック信号（ｃｌｋ（＋π／２））の立下りエッジでラッチし出力を行う。一方、２系統目の内部データ信号（ｉｄａｔａ（２））は、例えば、内部クロック信号（ｃｌｋ（＋π／２））を受け、その立下りエッジでデータ信号の取り込みを行う１つのレジスタ５２２によって出力される。

そして、Ｉ／Ｆ−ＢＩＳＴ回路５３においては、内部アドレス信号（ｉａｄｄ）および２つの内部データ信号（ｉｄａｔａ（１），（２））にそれぞれ対応して３系統の期待値生成回路５３０ａ，５３１ａ，５３２ａおよび比較判定回路５３０ｂ，５３１ｂ，５３２ｂが設けられている。内部アドレス信号（ｉａｄｄ）に対応した期待値生成回路５３０ａおよび比較判定回路５３０ｂは、内部アドレス信号（ｉａｄｄ）の出力タイミングと同様に内部クロック信号（ｃｌｋ（０π））の立ち上がりで動作する。内部データ信号（ｉｄａｔａ（１），（２））に対応した期待値生成回路５３１ａ，５３２ａおよび比較判定回路５３１ｂ，５３２ｂは、内部データ信号（ｉｄａｔａ（１），（２））の出力タイミングと同様に内部クロック信号（ｃｌｋ（＋π／２））の立下りで動作する。

なお、図５においては、説明の便宜上、それぞれの比較判定回路５３０ｂ，５３１ｂ，５３２ｂの中に、図４で述べた出力処理回路４３ｃのラッチレジスタ４３１等が含まれているものとする。また、各信号系統毎の期待値生成回路５３０ａ，５３１ａ，５３２ａおよび比較判定回路５３０ｂ，５３１ｂ，５３２ｂで用いるクロック信号は、前述したものに限られるものではなく、比較判定回路への入力タイミングとラッチレジスタのラッチタイミングが同一クロック信号に基づくものであればよい。

このような構成において、例えばパルス発生器などにより、図６（ａ）に示すようなクロック信号（ｃｌｋ）と、擬似乱数パターンとなるアドレス信号（ａｄｄ）およびデータ信号（ｄａｔａ）が入力されると、図６（ｂ）に示すような内部クロック信号（ｃｌｋ（０π），ｃｌｋ（＋π／２））、内部アドレス信号（ｉａｄｄ）および内部データ信号（ｉｄａｔａ（１），（２））が発生する。そして、内部アドレス信号（ｉａｄｄ）および内部データ信号（ｉｄａｔａ（１），（２））毎にそれぞれに対応した期待値生成回路５３０ａ，５３１ａ，５３２ａおよび比較判定回路５３０ｂ，５３１ｂ，５３２ｂを用いてテストを行い、それぞれの比較判定結果を出力処理回路５３ｃより外部に出力する。

このように、異なる信号系統毎に期待値生成回路および比較判定回路を設けることによって、ダブルデータレート方式などのＩ／Ｆ部にも対応することが可能となる。また、各信号系統毎に適切なテストパターンでテストを行うことができ、そして、各信号系統を同時にテストすることができる。また、信号系統毎に比較判定が行えるため、不具合箇所を容易に特定することができる。

つぎに、図５に示した構成の更に具体的な構成例を図７を用いて説明する。図７は、図５の半導体集積回路装置において、その詳細な構成の一例を示す回路図である。図７に示す半導体集積回路装置は、例えば、メモリ回路（ＤＲＡＭ）７１に対する外部入力端子としてクロック端子（ＣＬＫ）、複数のアドレス端子（ＳＡ）および制御入力端子（Ｂ１，Ｂ２，Ｂ３）を備え、外部入出力端子として複数のデータ端子（ＤＱ）を備えている。そして更に、ＪＴＡＧ回路７６用の外部端子として、図４と同様にＴＤＩ，ＴＭＳ，ＴＣＫおよびＴＤＯ端子を備えたものとなっている。

クロック端子（ＣＬＫ）は、ＰＬＬ回路７７に接続され、ＰＬＬ回路７７によって内部クロック信号（ｃｌｋ（０π），ｃｌｋ（＋π／２））が生成される。複数のアドレス端子（ＳＡ）は、それぞれ、Ｉ／Ｆ部となるアドレスバッファ（Ａｄｄｒｅｓｓ Ｂｕｆｆｅｒ）７２ｂに接続され、この複数のアドレスバッファ７２ｂには、内部クロック信号（ｃｌｋ（０π））が供給されている。複数の制御入力端子（Ｂ１，Ｂ２，Ｂ３）は、そのＩ／Ｆ部となるステートマシーン（Ｓｔａｔｅ Ｍａｃｈｉｎｅ）７２ｃに接続され、このステートマシーン７２ｃには、内部クロック信号（ｃｌｋ（０π））が供給されている。複数のデータ端子（ＤＱ）は、それぞれ、Ｉ／Ｆ部となるデータ入力バッファ（Ｄｉｎ Ｂｕｆｆｅｒ）７２ａに接続され、この複数のデータ入力バッファ７２ａには、内部クロック信号（ｃｌｋ（＋π／２））が供給されている。

ここで、複数のアドレスバッファ７２ｂとステートマシーン７２ｃは、同一クロック信号で動作し、同様な回路構成であるため、同一の信号系統となる。また、複数のデータ入力バッファ７２ａは、図５と同様に２つの信号系統に分類することができる。そこで、図７においては、複数のアドレスバッファ７２ｂおよびステートマシーン７２ｃの出力信号と、複数のデータ入力バッファ７２ａの１系統目の出力信号と、複数のデータ入力バッファ７２ａの２系統目の出力信号に、それぞれ１つずつセレクタ７８０，７８１，７８２を設けている。そして、これらのセレクタ７８０，７８１，７８２のそれぞれによって、同一系統となる複数の出力信号の中から任意の１本を選択できる構成となっている。

また、アドレス等に対応したセレクタ７８０の出力信号は、異なる回路構成となる２種類の判定回路７９０ａ，７９０ｂに入力され、それぞれの判定結果が、出力処理回路７３ｃのラッチレジスタ７３１に出力されている。ここで、判定回路とは、これまでに説明したような期待値生成回路と比較判定回路を含むものである。そして、１種類目の判定回路７９０ａは、例えば７段のシフトレジスタからなるＭ系例の期待値生成回路（ＰＲＢＳ７）を含み、２種類目の判定回路７９０ｂは、例えば３１段のシフトレジスタからなるＭ系列の期待値生成回路（ＰＲＢＳ３１）を含むものとなっている。

これと同様に、データの１系統目に対応したセレクタ７８１の出力信号も、異なる回路構成となる２種類の判定回路７９１ａ，７９１ｂを経由して出力処理回路７３ｃのラッチレジスタ７３１に接続され、データの２系統目に対応したセレクタ７８２の出力信号も、異なる回路構成となる２種類の判定回路７９２ａ，７９２ｂを経由して出力処理回路７３ｃのラッチレジスタ７３１に接続されている。また、これら複数のラッチレジスタ７３１の出力には、それぞれ読み出しレジスタ７３２が接続され、この読み出しレジスタ７３２の値は、ＪＴＡＧ回路７６からスキャンチェーンによって読み出し可能となっている。

なお、図７においては、アドレス等に対応したセレクタ７８０と判定回路７９０ａ，７９０ｂの間に内部クロック信号（ｃｌｋ（０π））で動作するレジスタが設けられている。また、データに対応したセレクタ７８１，７８２と判定回路７９１ａ，７９１ｂ，７９２ａ，７９２ｂの間には、それぞれ、内部クロック信号（ｃｌｋ（＋π／２））で動作するレジスタとその後段に内部クロック信号（ｃｌｋ（０π））で動作するレジスタが設けられている。すなわち、これによって、判定回路７９０ａ〜７９２ａ，７９０ｂ〜７９２ｂおよび出力処理回路７３ｃのラッチレジスタ７３１を全て内部クロック信号（ｃｌｋ（０π））で動作できるようにしている。

このような構成において、パルス発生器７４などからテストパターンが入力されると、各セレクタ７８０〜７８２毎に選択した１本の信号が、それぞれに対応する２種類の判定回路に入力され、テストが行われる。この際にパルス発生器７４からの入力テストパターンが７段のシフトレジスタを含むＭ系列のパターンであり、Ｉ／Ｆ部が正常であった場合、７段構成の期待値生成回路を含む方の判定回路７９０ａ〜７９２ａは‘Ｌ’を出力し、３１段構成の期待値生成回路を含む方の判定回路７９０ｂ〜７９２ｂは‘Ｈ’を出力することになる。勿論、入力テストパターンが３１段のシフトレジスタを含むＭ系列のパターンであった場合は、逆の結果となる。

したがって、Ｉ／Ｆ部が正常であった場合、出力処理回路７３ｃの読み出しレジスタ７３２からシリアルに読み出したテスト結果は、‘１０１０１０’または‘０１０１０１’となる。そして、各セレクタ７８０〜７８２毎に選択した１本の信号のテストが終了した際は、例えばＪＴＡＧ回路７６などからセレクタ７８０〜７８２の選択信号を供給することで次の１本の信号を選択し、同様にテストを行う。

このように複数種類の期待値生成回路を設けることで、よりカバレージが高い試験を行うことが可能となり、また、Ｉ／Ｆ−ＢＩＳＴ回路自体をチェックする際に役立てることもできる。また、同一の信号系統毎にセレクタで束ねる構成とすることで、回路規模を大幅に縮小することが可能となる。なお、原理上は全端子にそれぞれ判定回路等を設けてもよいが、実際上は、前述した回路規模の問題とパルス発生器の同時測定チャネル数などの問題から束ねる構成とした方が現実的と言える。

また、近年においては、パッケージ内の配線や基板の伝送路などに起因して外部入力から半導体集積回路装置の端子（パッド）に至るまでの間に根本的な不具合原因が存在し、その結果としてＩ／Ｆ部の不具合として見えてくるような事態も予想される。通常、このようなケースの原因解明には時間を要するが、図７のような構成を用いることで、全端子をテストし、かつ不具合端子を容易に特定することが可能となるため、前述したような問題を早期に解決することが可能となる。

ところで、図７に示したＰＬＬ回路７７には、例えば、この図に示しているような可変遅延回路（Ｄｅｌａｙｅｒ）７７０を含ませることができる。但し、この可変遅延回路７７０は、クロック信号に対して設けられればよく、必ずしもＰＬＬ回路７７内である必要はない。このような可変遅延回路７７０と、前述したようなＩ／Ｆ−ＢＩＳＴ回路とを用いることで、例えば図８に示すように、ＬＳＩの動作マージンを拡大することなどが可能となる。図８は、本発明の一実施の形態による半導体集積回路装置において、それが備えるクロック調整機能の一例を説明するための概略図であり、（ａ）は機能ブロック図、（ｂ）は動作波形図を示すものである。

図８（ａ）においては、外部よりクロック信号（ＣＬＫ）とデータ信号（ＤＡＴＡ）が入力される。外部からのデータ信号は、入力ドライバ８２０とレジスタ８２１からなるＩ／Ｆ部に入力され、レジスタ８２１の出力信号が、期待値生成回路（ｅｘｐ−ｇｅｎ）、比較判定回路（ｃｏｍｐ）および出力処理回路（ｒｅｓｕｌｔ ｏｕｔｐｕｔ）を含むＩ／Ｆ−ＢＩＳＴ回路８３に入力されている。一方、クロック信号は、入力ドライバ８２２から可変遅延回路（Ｄｅｌａｙｅｒ）８７０を経て、前記データ信号のレジスタ８２１に供給されている。そして、可変遅延回路８７０の遅延時間は、ＪＴＡＧ回路８６またはフューズ回路（ＦＵＳＥ ＤＥＣＯＤＥＲ）８９によって設定可能となっている。

このような構成において、まず、ＪＴＡＧ回路８６を用いて、図８（ｂ）に示すようにクロック信号の遅延時間を順に変更しながらＩ／Ｆ−ＢＩＳＴ回路８３によるテストを行い、そのテスト結果（ｒｅｓｕｌｔ）から最もマージンが取れるクロック信号の位置を見つけ出す。図８（ｂ）のテスト結果においては、３つ続くＯＫの内の真中の位置となる。そして、この遅延時間の設定値をフューズ回路８９などの不揮発性素子で固定し、ＬＳＩの実動作においてはこのフューズ回路８９で固定した遅延時間を用いることで、ＬＳＩの動作マージンを向上させることが可能となる。

つぎに、図４に示した構成を変形した構成の一例を図９を用いて説明する。図９は、本発明の一実施の形態による半導体集積回路装置において、図４を変形した構成の一例を示すブロック図である。図９に示す半導体集積回路装置は、図４の構成に比べて、出力処理回路９３ｃ内にカウンタ回路（Ｃｏｕｎｔｅｒ）９３０が備わったものとなっている。

すなわち、出力処理回路９３ｃは、比較判定回路９３ｂの出力を取り込むレジスタ９３１と、このレジスタ９３１の出力が‘Ｈ’信号であった場合にカウントを行うカウンタ回路９３０と、このカウンタ回路９３０の出力ビット数に応じて設けられ、ＪＴＡＧ回路９６からの制御によってカウンタ回路９３０の値を読み出すための読み出しレジスタ９３２とを含むものとなっている。なお、この読み出しレジスタ９３２は、スキャンチェーン構成となっており、ＪＴＡＧ回路９６の制御によって値をシリアルに出力できるものとなっている。

このような構成によって、例えば、ビットエラー率などを詳細に求めることなどが可能となる。また、前述したクロック調整機能などと併用して、不具合解析を行う機能として役立てることもできる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

インターフェース部から内部の処理回路に向けた出力信号を受けて期待値信号を生成する回路と、インターフェース部の出力信号と期待値信号を比較し、一致または不一致の判定を行う回路を設けることによって、メモリテスタを用いなくてもインターフェース部のテストを行うことが可能となる。

本発明の半導体集積回路装置は、特に高速メモリおよびそのインターフェースを備えたメモリＬＳＩおよびメモリ混載ＬＳＩなどに適用して有益なものであり、さらに、これに限らず、高速な信号伝送が要求されるＬＳＩ全般に対して広く適用可能である。

本発明の一実施の形態による半導体集積回路装置において、その構成の一例を示すブロック図である。 図１の半導体集積回路装置において、その期待値生成回路および比較判定回路の構成の一例を示す回路図である。 図２の半導体集積回路装置における各回路の出力波形の一例を示す図であり、（ａ）は、Ｉ／Ｆ部の出力波形、（ｂ）は期待値生成回路の出力波形、（ｃ）は比較判定回路の出力波形を示すものである。 図１の半導体集積回路装置において、その出力処理回路の詳細回路例を含めた構成の一例を示すブロック図である。 図１の半導体集積回路装置において、そのＩ／Ｆ部の回路例およびクロック配線を含めた構成の一例を示すブロック図である。 図５の半導体集積回路装置において、その信号波形の一例を示す波形図であり、（ａ）は外部信号、（ｂ）は内部信号を示すものである。 図５の半導体集積回路装置において、その詳細な構成の一例を示す回路図である。 本発明の一実施の形態による半導体集積回路装置において、それが備えるクロック調整機能の一例を説明するための概略図であり、（ａ）は機能ブロック図、（ｂ）は動作波形図を示すものである。 本発明の一実施の形態による半導体集積回路装置において、図４を変形した構成の一例を示すブロック図である。

符号の説明

１０ ＬＳＩ
１１，５１，７１ メモリ回路
１２，２２，４２，５２，５３，９２ Ｉ／Ｆ部
１３，４３，８３，９３ Ｉ／Ｆ−ＢＩＳＴ回路
１３ａ，２３ａ，４３ａ，５３０ａ〜５３２ａ，７９０ａ〜７９２ａ，９３ａ 期待値生成回路
１３ｂ，２３ｂ，４３ｂ，５３０ｂ〜５３２ｂ，７９０ｂ〜７９２ｂ，９３ｂ 比較判定回路
１３ｃ，４３ｃ，５３ｃ，７３ｃ，９３ｃ 出力処理回路
１４，２４，４４，７４，９４ パルス発生器
１５，４５，７５，９５ テスタ
４３０，７８０〜７８２ セレクタ
４３１，７３１ ラッチレジスタ
４３２，７３２，９３２ 読み取りレジスタ
４６，７６，８６，９６ ＪＴＡＧ回路
５２０，５２１ａ，５２１ｂ，５２２，８２１，９３１ レジスタ
５７，７７ ＰＬＬ回路
７２ａ データ入力バッファ
７２ｂ アドレスバッファ
７２ｃ ステートマシーン
７７０，８７０ 可変遅延回路
８２０，８２２ 入力ドライバ
８９ フューズ回路
９３０ カウンタ回路

Claims (11)

1. 外部からの入力信号を取り込み、前記取り込んだ入力信号を内部の処理回路に向けて出力するインターフェース回路と、
   前記インターフェース回路の出力信号を受けて、前記インターフェース回路での信号伝送の誤りを検出するための期待値信号を生成する回路と、
   前記インターフェース回路の出力信号と前記期待値信号を比較し、一致または不一致の判定を行う比較判定回路と、
   前記比較判定回路の判定結果を保持し、外部からの要求に応じて前記判定結果を外部に出力するための処理を行う出力処理回路とを有することを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記外部からの入力信号は、特定段数のシフトレジスタと前記シフトレジスタに対するＥＸＯＲ回路の入力論理によって発生する擬似乱数信号であり、
   前記期待値信号を生成する回路は、
   前記特定段数のシフトレジスタと同じ段数のシフトレジスタと、
   前記ＥＸＯＲ回路の入力論理と同じ入力論理のＥＸＯＲ回路とを有することを特徴とする半導体集積回路装置。
3. 請求項１または２記載の半導体集積回路装置において、
   前記内部の処理回路は、メモリ回路であることを特徴とする半導体集積回路装置。
4. 予め設定した入力テストパターンをクロック信号に同期して取り込み、内部の処理回路に出力するインターフェース回路と、
   前記予め設定した入力テストパターンに基づいて、前記インターフェース回路から前記内部の処理回路に向けた出力パターンを予測し、前記出力パターンの誤り有無を検出するための期待値パターンを発生する回路と、
   前記出力パターンと前記期待値パターンを前記クロック信号の周期毎に比較し、一致信号または不一致信号を発生する比較判定回路とを有することを特徴とする半導体集積回路装置。
5. 請求項４記載の半導体集積回路装置において、
   さらに、前記クロック信号を外部からの設定値に応じて遅延させる回路を有することを特徴とする半導体集積回路装置。
6. 請求項４記載の半導体集積回路装置において、
   さらに、前記不一致信号の発生回数をカウントするカウンタ回路を有することを特徴とする半導体集積回路装置。
7. 請求項５記載の半導体集積回路装置において、
   さらに、前記クロック信号の遅延の設定値を不揮発な状態に固定する回路を有することを特徴とする半導体集積回路装置。
8. アドレステストパターンが入力され、前記入力されたアドレステストパターンをクロック信号に同期して取り込み、内部のメモリ回路に向けて第１の出力パターンを出力する第１のインターフェース回路と、
   データテストパターンが入力され、前記入力されたデータテストパターンをクロック信号に同期して取り込み、内部のメモリ回路に向けて第２の出力パターンを出力する第２のインターフェース回路と、
   前記第１の出力パターンを受けて第１の期待値パターンを生成する第１の期待値生成回路と、
   前記第２の出力パターンを受けて第２の期待値パターンを生成する第２の期待値生成回路と、
   前記第１の出力パターンと前記第１の期待値パターンを比較し、一致または不一致の判定を行う第１の比較判定回路と、
   前記第２の出力パターンと前記第２の期待値パターンを比較し、一致または不一致の判定を行う第２の比較判定回路と、
   前記第１の比較判定回路および前記第２の比較判定回路の判定結果をそれぞれ保持し、外部からの要求に応じて前記判定結果を外部に出力するための処理を行う出力処理回路とを有する半導体集積回路装置であって、
   前記アドレステストパターンおよび前記データテストパターンは、それぞれ、特定段数のシフトレジスタと前記シフトレジスタに対するＥＸＯＲ回路の入力論理によって発生され、
   前記第１の期待値生成回路は、前記アドレステストパターンを発生するのと同じ段数のシフトレジスタおよび同じ入力論理のＥＸＯＲ回路を有し、
   前記第２の期待値生成回路は、前記データテストパターンを発生するのと同じ段数のシフトレジスタおよび同じ入力論理のＥＸＯＲ回路を有することを特徴とする半導体集積回路装置。
9. 請求項８記載の半導体集積回路装置において、
   一つの前記第１のインターフェース回路または前記第２のインターフェース回路に対して、それぞれ構成が異なる複数の前記第１の期待値生成回路または前記第２の期待値生成回路と、複数の前記第１の比較判定回路または前記第２の比較判定回路が設けられることを特徴とする半導体集積回路装置。
10. 請求項８記載の半導体集積回路装置において、
    前記第１のインターフェース回路および前記第２のインターフェース回路は、それぞれ複数存在し、
    前記半導体集積回路装置は、
    前記複数の第１のインターフェース回路の出力が入力され、一つの前記第１の比較判定回路に向けて出力を行う第１のセレクタ回路と、
    前記複数の第２のインターフェース回路の出力が入力され、一つの前記第２の比較判定回路に向けて出力を行う第２のセレクタ回路とを有することを特徴とする半導体集積回路装置。
11. 請求項８記載の半導体集積回路装置において、
    前記第２のインターフェース回路は、
    ダブルデータレート方式の一方のデータを取り込む第３のインターフェース回路と、
    前記ダブルデータレート方式の他方のデータを取り込む第４のインターフェース回路とを有し、
    前記第３のインターフェース回路と前記第４のインターフェース回路に対して、それぞれ個別に前記第２の期待値生成回路および前記第２の比較判定回路が設けられることを特徴とする半導体集積回路装置。

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