TWI403745B - 非同步掃描鍊電路 - Google Patents
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Description
本發明涉及積體電路測試,尤其是涉及一種無時脈控制的非同步掃描鍊電路的可測試設計技術。
可測試電路的設計技術,長久以來均是以同步電路的可測試設計為主,且均需時脈以進行其信號處理的時序控制;近來,雖偶見有非同步可測試設計技術相繼提出,惟仍是由同步電路的可測試設計為基礎,再經修改成符合非同步掃描鍊電路的測試使用,因此測試方法仍維持同步的時脈控制。但是由於加入同步電路的可測試電路可能影響原本非同步掃描鍊電路的正常運作。雖然利用過去同步電路測試技術為基礎的方式來測試,可套用部分現有的自動化工具來完成可測試的電路。但是目前可用於非同步掃描鍊電路的完整掃描可測試設計並不完善,必須使用特製的圖樣產生器才能產生使用的測試圖樣,而且額外加入的時脈控制掃描電路,不僅會有時脈偏差問題,且會大大降低原非同步掃描鍊電路的效能,同時大量增加電路設計的面積。另一採用區域掃描方式雖可降低影響,但是必須搭配循序是自動測試圖樣產生工具來產生可用的測試圖樣,而且只能達到較低的錯誤偵測涵蓋率又必須浪費較長的的測試時間。
爰此之故,申請人有鑑於習知技術的諸多缺失,乃思一不需任何時脈控制,也不影響原電路的正常功能,使用非同步交握協定的電路設計,不僅可達成完整掃描且能達到高的錯誤偵測涵蓋率,進而發明出本案「非同步掃描鍊電路」,用以改善上述習用手段的缺失。
本發明的主要目的就是在提供一非同步掃描鍊電路,其藉由各掃描單元間的交握協定來控制掃描鍊輸入測試圖樣以及輸出測試結果,可達成完整掃描,而且掃描鍊本身也是延遲非敏威的非同步掃描鍊電路,非傳統使用的同步掃描鍊必須以時脈控制的測試方式,因此無論在正常功能模式以及測試掃描模式,電路都能維持非同步模式運作,不僅可免除時脈偏差問題,且能達高錯誤偵測涵蓋率。
根據上述目的,本發明提出一種掃描鍊電路,內嵌於一晶片,基於一交握協定訊號以接收一輸入訊號及依序提供一輸出訊號,該掃描鍊電路至少包含:複數級模組電路,各該複數級模組電路各包含:一三階單元電路,該三階單元電路更包含:一穆勒C元件(Muller C element),該穆勒C元件具有一第一輸入端、一第二輸入端及一輸出端,其中該輸出端提供一正常功能模式交握協定輸出訊號至前一級模組電路;一第一雙軌掃描閂,其中該第一雙軌掃描閂的一輸出端連接至該穆勒C元件的該第一輸入端;及一第二雙軌掃描閂,其中該第二雙軌掃描閂的一輸出端連接至該穆勒C元件的該第一輸入端;以及複數個組合邏輯電路,耦接於各該複數級模組電路之間,用以區隔各級模組電路,接收前一級雙軌掃描閂輸出訊號以提供次一級雙軌掃描閂的一輸入訊號;其中該複數級模組電路在正常功能模式下以依前一級模組的輸出端耦接至次一級模組的輸入端等次序串聯,該複數級模組電路在測試掃描模式下以前後級上下階交錯方式串聯。
根據上述構想,其中該第一雙軌掃描閂更包含:一二穆勒C元件,該二穆勒C元件均各具有一第一輸入端、一第二輸入端及一輸出端;一第一、一第二及一第三多工器,分別各具有一第一輸入端、一第二輸入端、一掃描致能端以及一輸出端,當該掃描致能端的訊號為0時,該第一、第二及第三多工器均將其第一輸入端的訊號作為其輸出訊號,當該掃描致能端的訊號為1時,該第一、第二及第三多工器均將其第二輸入端的訊號作為其輸出訊號,該第一多工器的該輸出端耦接至該二穆勒C元件的各該第一輸入端,該第二多工器及該第三多工器的各該輸出端均耦接至該二穆勒C元件的各該第二輸入端;以及一反互斥或閘,該反互斥或閘的輸入端耦接於該第一雙軌掃描閂的該二穆勒C元件的輸出端,該反互斥或閘的輸出端提供一掃描模式交握協定輸出訊號,耦接於該三階單元電路的該穆勒C元件的該第一輸入端與前一級模組電路的該第一雙軌掃描閂的該第一多工器的該第二輸入端。
根據上述構想,其中該第二雙軌掃描閂更包含:一二穆勒C元件,該二穆勒C元件均各具有一第一輸入端、一第二輸入端及一輸出端;一第一、一第二及一第三多工器,分別各具有一第一輸入端、一第二輸入端、一掃描致能端以及一輸出端,當該掃描致能端的訊號為0時,該第一、第二及第三多工器均將其第一輸入端的訊號作為其輸出訊號,當該掃描致能端的訊號為1時,該第一、第二及第三多工器均將其第二輸入端的訊號作為其輸出訊號,該第一多工器的該輸出端耦接至該二穆勒C元件的各該第一輸入端,該第二多工器及該第三多工器的各該輸出端均耦接至該二穆勒C元件的各該第二輸入端;以及一反互斥或閘,該反互斥或閘的輸入端耦接於該第二雙軌掃描閂的該二穆勒C元件的輸出端,該反互斥或閘的輸出端提供一掃描模式交握協定輸出訊號,耦接於該三階單元電路的該穆勒C元件的該第二輸入端。
根據上述構想,其中各該三階單元電路中的各該第一雙軌掃描閂及各該第二雙軌掃描閂均係接收各次一級模組電路所提供的各一交握協定訊號。
根據上述構想,其中各該雙軌掃描閂的一輸入端的訊號為一資料輸入訊號,該第二輸入端的訊號為一掃描輸入訊號。
根據上述構想,其中該第一多工器的該第一輸入端訊號為一正常功能模式交握協定訊號及該第二輸入端訊號為一測試掃描模式交握協定訊號、該第二多工器的該第一輸入端訊號為一正常功能模式資料真值輸入訊號及該第二輸入端訊號為一測試掃描模式掃描真值輸入訊號、該第三多工器的該第一輸入端訊號為一正常功能模式資料偽值輸入訊號及該第二輸入端訊號為一測試掃描模式掃描偽值輸入訊號。
根據上述構想,其中當該掃描致能端的訊號為0時,該掃描鍊電路係在正常功能模式下操作,當該掃描致能端的訊號為1時,該掃描鍊電路係在測試掃描模式下操作。
根據上述構想,其中當該掃描鍊電路在正常功能模式下操作時,該複數級模組電路係根據各級該交握協定訊號從最後一級模組電路依級的倒序方式遞次接收由其前一級模組電路所傳輸的狀態資料,當該掃描鍊電路在測試掃描模式下操作時,該複數級模組電路係根據各級該交握協定訊號從最後一級模組電路的該第一階雙軌掃描閂依各級階交錯的倒序方式遞次接收由其所連結的前一階雙軌掃描閂所傳輸的狀態資料。
請參見第一圖,其係顯示本發明所提交的非同步掃描鍊電路可測試設計第一實施例的正常功能模式下系統運作流程方塊圖。本非同步掃描鍊電路係一個非同步四級二位元的管線電路,其中的每一方格皆為一雙軌掃描閂,該非同步掃描鍊電路包括:第一級模組電路11、第二級模組電路12、第三級模組電路13、第四級模組電路14、第一組合邏輯電路15、第二組合邏輯電路16、第三組合邏輯電路17。在正常功能模式下的電路,各管線層級間用交握協定來傳輸訊號,也由於交握協定的特性,在穩定狀況下各相鄰管線層級的資料形態不同,分別為空數據(Empty Data)及有效數據(Valid Data)。
在一典型的正常功能模式下,奇數級的模組電路內部暫存有效數據(Valid Data:以V表示)、偶數級的模組電路內部暫存空數據(Empty Data:以E表示);當第四級模組電路14傳送其內部狀態空數據E輸出後,此第四級模組電路14會接收一功能交握協定輸入訊號(Func. Ack. i),此第三級模組電路13會經由第三組合邏輯電路17傳送其內部狀態有效數據V至第四級模組電路14,此第三級模組電路13亦會接收第四級模組電路14所傳送的一功能交握協定輸入訊號;緊接著,第二級模組電路12會經由第二組合邏輯電路16傳送其內部狀態空數據E至第三級模組電路13,此第二級模組電路12亦會接收第三級模組電路13所傳送的一功能交握協定輸入訊號;再接著,第一級模組電路11會經由第一組合邏輯電路15傳送其內部狀態有效數據V至第二級模組電路12,此第一級模組電路11亦會接收第二級模組電路12所傳送的一功能交握協定輸入訊號,此同時,第一級模組電路11會接收外部傳來的空數據E。
請參見第二圖,其係顯示本發明所提交的非同步掃描鍊電路可測試設計第二實施例的測試掃描模式下系統運作流程方塊圖。本非同步掃描鍊電路是一個非同步四級二位元的管線電路,其中的每一方格皆為一雙軌掃描閂。在測試模式下仍維持交握協定的特性,此特性即在穩定狀況下相鄰雙軌掃描閂內所含資料形態不同(Empty及Valid),該非同步掃描鍊電路包括:第一級第一雙軌掃描閂21、第一級第二雙軌掃描閂22、第二級第一雙軌掃描閂23、第二級第二雙軌掃描閂24、第三級第一雙軌掃描閂25、第三級第二雙軌掃描閂、第四級第一雙軌掃描閂27及第四級第二雙軌掃描閂28。
在一典型的測試掃描模式下,奇數級的模組電路內部同樣暫存有效數據V、偶數級的模組電路內部暫存空數據E;當第四級第一雙軌掃描閂27傳送其內部狀態空數據E輸出後,此第四級第一雙軌掃描閂27會接收一掃描交握協定輸入訊號(Scan. Ack. i),此時第三級第一雙軌掃描閂25會傳送其內部狀態有效數據V至第四級第一雙軌掃描閂27,此第三級第一雙軌掃描閂25亦會接收第四級第一雙軌掃描閂27所傳送的一掃描交握協定輸入訊號。
承上,第四級第二雙軌掃描閂28會傳送其內部狀態空數據E至第三級第一雙軌掃描閂25,第四級第二雙軌掃描閂28亦會接收第三級第一雙軌掃描閂25所傳送的一掃描交握協定輸入訊號。
承上,第三級第二雙軌掃描閂26會傳送其內部狀態有效數據V至第四級第二雙軌掃描閂28,第三級第二雙軌掃描閂26亦會接收第四級第二雙軌掃描閂28所傳送的一掃描交握協定輸入訊號。
承上,第二級第二雙軌掃描閂24會傳送其內部狀態空數據E至第三級第二雙軌掃描閂26,第二級第二雙軌掃描閂24亦會接收第三級第二雙軌掃描閂26所傳送的一掃描交握協定輸入訊號。
承上,第一級第二雙軌掃描閂22會傳送其內部狀態有效數據V至第二級第二雙軌掃描閂24,第一級第二雙軌掃描閂22亦會接收第二級第二雙軌掃描閂24所傳送的一掃描交握協定輸入訊號。
承上,第二級第一雙軌掃描閂23會傳送其內部狀態空數據E至第一級第二雙軌掃描閂22,第二級第一雙軌掃描閂23亦會接收第一級第二雙軌掃描閂22所傳送的一掃描交握協定輸入訊號。
承上,第一級第一雙軌掃描閂21會傳送其內部狀態有效數據V至第二級第一雙軌掃描閂23,第一級第一雙軌掃描閂21亦會接收第二級第一雙軌掃描閂23所傳送的一掃描交握協定輸入訊號接著,第一級第一雙軌掃描閂21會接收一掃描輸入訊號後再傳送一掃描交握協定輸出。
請參見第三圖(a),其係顯示本發明所使用的多工器概略圖,當掃描致能控制訊號為0時,輸入資料D傳輸至輸出Y,當掃描致能控制訊號為1時,輸入掃描S傳輸至輸出Y。第三圖(b)為本發明所使用的多工器電路圖,其包含一第一及閘31、一第二及閘32、一第三及閘33及一或閘34,其動作同第三圖(a)概略圖所述。
請參見第四圖,其係顯示本發明的雙軌掃描閂4,其包含一第一穆勒C元件41、一第二穆勒C元件42、一反互斥或閘43、一第一多工器44、一第二多工器45、一第三多工器46。其中該第一、第二穆勒C元件為非同步掃描鍊電路常見的循序式單元用以儲存訊號,並利用資料完成偵測電路(completion detection circuit,第四圖中的反互斥或閘43)的輸出作為前一階的控制訊號,資料完成偵測電路可分辨目前儲存的資料係何種狀態,並根據該狀態來決定輸出的控制訊號,用以完成交握協定。
該雙軌掃描閂4係在三個輸入訊號路徑上分別加上多工器,分別連接測試掃描模式下以及正常功能模式下的訊號來源,三個訊號分別為兩個資料輸入及一個交握控制訊號,且三個多工器皆是利用掃描致能(scan enable,縮寫為SE)訊號控制訊號以轉換正常功能模式以及測試掃描模式的資料傳輸路徑,例如當掃描致能控制訊號為0時,該第一多工器44輸出為正常功能交握協定訊號(Func. Ack. i)、該第二多工器45輸入為資料真值輸入訊號(Data_in. t)、該第三多工器46輸入為資料偽值輸入訊號(Data_in. f),當掃描致能控制訊號為1時,該第一多工器44輸出為測試掃描交握協定訊號(Scan. Ack. i)、該第二多工器45輸入為掃描真值輸入訊號(Data_in. t)、該第三多工器46輸入為掃描偽值輸入訊號(Data_in. f);請參見第五圖,其係顯示本發明所提交的非同步掃描鍊電路典型的實體運作情況。本非同步掃描鍊電路包括:一第一級模組電路51,該第一級模組電路51包含有一三階單元電路,該三階單元電路包含:一第一級穆勒C元件511處理及傳輸交握協定訊號、一第一級第一雙軌掃描閂512、一第一級第一雙軌掃描閂第一穆勒C元件5121、一第一級第一雙軌掃描閂第二穆勒C元件5122、一第一級第一雙軌掃描閂反互斥或閘5123、一第一級第一雙軌掃描閂第一多工器5124、一第一級第一雙軌掃描閂第二多工器5125、一第一級第一雙軌掃描閂第三多工器5126、一第一級第二雙軌掃描閂513、一第一級第二雙軌掃描閂第一穆勒C元件5131、一第一級第二雙軌掃描閂第二穆勒C元件5132、一第一級第二雙軌掃描閂反互斥或閘5133、一第一級第二雙軌掃描閂第一多工器5134、一第一級第二雙軌掃描閂第二多工器5135、一第一級第二雙軌掃描閂第三多工器5136、一第二級模組電路52,該第二級模組電路52包含有一三階單元電路,該三階單元電路包含:一第二級穆勒C元件521處理及傳輸交握協定訊號、一第二級第一雙軌掃描閂522、一第二級第一雙軌掃描閂第一穆勒C元件5221、一第二級第一雙軌掃描閂第二穆勒C元件5222、一第二級第一雙軌掃描閂反互斥或閘5223、一第二級第一雙軌掃描閂第一多工器5224、一第二級第一雙軌掃描閂第二多工器5225、一第二級第一雙軌掃描閂第三多工器5226、一第二級第二雙軌掃描閂523、一第二級第二雙軌掃描閂第一穆勒C元件5231、一第二級第二雙軌掃描閂第二穆勒C元件5232、一第二級第二雙軌掃描閂反互斥或閘5233、一第二級第二雙軌掃描閂第一多工器5234、一第二級第二雙軌掃描閂第二多工器5235、一第二級第二雙軌掃描閂第三多工器5236、一第三級模組電路53,該第三級模組電路53包含有一三階單元電路,該三階單元電路包含:一第三級穆勒C元件531處理及傳輸交握協定訊號、一第三級第一雙軌掃描閂532、一第三級第一雙軌掃描閂第一穆勒C元件5321、一第三級第一雙軌掃描閂第二穆勒C元件5322、一第三級第一雙軌掃描閂反互斥或閘5323、一第三級第一雙軌掃描閂第一多工器5324、一第三級第一雙軌掃描閂第二多工器5325、一第三級第一雙軌掃描閂第三多工器5326、一第三級第二雙軌掃描閂533、一第三級第二雙軌掃描閂第一穆勒C元件5331、一第三級第二雙軌掃描閂第二穆勒C元件5332、一第三級第二雙軌掃描閂反互斥或閘5333、一第三級第二雙軌掃描閂第一多工器5334、一第三級第二雙軌掃描閂第二多工器5335、一第三級第二雙軌掃描閂第三多工器5336、一第四級模組電路54,該第四級模組電路54包含有一三階單元電路,該三階單元電路包含:一第四級穆勒C元件541處理及傳輸交握協定訊號、一第四級第一雙軌掃描閂542、一第四級第一雙軌掃描閂第一穆勒C元件5421、一第四級第一雙軌掃描閂第二穆勒C元件5422、一第四級第一雙軌掃描閂反互斥或閘5423、一第四級第一雙軌掃描閂第一多工器5424、一第四級第一雙軌掃描閂第二多工器5425、一第四級第一雙軌掃描閂第三多工器5426、一第四級第二雙軌掃描閂543、一第四級第二雙軌掃描閂第一穆勒C元件5431、一第四級第二雙軌掃描閂第二穆勒C元件5432、一第四級第二雙軌掃描閂反互斥或閘5433、一第四級第二雙軌掃描閂第一多工器5434、一第四級第二雙軌掃描閂第二多工器5435、一第四級第二雙軌掃描閂第三多工器5436。
在一典型的測試掃描模式下,本非同步掃描鍊電路的資料傳輸路徑即係循著如圖二方塊圖所示途徑運作,第四級第一雙軌掃描閂542先輸出二掃描輸出訊號(掃描真值輸出、掃描偽值輸出)後經由第四級第一雙軌掃描閂第一多工器5424接收一掃描交握協定輸入訊號並傳送至第四級第一雙軌掃描閂第一穆勒C元件5421及第四級第一雙軌掃描閂第二穆勒C元件5422的一輸入端,並與第三級第一雙軌掃描閂第一穆勒C元件5321及第三級第一雙軌掃描閂第二穆勒C元件5322整合後輸出訊號經由第四級第一雙軌掃描閂反互斥或閘5423輸出二路徑訊號,一訊號傳送至第三級第一雙軌掃描閂第一多工器5324作為掃描交握協定輸入訊號,另一訊號傳送至第四級穆勒C元件541的一輸入端與第四級第二雙軌掃描閂反互斥或閘5433輸出的訊號整合後傳送一訊號至第三級第一雙軌掃描閂第一多工器5324作為功能交握協定輸入訊號(於測試掃描模式下不再論述),接者,即依序由第四級第二雙軌掃描閂543輸出狀態訊號至第三級第一雙軌掃描閂532並接收其交握協定輸入訊號,由第三級第二雙軌掃描閂533輸出狀態訊號至第四級第二雙軌掃描閂543並接收其交握協定輸入訊號,由第二級第二雙軌掃描閂523輸出狀態訊號至第三級第二雙軌掃描閂533並接收其交握協定輸入訊號,由第一級第二雙軌掃描閂513輸出狀態訊號至第二級第二雙軌掃描閂523並接收其交握協定輸入訊號,由第二級第一雙軌掃描閂521輸出狀態訊號至第一級第二雙軌掃描閂513並接收其交握協定輸入訊號,由第一級第一雙軌掃描閂511輸出狀態訊號至第二級第一雙軌掃描閂522並接收其交握協定輸入訊號,第一級第一雙軌掃描閂511接收掃描資料輸入後即輸出一掃描交握協定輸出訊號。
綜上所述,本發明係利用多工器來轉換正常功能模式以及測試掃描模式的傳輸路徑,同時亦利用非同步掃描鍊電路中各循序元件問的交握協定來做為掃描鏈的傳輸架構,即使用此非同步的掃描方式來進行測試。
11...第一級模組電路
12...第二級模組電路
13...第三級模組電路
14...第四級模組電路
15...第一組合邏輯電路
16...第二組合邏輯電路
17...第三組合邏輯電路
21‧‧‧第一級第一雙軌掃描閂
22‧‧‧第一級第二雙軌掃描閂
23‧‧‧第二級第一雙軌掃描閂
24‧‧‧第二級第二雙軌掃描閂
25‧‧‧第三級第一雙軌掃描閂
26‧‧‧第三級第二雙軌掃描閂
27‧‧‧第四級第一雙軌掃描閂
28‧‧‧第四級第二雙軌掃描閂
31‧‧‧第一及閘
32‧‧‧第二及閘
33‧‧‧第三及閘
34‧‧‧或閘
4‧‧‧雙軌掃描閂
41‧‧‧第一穆勒C元件
42‧‧‧第二穆勒C元件
43‧‧‧反互斥或閘
44‧‧‧第一多工器
45‧‧‧第二多工器
46‧‧‧第三多工器
51‧‧‧第一級模組電路
511‧‧‧第一級穆勒C元件
512‧‧‧第一級第一雙軌掃描閂
5121‧‧‧第一級第一雙軌掃描閂第一穆勒C元件
5122‧‧‧第一級第一雙軌掃描閂第二穆勒C元件
5123‧‧‧第一級第一雙軌掃描閂反互斥或閘
5124‧‧‧第一級第一雙軌掃描閂第一多工器
5125‧‧‧第一級第一雙軌掃描閂第二多工器
5126‧‧‧第一級第一雙軌掃描閂第三多工器
513‧‧‧第一級第二雙軌掃描閂
5131‧‧‧第一級第二雙軌掃描閂第一穆勒C元件
5132‧‧‧第一級第二雙軌掃描閂第二穆勒C元件
5133‧‧‧第一級第二雙軌掃描閂反互斥或閘
5134‧‧‧第一級第二雙軌掃描閂第一多工器
5135‧‧‧第一級第二雙軌掃描閂第二多工器
5136‧‧‧第一級第二雙軌掃描閂第三多工器
52...第二級模組電路
521...第二級穆勒C元件
522...第二級第一雙軌掃描閂
5221...第二級第一雙軌掃描閂第一穆勒C元件
5222...第二級第一雙軌掃描閂第二穆勒C元件
5223...第二級第一雙軌掃描閂反互斥或閘
5224...第二級第一雙軌掃描閂第一多工器
5225...第二級第一雙軌掃描閂第二多工器
5226...第二級第一雙軌掃描閂第三多工器
523...第二級第二雙軌掃描閂
5231...第二級第二雙軌掃描閂第一穆勒C元件
5232...第二級第二雙軌掃描閂第二穆勒C元件
5233...第二級第二雙軌掃描閂反互斥或閘
5234...第二級第二雙軌掃描閂第一多工器
5235...第二級第二雙軌掃描閂第二多工器
5236...第二級第二雙軌掃描閂第三多工器
53...第三級模組電路
531...第三級穆勒C元件
532...第三級第一雙軌掃描閂
5321...第三級第一雙軌掃描閂第一穆勒C元件
5322...第三級第一雙軌掃描閂第二穆勒C元件
5323...第三級第一雙軌掃描閂反互斥或閘
5324...第三級第一雙軌掃描閂第一多工器
5325...第三級第一雙軌掃描閂第二多工器
5326...第三級第一雙軌掃描閂第三多工器
533...第三級第二雙軌掃描閂
5331...第三級第二雙軌掃描閂第一穆勒C元件
5332...第三級第二雙軌掃描閂第二穆勒C元件
5333...第三級第二雙軌掃描閂反互斥或閘
5334...第三級第二雙軌掃描閂第一多工器
5335...第三級第二雙軌掃描閂第二多工器
5336...第三級第二雙軌掃描閂第三多工器
54...第四級模組電路
541...第四級穆勒C元件
542...第四級第一雙軌掃描閂
5421...第四級第一雙軌掃描閂第一穆勒C元件
5422...第四級第一雙軌掃描閂第二穆勒C元件
5423...第四級第一雙軌掃描閂反互斥或閘
5424...第四級第一雙軌掃描閂第一多工器
5425...第四級第一雙軌掃描閂第二多工器
5426...第四級第一雙軌掃描閂第三多工器
543...第四級第二雙軌掃描閂
5431...第四級第二雙軌掃描閂第一穆勒C元件
5432...第四級第二雙軌掃描閂第二穆勒C元件
5433...第四級第二雙軌掃描閂反互斥或閘
5434...第四級第二雙軌掃描閂第一多工器
5435...第四級第二雙軌掃描閂第二多工器
5436...第四級第二雙軌掃描閂第三多工器
第一圖:其顯示本發明一典型的正常功能模式資料流程圖。
第二圖:其顯示本發明一典型的測試掃描模式資料流程圖。
第三圖:其顯示本發明所使用的一典型多工器,其中(a)為概略圖、(b)為典型電路圖。
第四圖:其顯示本發明所使用的一典型雙軌掃描閂。
第五圖:其顯示本發明的典型掃描鍊電路。
51‧‧‧第一級模組電路
511‧‧‧第一級穆勒C元件
512‧‧‧第一級第一雙軌掃描閂
5121‧‧‧第一級第一雙軌掃描閂第一穆勒C元件
5122‧‧‧第一級第一雙軌掃描閂第二穆勒C元件
5123‧‧‧第一級第一雙軌掃描閂反互斥或閘
5124‧‧‧第一級第一雙軌掃描閂第一多工器
5125‧‧‧第一級第一雙軌掃描閂第二多工器
5126‧‧‧第一級第一雙軌掃描閂第三多工器
513‧‧‧第一級第二雙軌掃描閂
5131‧‧‧第一級第二雙軌掃描閂第一穆勒C元件
5132‧‧‧第一級第二雙軌掃描閂第二穆勒C元件
5133‧‧‧第一級第二雙軌掃描閂反互斥或閘
5134‧‧‧第一級第二雙軌掃描閂第一多工器
5135‧‧‧第一級第二雙軌掃描閂第二多工器
5136‧‧‧第一級第二雙軌掃描閂第三多工器
52‧‧‧第二級模組電路
521‧‧‧第二級穆勒C元件
522‧‧‧第二級第一雙軌掃描閂
5221‧‧‧第二級第一雙軌掃描閂第一穆勒C元件
5222‧‧‧第二級第一雙軌掃描閂第二穆勒C元件
5223‧‧‧第二級第一雙軌掃描閂反互斥或閘
5224...第二級第一雙軌掃描閂第一多工器
5225...第二級第一雙軌掃描閂第二多工器
5226...第二級第一雙軌掃描閂第三多工器
523...第二級第二雙軌掃描閂
5231...第二級第二雙軌掃描閂第一穆勒C元件
5232...第二級第二雙軌掃描閂第二穆勒C元件
5233...第二級第二雙軌掃描閂反互斥或閘
5234...第二級第二雙軌掃描閂第一多工器
5235...第二級第二雙軌掃描閂第二多工器
5236...第二級第二雙軌掃描閂第三多工器
53...第三級模組電路
531...第三級穆勒C元件
532...第三級第一雙軌掃描閂
5321...第三級第一雙軌掃描閂第一穆勒C元件
5322...第三級第一雙軌掃描閂第二穆勒C元件
5323...第三級第一雙軌掃描閂反互斥或閘
5324...第三級第一雙軌掃描閂第一多工器
5325...第三級第一雙軌掃描閂第二多工器
5326...第三級第一雙軌掃描閂第三多工器
533...第三級第二雙軌掃描閂
5331...第三級第二雙軌掃描閂第一穆勒C元件
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54...第四級模組電路
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542...第四級第一雙軌掃描閂
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5422...第四級第一雙軌掃描閂第二穆勒C元件
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5425...第四級第一雙軌掃描閂第二多工器
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5436...第四級第二雙軌掃描閂第三多工器
Claims (8)
- 一種掃描鍊電路,內嵌於一晶片,基於一交握協定訊號以接收一輸入訊號及依序提供一輸出訊號,該掃描鍊電路至少包含:複數級模組電路,各該複數級模組電路各包含:一三階單元電路,該三階單元電路更包含:一穆勒C元件(Muller C element),該穆勒C元件具有一第一輸入端、一第二輸入端及一輸出端,其中該輸出端提供一正常功能模式交握協定輸出訊號至前一級模組電路;一第一雙軌掃描閂,其中該第一雙軌掃描閂的一輸出端連接至該穆勒C元件的該第一輸入端;及一第二雙軌掃描閂,其中該第二雙軌掃描閂的一輸出端連接至該穆勒C元件的該第一輸入端;以及複數個組合邏輯電路,耦接於各該複數級模組電路之間,用以區隔各級模組電路,接收前一級雙軌掃描閂輸出訊號以提供次一級雙軌掃描閂的一輸入訊號;其中該複數級模組電路在正常功能模式下以依前一級模組的輸出端耦接至次一級模組的輸入端等次序串聯,該複數級模組電路在測試掃描模式下以前後級上下階交錯方式串聯。
- 如申請專利範圍第1項所述的掃描鍊電路,其中該第一雙軌掃描閂更包含:一二穆勒C元件,該二穆勒C元件均各具有一第一輸入端、一第二輸入端及一輸出端;一第一、一第二及一第三多工器,分別各具有一第一輸入端、一第二輸入端、一掃描致能端以及一輸出端,當該掃描致能端的訊號為0時,該第一、第二及第三多工器均將其第一輸入端的訊號作為其輸出訊號,當該掃描致能端的訊號為1時,該第一、第二及第三多工器均將其第二輸入端的訊號作為其輸出訊號,該第一多工器的該輸出端耦接至該二穆勒C元件的各該第一輸入端,該第二多工器及該第三多工器的各該輸出端均耦接至該二穆勒C元件的各該第二輸入端;以及一反互斥或閘,該反互斥或閘的輸入端耦接於該第一雙軌掃描閂的該二穆勒C元件的輸出端,該反互斥或閘的輸出端提供一掃描模式交握協定輸出訊號,耦接於該三階單元電路的該穆勒C元件的該第一輸入端與前一級模組電路的該第一雙軌掃描閂的該第一多工器的該第二輸入端。
- 如申請專利範圍第1項所述的掃描鍊電路,其中該第二雙軌掃描閂更包含:一二穆勒C元件,該二穆勒C元件均各具有一第一輸入端、一第二輸入端及一輸出端;一第一、一第二及一第三多工器,分別各具有一第一輸入端、一第二輸入端、一掃描致能端以及一輸出端,當該掃描致能端的訊號為0時,該第一、第二及第三多工器均將其第一輸入端的訊號作為其輸出訊號,當該掃描致能端的訊號為1時,該第一、第二及第三多工器均將其第二輸入端的訊號作為其輸出訊號,該第一多工器的該輸出端耦接至該二穆勒C元件的各該第一輸入端,該第二多工器及該第三多工器的各該輸出端均耦接至該二穆勒C元件的各該第二輸入端;以及一反互斥或閘,該反互斥或閘的輸入端耦接於該第二雙軌掃描閂的該二穆勒C元件的輸出端,該反互斥或閘的輸出端提供一掃描模式交握協定輸出訊號,耦接於該三階單元電路的該穆勒C元件的該第二輸入端。
- 如申請專利範圍第1項所述的掃描鍊電路,其中各該三階單元電路中的各該第一雙軌掃描閂及各該第二雙軌掃描閂均係接收各次一級模組電路所提供的各一交握協定訊號。
- 如申請專利範圍第1項所述的掃描鍊電路,其中各該雙軌掃描閂的一輸入端的訊號為一資料輸入訊號,該第二輸入端的訊號為一掃描輸入訊號。
- 如申請專利範圍第2或3項所述的掃描鍊電路,其中該第一多工器的該第一輸入端訊號為一正常功能模式交握協定訊號及該第二輸入端訊號為一測試掃描模式交握協定訊號、該第二多工器的該第一輸入端訊號為一正常功能模式資料真值輸入訊號及該第二輸入端訊號為一測試掃描模式掃描真值輸入訊號、該第三多工器的該第一輸入端訊號為一正常功能模式資料偽值輸入訊號及該第二輸入端訊號為一測試掃描模式掃描偽值輸入訊號。
- 如申請專利範圍第2或3項所述的掃描鍊電路,其中當該掃描致能端的訊號為0時,該掃描鍊電路係在正常功能模式下操作,當該掃描致能端的訊號為1時,該掃描鍊電路係在測試掃描模式下操作。
- 如申請專利範圍第1項所述的掃描鍊電路,其中當該掃描鍊電路在正常功能模式下操作時,該複數級模組電路係根據各級該交握協定訊號從最後一級模組電路依級的倒序方式遞次接收由其前一級模組電路所傳輸的狀態資料,當該掃描鍊電路在測試掃描模式下操作時,該複數級模組電路係根據各級該交握協定訊號從最後一級模組電路的該第一階雙軌掃描閂依各級階交錯的倒序方式遞次接收由其所連結的前一階雙軌掃描閂所傳輸的狀態資料。
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EP2595059B1 (en) * | 2011-11-18 | 2014-10-01 | IHP GmbH-Innovations for High Performance Microelectronics / Leibniz-Institut für innovative Mikroelektronik | Test processor for asynchronous chip test |
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US20190004811A1 (en) * | 2017-06-29 | 2019-01-03 | Eta Compute, Inc. | Dual-rail delay insensitive asynchronous logic processor with single-rail scan shift enable |
US10429440B2 (en) * | 2017-07-26 | 2019-10-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Design-for-test for asynchronous circuit elements |
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5870411A (en) * | 1996-12-13 | 1999-02-09 | International Business Machines Corporation | Method and system for testing self-timed circuitry |
US7065665B2 (en) * | 2002-10-02 | 2006-06-20 | International Business Machines Corporation | Interlocked synchronous pipeline clock gating |
TW200714908A (en) * | 2005-07-01 | 2007-04-16 | Atmel Corp | Method and apparatus for determining stuck-at fault locations in cell chains using scan chains |
TWI287727B (en) * | 2004-07-02 | 2007-10-01 | Tatung Co | Programmable logic block applied to non-synchronous circuit design |
TW200900712A (en) * | 2007-05-15 | 2009-01-01 | Ibm | System and methods of balancing scan chains and inserting the balanced-length scan chains into hierarchically designed integrated circuits |
Family Cites Families (6)
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---|---|---|---|---|
US5784631A (en) * | 1992-06-30 | 1998-07-21 | Discovision Associates | Huffman decoder |
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US7634749B1 (en) * | 2005-04-01 | 2009-12-15 | Cadence Design Systems, Inc. | Skew insensitive clocking method and apparatus |
US8359186B2 (en) * | 2006-01-26 | 2013-01-22 | Subbu Ganesan | Method for delay immune and accelerated evaluation of digital circuits by compiling asynchronous completion handshaking means |
US7890826B2 (en) * | 2006-12-11 | 2011-02-15 | Oracle America, Inc. | Method and apparatus for test of asynchronous pipelines |
US20090119631A1 (en) * | 2007-11-06 | 2009-05-07 | Jordi Cortadella | Variability-Aware Asynchronous Scheme for High-Performance Delay Matching |
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2010
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5870411A (en) * | 1996-12-13 | 1999-02-09 | International Business Machines Corporation | Method and system for testing self-timed circuitry |
US7065665B2 (en) * | 2002-10-02 | 2006-06-20 | International Business Machines Corporation | Interlocked synchronous pipeline clock gating |
TWI287727B (en) * | 2004-07-02 | 2007-10-01 | Tatung Co | Programmable logic block applied to non-synchronous circuit design |
TW200714908A (en) * | 2005-07-01 | 2007-04-16 | Atmel Corp | Method and apparatus for determining stuck-at fault locations in cell chains using scan chains |
TW200900712A (en) * | 2007-05-15 | 2009-01-01 | Ibm | System and methods of balancing scan chains and inserting the balanced-length scan chains into hierarchically designed integrated circuits |
Non-Patent Citations (1)
Title |
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鄭啟玄,「一種適用於非同步電路之可測式設計」,國立臺灣大學電子工程學研究所碩士論文,2008/11。 * |
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