JP5771404B2 - 積層半導体基板および積層チップパッケージ並びにこれらの製造方法 - Google Patents

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Description

本発明は、積層された複数の半導体チップを含む積層チップパッケージを製造するための積層半導体基板および積層チップパッケージ並びにこれらの製造方法に関する。
近年、携帯電話やノート型パーソナルコンピュータといった電子機器では、軽量化と高性能化が求められている。それに伴い、電子機器に用いられる電子部品の高集積化が求められている。また、半導体記憶装置の大容量化のためにも電子部品の高集積化が求められている。
近年、高集積化された電子部品としてシステム・イン・パッケージ（System in Package、以下「ＳＩＰ」という）が注目されている。ＳＩＰはＬＳＩを重ね合わせ１つのパッケージに実装したデバイスであり、近年、複数の半導体チップを積層する３次元実装技術を用いたＳＩＰが注目されている。そのようなＳＩＰとして、積層された複数の半導体チップを有するパッケージ、すなわち、積層チップパッケージが知られている。積層チップパッケージは高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるといった利点を有している。
積層チップパッケージを製造するための３次元実装技術として、ワイヤボンディング方式と、貫通電極方式とが知られている。ワイヤボンディング方式は、複数の半導体チップを基板上に積層し、各半導体チップに形成された複数の電極と、基板に形成された外部接続端子とをワイヤボンディングによって接続する方式である。貫通電極方式は、積層されるそれぞれの半導体チップに複数の貫通電極を形成し、その貫通電極によって各半導体チップ間の配線を行う方式である。
ワイヤボンディング方式には、ワイヤ同士が接触しないように電極の間隔を狭めることが難しいといった課題や、ワイヤの抵抗値が高いため回路の動作を高速化することが難しい、薄型化が難しいといった課題がある。
貫通電極方式では、ワイヤボンディング方式における前述の課題が解消されるものの、各半導体チップに貫通電極を形成するために多くの工程を要するため、積層チップパッケージのコストが高くなるといった課題がある。
そして、積層チップパッケージの製造方法として従来、例えば特許文献１、特許文献２、特許文献３、特許文献４に開示された技術が知られている。特許文献１には、同じ半導体チップを有するユニット半導体装置が複数積層された積層型半導体装置が開示されている。この積層型半導体装置は、スルーホールを備えた絶縁樹脂層が半導体チップの周囲に形成されている。スルーホールに配線プラグが形成されている。配線プラグは、半導体チップの表面から裏面に達し、表面に外部電極が接続されている。また、裏面に配線パターンが接続されている。配線パターンは、積層型半導体装置ごとに形成されている場合と、隣接する積層型半導体装置を跨ぐようにして形成され、隣接する積層型半導体装置で共用されている場合とがある（図１、図２等参照）。
また、特許文献２には、表面から裏面に達する貫通電極を周囲に備えた半導体装置を複数積層した構造の積層型半導体装置が開示されている（図４７等参照）。そして、特許文献３には、貫通電極が周縁部よりも内側に形成されたメモリチップを複数積層した積層メモリが開示されている（図６等参照）。さらに、特許文献４には、貫通電極が周縁部よりも内側に形成された半導体基板を複数積層した半導体装置が開示されている（図２等参照）。
特開２００３−１６３３２４号公報 特開２００３−７９０９号公報 特開２００８−１８７０６１号公報 特開２００７−２３４８８１号公報 特開２０１０−１０３５７４号公報
ところで、積層チップパッケージ（積層型半導体装置）を製造するときは、拡散工程、半導体検査工程等を含む多数の工程を経なければならない。これらの工程では、エッチング装置や露光装置、検査装置等の非常に多くの装置が用いられる。これらの装置は電力を動力源としているため外部に何らかの電磁波を放出している。
そのため、積層チップパッケージの材料となる半導体ウェハから、製造途中の半導体チップおよび完成した積層チップパッケージに至るまで、何らかの電磁波が存在する外部環境下に置かれており、積層チップパッケージは電磁波が存在する外部環境下で製造されている。
しかしながら、上記各特許文献に開示されている積層型半導体装置では、外部環境に存在する電磁波の影響を回避するための対策が施されていなかった。そのため外部環境に存在する電磁波の影響が完成した積層型半導体装置に及ぶ恐れがあった。
例えば特許文献４に記載されている積層型半導体装置は、ウェハから切り出された半導体チップを複数積層することによって製造されている。この積層型半導体装置では、溝部が形成され、その中に樹脂層が形成されているウェハから個々の半導体チップが切り出されている。そのため、各半導体チップの表面の一部が樹脂層で覆われているに過ぎず、それ以外の表面がむき出しになっていた。
したがって、製造途中のウェハの段階から、個々の半導体チップはもちろんのこと、完成した積層型半導体装置にいたるまで、いずれもが電磁波の影響を受けやすく、この積層型半導体装置には、長期間にわたって電磁波の影響を受けやすいという課題があった。すると、例えば各半導体チップの配線層を流れる信号に電磁波の影響によるノイズが混入する等のおそれがあった。配線層を流れる信号にノイズが混入すると、信号の波形が変わるおそれがあるため、例えば検査工程で誤った判定がなされるといった影響が出るおそれがある。
この点、例えば、特許文献５に記載されている半導体チップのように、導電体膜によって電磁波の影響を回避するという考えがある。しかし、特許文献５に開示されている導電体膜は、半導体チップのほぼ全体をカバーする構造を有するため、仮にこの導電体膜を前述の積層型半導体装置に形成するとしたら、複数の半導体チップが積層された後になる。そうすると、複数の半導体チップが積層された後であれば電磁波を遮蔽し得るものの、積層前の段階にあるウェハはもちろん個々の半導体チップも電磁波の影響を回避できない。
一方、特許文献５には、半導体チップを切り出す前のウェハの片面全体に遮蔽用金属膜を形成することが開示されている。しかし、特許文献４に記載されている積層型半導体装置は、半導体チップの周囲はもちろんその内側に至るまで貫通電極が多数点在している。特許文献４の積層型半導体装置では、ウェハから切り出された複数の半導体チップが積層されている。仮にその半導体チップを切り出す前のウェハ片面全体に特許文献５のような遮蔽用金属膜を形成したとすると、その遮蔽用金属膜が多数の貫通電極に接続されてしまう。そうすると、遮蔽用金属膜によって各貫通電極が電気的に接続されてしまい、これでは、積層型半導体装置を作動させる上で不都合である。
さらに、特許文献５に記載されている導電体膜は導電性塗料を塗布することによって形成されている。そのため、この導電体膜では、磁界を十分に遮蔽することができないおそれがあった。電磁波の影響を回避するためには、電界だけでなく磁界も遮蔽することが望ましい。しかし、特許文献５に記載されている従来技術では、磁界を遮蔽することができないおそれがあり、電磁波の十分な遮蔽効果が得られないおそれがあった。
以上のように、従来技術では、貫通電極を有する積層チップパッケージについて電磁波を遮蔽するための遮蔽層によって各貫通電極が電気的に接続される事態を回避しつつ、ウェハの段階から完成後に至るまでの長期間にわたり、電磁波の十分な遮蔽効果を得ることが甚だ困難であった。
本発明は、上記課題を解決するためになされたもので、貫通電極を有する積層半導体基板および積層チップパッケージ並びにこれらの製造方法において、各貫通電極が遮蔽層によって電気的に接続される事態を回避しつつ、ウェハの段階から完成後に至るまでの長期間にわたり電磁波の遮蔽効果が得られるようにすることで遮蔽効果を高め、電磁波の影響を十分に回避できるようにすることを目的とする。
上記課題を解決するため、本発明は、スクライブラインに沿った複数のスクライブ溝部が形成されている複数の半導体基板が積層されている積層半導体基板であって、複数の半導体基板は、それぞれ複数のスクライブ溝部のいずれか少なくとも１つに接し、かつ半導体装置が形成され、それぞれ絶縁されている複数のデバイス領域と、その複数のデバイス領域のうちの複数のスクライブ溝部のいずれか少なくとも１つの介在溝部を挟んで隣り合う第１のデバイス領域および第２のデバイス領域それぞれの半導体装置に接続され、かつ第１のデバイス領域および第２のデバイス領域からそれぞれ介在溝部の内側まで延出して、全体が介在溝部の内側に配置されている第１の電極パッドおよび第２の電極パッドに接続されている第１の配線電極および第２の配線電極とを有し、複数の半導体基板のうちの最も上側に積層されている最上位基板と、最も下側に積層されている最下位基板とが、強磁性体を用いてスクライブ溝部以外の領域に形成された電磁遮蔽層を有し、積層半導体基板は複数の半導体基板が積層されている積層方向に重なった複数の半導体基板を貫通する貫通孔がスクライブ溝部に形成され、その貫通孔を通って複数の半導体基板を貫通し、かつ貫通孔に出現している第１の電極パッドまたは第２の電極パッドに接し、さらに貫通孔を隙間なく埋め尽くす棒状に形成されている貫通電極を有し、第１の電極パッドおよび第２の電極パッドが介在溝部の内側に最も延出している部分としての第１の延出端部および第２の延出端部をそれぞれ有し、その第１、第２の延出端部の介在溝部に交差する方向の間隔が、積層半導体基板をスクライブラインに沿って切断するときに用いるダイシングソーのブレードの幅よりも大きい大きさに形成されている積層半導体基板を特徴とする。
この積層半導体基板は電磁遮蔽層がスクライブ溝部以外の領域に形成され、貫通孔がスクライブ溝部に形成されているから、電磁遮蔽層の形成場所と貫通電極の形成場所とがすみ分けされている。また、最上位基板と最下位基板が電磁遮蔽層を有するから少なくともこれら２つについては半導体基板の段階から電磁波が遮蔽される。さらに、半導体基板の段階から完成後に至るまでの間、最上位基板と最下位基板の電磁遮蔽層によって電磁波が遮蔽される。そして、電磁遮蔽層は強磁性体を用いて形成されているから磁力線が通りやすく、電磁波を迂回させやすい。また、第１の電極パッドおよび第２の電極パッドにおける第１、第２の延出端部の介在溝部に交差する方向の間隔がブレードの幅よりも大きい大きさに形成されているから、スクライブ溝部に沿って切断したときにブレードが第１、第２の電極パッドの間を通り、第１、第２の電極パッドに接触しないようになる。
上記積層半導体基板において、複数の半導体基板は、それぞれ複数のデバイス領域の表側に第１の配線電極および第２の配線電極が形成され、最上位基板と最下位基板とが、スクライブ溝部以外の領域において第１の配線電極または第２の配線電極を被覆するように形成された電極絶縁層を更に有し、その電極絶縁層上に電磁遮蔽層が形成されているようにすることが好ましい。
また、上記積層半導体基板では、最上位基板と最下位基板とを含む複数の半導体基板のすべてが電磁遮蔽層を有し、最下位基板の半導体装置が形成されていない裏面側の表面にだけ形成され、その表面において貫通電極に接続された裏面側電極パッドを更に有することが好ましい。このようにすると、積層されているすべての半導体基板について、半導体基板の段階から電磁波が遮蔽されるから、半導体基板の段階から完成後に至るまでの間、各半導体基板の電磁遮蔽層によって、電磁波がより確実に遮蔽される。さらに、各半導体基板のデバイス領域を上下２つの電磁遮蔽層が挟みこんでいる。
さらに、上記積層半導体基板では、最上位基板と最下位基板とを含む複数の半導体基板のすべてが電磁遮蔽層を有し、複数の半導体基板のすべてにおいて、複数のデバイス領域のすべてが半導体基板の一方の表面である第１の表面に形成され、かつ、電磁遮蔽層が第１の表面において、複数のデバイス領域のすべてを外側から覆うように形成され、複数のスクライブ溝部が半導体基板の表面から裏面にまで達する貫通溝部として形成され、複数の半導体基板は、それぞれスクライブ溝部の内側に形成されている溝部内絶縁層を更に有し、貫通孔は、第１または第２の電極パッドと、すべての半導体基板の積層方向に重なった溝部内絶縁層とを貫通する直線状に形成されていることが好ましい。
この積層半導体基板では、積層されているすべての半導体基板について、半導体基板の段階から電磁波が遮蔽される。また、電磁遮蔽層が複数のデバイス領域のすべてを電磁波から遮蔽する。
また、上記積層半導体基板では、最上位基板と最下位基板とを含む複数の半導体基板のすべてが電磁遮蔽層を有し、複数の半導体基板のすべてにおいて、複数のデバイス領域のすべてが半導体基板の一方の表面である第１の表面に形成され、かつ、電磁遮蔽層が第１の表面の裏面側の第２の表面に形成されているようにすることもできる。
さらに、上記積層半導体基板では、電磁遮蔽層は、第１の表面のスクライブ溝部以外の領域に形成され、複数のデバイス領域それぞれに応じた大きさを有し、かつ複数のデバイス領域すべてをそのデバイス領域ごとに覆い、それぞれが互いに離反している個別構造を有することが好ましい。
この積層半導体基板では、電磁遮蔽層の作用がより有効に発揮される部分に電磁遮蔽層が形成されている。また、電磁遮蔽層がそれぞれの絶縁状態を保ちながら複数のデバイス領域のすべてを個々に遮蔽する。
また、上記積層半導体基板では、電磁遮蔽層が複数のデバイス領域それぞれに応じた大きさを有し、かつ第２の表面の複数のデバイス領域それぞれに対応した対応位置に形成され、最上位基板における第１の表面に、強磁性体を用いて形成された追加電磁遮蔽層を更に有することが好ましい。
さらに、上記積層半導体基板では、最下位基板における第１の表面の裏面側の第２の表面に、強磁性体を用いて形成された追加電磁遮蔽層を更に有することが好ましい。
また、上記積層半導体基板の場合、電磁遮蔽層は、軟磁性材を用いて形成されていることが好ましい。
そして、本発明は、半導体装置が形成されている複数の半導体チップが積層されている積層チップパッケージであって、複数の半導体チップは、それぞれ周囲を取り囲むように形成された絶縁性の樹脂からなる樹脂絶縁層と、半導体装置に接続され、かつ樹脂絶縁層上に端部が配置されている配線電極とを有し、複数の半導体チップのうちの最も上側に積層されている最上位チップと、最も下側に積層されている最下位チップとが、強磁性体を用いて樹脂絶縁層以外の領域に形成された電磁遮蔽層を有し、複数の半導体チップが積層されている積層方向に重なった複数の半導体チップの樹脂絶縁層を貫通する貫通孔が形成され、その貫通孔を通って複数の半導体チップを貫通し、かつ貫通孔に出現している配線電極に接し、さらに貫通孔を隙間なく埋め尽くす棒状に形成されている貫通電極を更に有し、その貫通電極および配線電極が側面に露出しないように樹脂絶縁層が周方向の全体を覆う構造を有する積層チップパッケージを提供する。
上記積層チップパッケージの場合、複数の半導体基板は、それぞれ半導体装置の表側に配線電極が形成され、最上位チップと最下位チップとが、樹脂絶縁層以外の領域において配線電極を被覆するように形成された電極絶縁層を更に有し、その電極絶縁層上に電磁遮蔽層が形成されていることが好ましい。
上記積層チップパッケージでは、最上位チップと最下位チップとを含む複数の半導体チップのすべてが電磁遮蔽層を有し、最下位チップの半導体装置が形成されていない裏面側の表面にだけ形成され、その表面において貫通電極に接続された裏面側電極パッドを更に有することが好ましい。
また、上記積層チップパッケージでは、最上位チップと最下位チップとを含む複数の半導体チップのすべてが電磁遮蔽層を有し、複数の半導体チップのすべてにおいて、半導体装置が半導体チップの一方の表面である第１の表面に形成され、かつ、電磁遮蔽層が第１の表面において、半導体装置を外側から覆うように形成されていることが好ましい。
さらに、上記積層チップパッケージでは、最上位チップと最下位チップとを含む複数の半導体チップのすべてが電磁遮蔽層を有し、複数の半導体チップのすべてにおいて、半導体装置が半導体チップの一方の表面である第１の表面に形成され、かつ、電磁遮蔽層が第１の表面の裏面側の第２の表面に形成されていることが好ましい。
そして、本発明は、半導体装置が形成されている複数の処理前基板のすべてについて、半導体装置が形成されている第１の表面にスクライブラインに沿った複数のスクライブ溝部を形成することによって、複数のスクライブ溝部のいずれか少なくとも１つに接し、かつ半導体装置が形成されている複数のデバイス領域を備えた溝付き基板を複数形成する溝付き基板形成工程と、各溝付き基板における複数のデバイス領域のうちの複数のスクライブ溝部のいずれか少なくとも１つの介在溝部を挟んで隣り合う第１のデバイス領域および第２のデバイス領域それぞれの半導体装置に接続され、かつ第１のデバイス領域および第２のデバイス領域からそれぞれ介在溝部の内側まで延出して、全体が介在溝部の内側に配置されている第１の電極パッドおよび第２の電極パッドに接続されている第１の配線電極および第２の配線電極を形成する電極形成工程と、複数の溝付き基板のうちの少なくとも２つについて、第１の表面またはその第１の表面の裏面側の第２の表面に、強磁性体を用いてスクライブ溝部以外の領域に電磁遮蔽層を形成する電磁遮蔽層形成工程と、溝付き基板形成工程で形成された複数の溝付き基板のうちの電磁遮蔽層を有する遮蔽層付き基板が最上位と最下位それぞれに配置されるように溝付き基板を複数積層して積層ウェハを製造する積層工程と、積層ウェハについて、複数の溝付き基板が積層されている積層方向に重なった複数の溝付き基板を貫通する貫通孔をスクライブ溝部に形成する貫通孔形成工程と、貫通孔を通って複数の溝付き基板を貫通し、かつ貫通孔に出現している第１の電極パッドまたは第２の電極パッドに接し、さらに貫通孔を隙間なく埋め尽くす棒状の貫通電極を形成する貫通電極形成工程とを有し、電極形成工程において、第１の電極パッドおよび第２の電極パッドの介在溝部の内側に最も延出している部分としての第１の延出端部および第２の延出端部の介在溝部に交差する方向の間隔をスクライブラインに沿って切断されるときに用いられるダイシングソーのブレードの幅よりも大きい大きさに形成する積層半導体基板の製造方法を提供する。
また、電極形成工程において、複数のデバイス領域の表側に第１の配線電極および第２の配線電極が形成され、遮蔽層付き基板のスクライブ溝部以外の領域において第１の配線電極または第２の配線電極を被覆するように電極絶縁層を形成する電極絶縁層形成工程を更に有し、その電極絶縁層上に電磁遮蔽層が形成されるように電磁遮蔽層形成工程を実行することが好ましい。
さらに、上記電磁遮蔽層形成工程において、複数の溝付き基板のすべてについて電磁遮蔽層を形成することによって複数の溝付き基板のすべてを遮蔽層付き基板とし、積層工程において、遮蔽層付き基板だけを複数積層し、最下位に配置される遮蔽層付き基板の半導体装置が形成されていない裏面側の表面にだけ形成され、その表面において貫通電極に接続された裏面側電極パッドを形成する裏面側電極パッド形成工程を更に有することが好ましい。
さらに、電磁遮蔽層形成工程において、複数のデバイス領域それぞれに応じた大きさを有し、かつ複数のデバイス領域すべてをそのデバイス領域ごとに覆い、それぞれが互いに離反している個別構造を有するように電磁遮蔽層を第１の表面に形成することが好ましい。
そして、上記積層半導体基板の製造方法は、電磁遮蔽層形成工程において、溝付き基板の第２の表面に電磁遮蔽層を形成するときは、溝付き基板の第２の表面をスクライブ溝部が出現するまで研磨した後、第２の表面に電磁遮蔽層を形成することによって溝付き基板を遮蔽層付き基板とし、その遮蔽層付き基板の第２の表面に別の溝付き基板を積層することによって積層工程を実行することが好ましい。
さらに、本発明は、上記製造方法によって製造された積層半導体基板をそれぞれのスクライブ溝部に沿って切断し、その切断面に絶縁性の樹脂からなる樹脂絶縁層を出現させて貫通電極、第１の配線電極および第２の配線電極が側面に露出しないように積層チップパッケージを製造する積層チップパッケージの製造方法を提供する。
以上詳述したように、本発明によれば、貫通電極を有する積層半導体基板および積層チップパッケージ並びにこれらの製造方法において、各貫通電極が遮蔽層によって電気的に接続される事態を回避しつつ、ウェハの段階から完成後に至るまでの長期間にわたり電磁波の遮蔽効果が得られるようにすることで遮蔽効果を高め、電磁波の影響を十分に回避できるようにすることができる。
本発明の第１の実施の形態に係る積層半導体ウェハの全体を示す斜視図である。 図１の積層半導体ウェハの２つのデバイス領域の要部を示す平面図である。 図２の３−３線断面図である。 図２の３−３線に沿った積層半導体ウェハの要部を示す断面図である。 本発明の実施の形態に係る積層チップパッケージの表側からみた斜視図である。 同じく裏側からみた斜視図である。 積層チップパッケージの要部を示す一部省略した斜視図である。 図５の８−８線断面図である。 図１の積層半導体ウェハのメモリセルを中心に示した断面図である。 製造途中の積層半導体ウェハを示す図２と同様の平面図である。 図１０の後続の積層半導体ウェハを示す図２と同様の平面図である。 図１０の１２−１２線断面図である。 図１１の１３−１３線断面図である。 図１３の後続の積層半導体ウェハを示す図１２と同様の断面図である。 図１４の後続の積層半導体ウェハを示す図１２と同様の断面図である。 図１５の後続の積層半導体ウェハを示す図１２と同様の断面図である。 図１６の後続の積層半導体ウェハを示す図１２と同様の断面図である。 図１７の後続の積層半導体ウェハを示す図１２と同様の断面図である。 図１８の後続の積層半導体ウェハを示す図１２と同様の断面図である。 図１の積層半導体ウェハに形成されている多数の配線電極のうちの半導体ウェハが積層されている方向に重なった配線電極の要部を示す斜視図である。 図１の積層半導体ウェハに形成されている多数の配線電極のうちの半導体ウェハが積層されている方向に重なった配線電極と貫通電極の要部を示す斜視図である。 図２１の２２−２２線断面図である。 図２と異なる配線電極を備えた積層半導体ウェハの２つのデバイス領域の要部を示す平面図である。 図２３の製造途中の積層半導体ウェハを構成する半導体ウェハの要部を示す斜視図である。 図２と異なる配線電極を備えた別の積層半導体ウェハの２つのデバイス領域の要部を示す平面図である。 図２５の製造途中の積層半導体ウェハを構成する半導体ウェハの要部を示す斜視図である。 ブレードと配線電極との関係の一例を示す図で、（ａ）はＷ１≧Ｗｂの場合を示し、（ｂ）はＷ１＜Ｗｂの場合を示している。 ブレードと配線電極との関係の一例を示す図で、（ａ）はＷｂ＞Ｗ１＋２Ｗｄの場合を示し、（ｂ）はＷｂ＞Ｗ１＋２Ｗｄ＋２Ｗｅの場合を示している。 図２と異なる配線電極を備えた別の積層半導体ウェハの２つのデバイス領域の要部を示す平面図である。 図２と異なる配線電極を備えたさらに別の積層半導体ウェハの２つのデバイス領域の要部を示す平面図である。 変形例に係る積層半導体ウェハの図３と同様の断面図である。 本発明の第２の実施の形態に係る積層半導体ウェハの図３と同様の断面図である。 本発明の第２の実施の形態に係る製造途中の積層半導体ウェハを示す図３と同様の断面図である。 図３３の後続の積層半導体ウェハを示す図３と同様の断面図である。 図３４の後続の積層半導体ウェハを示す図３と同様の断面図である。 図３５の後続の積層半導体ウェハを示す図３と同様の断面図である。 図３６の後続の積層半導体ウェハを示す図３と同様の断面図である。 別の積層半導体ウェハを構成する半導体ウェハの図３と同様の断面図である。 別の積層半導体ウェハを示す図３と同様の断面図である。 電磁シールド層を通る電磁波の経路を模式的に示した図である。 電磁シールド層および電極絶縁層の接続ホールを示す断面図である。
以下、本発明の実施の形態について図面を参照しつつ説明する。なお、同一要素には同一符号を用い、重複する説明は省略する。
第１の実施の形態
（積層半導体ウェハ１００の構造）
まず、図１〜図４を参照して積層半導体ウェハ１００の構造について説明する。積層半導体ウェハ１００は、半導体ウェハ１を用いて製造される。積層半導体ウェハ１００は、本発明の第１の実施の形態に係る積層半導体基板であって、半導体ウェハ１が複数積層されている。図１に示されている積層半導体ウェハ１００では、８枚の半導体ウェハ１が積層されている。本発明に係る積層半導体基板では、複数の半導体基板が積層されていればよいため、半導体ウェハ１の積層数は８枚には限定されない。
ここで、図１は積層半導体ウェハ１００の全体を示す斜視図である。図２は積層半導体ウェハ１００の２つのデバイス領域１０の要部を示す平面図である。また、図３は図２の３−３線断面図、図４は図２の３−３線に沿った積層半導体ウェハ１００の要部を示す断面図である。
半導体ウェハ１はシリコンウェハを用いて構成されている。半導体ウェハ１は図１に示すように、シリコンウェハの第１の表面１ａ（第１の表面１ａの裏面側が第２の表面１ｂ）にスクライブライン３Ａ，３Ｂが形成されている。スクライブライン３Ａ，３Ｂは第１の表面１ａにそれぞれ複数本ずつ形成され、一定の方向に沿って所定間隔で直線状に形成されている。スクライブライン３Ａとスクライブライン３Ｂとは直交している。
そして、半導体ウェハ１は第１の表面１ａに溝部２０，２１が形成されている。溝部２０，２１はそれぞれスクライブライン３Ａ，３Ｂに沿って形成されており、いずれも２０〜６０μｍ程度の深さおよび５０〜１２０μｍ程度の幅を有している。隣接する溝部２０，２０および溝部２１，２１で囲まれた矩形状の領域に後述するデバイス領域１０が形成されている。
溝部２０、２１は、それぞれスクライブライン３Ａ，３Ｂに沿って形成されているから、本発明におけるスクライブ溝部としての構成を備えている。また、溝部２０、２１は第１の表面１ａから第２の表面１ｂにまで達する貫通溝部として形成されている。その溝部２０、２１の内側に後述する溝部内絶縁層２２が隙間なく形成されている。
デバイス領域１０は、半導体ウェハ１上に多数形成されている。図１、図２では複数の溝部２１のうちの一つを溝部２１Ａとし、この溝部２１Ａを挟んで互いに隣り合う２つのデバイス領域１０、１０をデバイス領域１０Ａ，１０Ｂとしている。溝部２１Ａは本発明における介在溝部としての構成を備えている。デバイス領域１０Ａ，１０Ｂは、それぞれ本発明における第１のデバイス領域、第２のデバイス領域としての構成を備えている。
そして、図３、図４に示すように、半導体ウェハ１はシリコンウェハによって構成されるシリコン基板３０を有し、その上側部分にデバイス領域１０が形成されている。デバイス領域１０は後述する図１３等に示すように、それぞれ表面に複数の接続パッド３２が形成されており、接続パッド３２以外の部分が保護絶縁層３１によって被覆されている。
保護絶縁層３１はデバイス領域１０を覆うように形成されている。保護絶縁層３１は、二酸化シリコン（ＳｉＯ２）等からなり、各接続パッド３２の形成位置に接続用ホール３１ａが形成されている。接続用ホール３１ａは接続パッド３２を露出させて後述する配線電極１５，１６を接続パッド３２に接続するために形成されている。接続パッド３２はデバイス領域１０の半導体装置に接続されている（詳しくは図９参照）。
各デバイス領域１０は、ウェハプロセスを施すことによって第１の表面１ａに形成されたメモリ部を有し、図２に詳しく示すように、後述する配線電極１５または配線電極１６が複数形成されている。各デバイス領域１０は、溝部２０，２１の双方に接している。なお、ウェハプロセスとは、シリコンウェハ等の半導体ウェハ上に半導体素子や集積回路を作り込む製造工程を意味している。
そして、以上のような１枚の半導体ウェハ１をスクライブライン３Ａ，３Ｂに沿って切断した場合、溝部内絶縁層２２で囲まれたデバイス領域１０およびシリコン基板３０を中心とするチップ状の半導体片が得られる。半導体ウェハ１において、デバイス領域１０およびシリコン基板３０を中心とする溝部内絶縁層２２で囲まれた部分をチップ予定部ともいう。
各デバイス領域１０は半導体装置としてメモリ部の他、ＣＰＵ，センサ、センサの駆動回路といった集積回路や半導体素子が形成されていてもよい。また、デバイス領域１０はメモリ部と、このメモリ部を制御するコントローラを構成する集積回路が形成されていてもよい。
次に、溝部内絶縁層２２について説明する。溝部内絶縁層２２は溝部２０、２１の内側に形成されている。図２のうち、ドットを付した部分が溝部内絶縁層２２の表面を示している。
溝部内絶縁層２２はエポキシ樹脂、ポリイミド樹脂といった絶縁性の樹脂や、シリコンシリケートグラス（ＳＯＧ）等からなる絶縁材を溝部２０、２１の内側に隙間なく充填することによって形成されている。本実施の形態では、溝部内絶縁層２２の材料として樹脂を用いた場合を想定している。
特に、溝部内絶縁層２２は熱膨張係数の小さい樹脂を用いて形成することが好ましい。そうすることにより、溝部２０，２１に沿って半導体ウェハ１をダイシングソーで切断するときに、その切断を容易に行うことができる。
また、溝部内絶縁層２２が溝部２０、２１の内側に隙間なく形成されていることにより、各デバイス領域１０の周囲全体が溝部内絶縁層２２で囲まれている。溝部内絶縁層２２は絶縁材で形成されており、この溝部内絶縁層２２により、隣り合うデバイス領域１０同士が電気的に絶縁されている。
次に、配線電極１５，１６について、図２〜図４のほか、図２０〜図２２を参照して説明する。ここで、図２０は、積層半導体ウェハ１００に形成されている多数の配線電極１５のうちの、半導体ウェハ１が積層されている方向（以下「積層方向」という）に重なった８つの配線電極１５の要部を示す斜視図である。図２１は同じく、８つの配線電極１５と貫通電極１７を示す斜視図である。図２２は図２１の２２−２２線断面図である。
配線電極１５，１６は、図２に示すように、それぞれデバイス領域１０Ａ、１０Ｂの周囲に沿って複数形成されている。また、それぞれの一部がそれぞれデバイス領域１０Ａ、１０Ｂから溝部２１Ａの内側に延出して形成されている。配線電極１５の他の一部は溝部２０の内側に延出して形成されている。配線電極１５，１６は互いに接することなく所定間隔を隔て離反して形成されている。また、配線電極１５，１６は電気的に絶縁されている。配線電極１５、１６はそれぞれ第１の配線電極、第２の配線電極としての構成を備えている。なお、図２では、溝部２１Ａの内側に延出する４つの配線電極１５，１６が示されているが、溝部２１Ａの内側に延出する他の配線電極１５，１６については図示を省略している。図３は、溝部２１Ａの内側に延出している複数の配線電極１５，１６のうちの一組の配線電極１５Ａ，１６Ａを通る積層半導体ウェハ１００の断面を示している。
配線電極１５，１６はいずれもＣｕ、Ａｕ等の導電性の材料で形成されている。配線電極１５、１６は、それぞれ電極パッド１５ａ，１６ａと、ライン状端子部１５ｂ、１６ｂとを有している。そして、ライン状端子部１５ｂ，１６ｂの溝部２１Ａの内側に最も延出している部分がそれぞれ先端部１５ｃ、１６ｃであって、そのそれぞれに電極パッド１５ａ，１６ａが接続されている。
電極パッド１５ａ，１６ａは大きさがほぼ同等の矩形状である。また、溝部２１Ａの長さ方向（図２では、上下方向）に沿った幅がライン状端子部１５ｂ，１６ｂよりも広く形成されている。電極パッド１５ａ，１６ａの双方とも、表側の面は平坦である。側面も平坦である。
電極パッド１５ａ，１６ａは溝部２１Ａの幅方向中間部分（スクライブライン３Ｂ）を挟んで互いに対峙している。例えば、配線電極１５Ａ，１６Ａについていえば、デバイス領域１０Ａ、１０Ｂの角部１０Ａｄ、１０Ｂｄからの距離が等しく形成され、溝部２１Ａの長さ方向に沿った位置のずれが無いように形成されている。
電極パッド１５ａ，１６ａはそれぞれ後述する延出端部１５ｃｃ、１６ｃｃを有している。延出端部１５ｃｃ、１６ｃｃのうちの最も溝部２１Ａの内側に延出している部分がスクライブライン３Ｂを挟んで対峙している。詳しくは、延出端部１５ｃｃについていえば、図２０に示す延出端部１５ｃｃの外側の側面部分が最も溝部２１Ａの内側に延出している部分であり、この部分が延出端部１６ｃｃと対峙している。延出端部１５ｃｃの外側の側面部分は最端部としての構成を備えている。
そして、図２０に詳しく示すように電極パッド１５ａは中央に孔部２５が形成されている。孔部２５は半導体ウェハ１の厚さ方向、すなわち積層方向に沿って電極パッド１５ａの表側から裏側まで貫通している。電極パッド１５ａは延出端部１５ｃｃの他に基部１５ａａと、２つの交差部１５ｂｂとを有している。基部１５ａａと、２つの交差部１５ｂｂおよび延出端部１５ｃｃとが孔部２５の周囲を取り囲んでいる。そのため、電極パッド１５ａは矩形環状に形成されている。なお、図３に示すように、電極パッド１６ａも孔部２５と同様の孔部２６が形成され、矩形環状に形成されている。
基部１５ａａはライン状端子部１５ｂに接続されるライン状端子部１５ｂよりも幅広の部分である。２つの交差部１５ｂｂは基部１５ａａにつながり、基部１５ａａから基部１５ａａと交差する方向に伸びる部分である。延出端部１５ｃｃは２つの交差部１５ｂｂにつながり、電極パッド１５ａの中で最も延出している部分である。そして、基部１５ａａ、２つの交差部１５ｂｂおよび延出端部１５ｃｃの孔部２５に臨む内側の側面がそれぞれ内側面１５ａａｉ，２つの１５ｂｂｉおよび１５ｃｃｉである。これらの内側面はそのすべての部分が後述する貫通孔３５に出現しており、図２１、図２２に示すように後述する貫通電極１７に直に接している。
ライン状端子部１５ｂ，１６ｂはそれぞれ電極パッド１５ａ，１６ａから接続パッド３２につながるライン状部分である。
次に、電磁シールド層２３と電極絶縁層３９とについて説明する。図３、図４に示すように、半導体ウェハ１は電磁シールド層２３と電極絶縁層３９とを有している。電磁シールド層２３と電極絶縁層３９とは半導体ウェハ１の第１の表面１ａに形成されている。図２にも電磁シールド層２３が示されているが、ハッチングの付された部分が電磁シールド層２３の表面を示している。
電磁シールド層２３は、本発明における電磁遮蔽層であって、外部環境下に存在する電磁波を遮蔽し、積層半導体ウェハ１００を電磁波から保護するために形成されている。電磁シールド層２３は電極絶縁層３９上に形成されている。電磁シールド層２３は１〜５μｍ程度の厚さを有している。図示した電磁シールド層２３および電極絶縁層３９は、溝部２０，２１以外の領域に形成されている。電磁シールド層２３および電極絶縁層３９は、溝部２０，２１には形成されていないので、溝部内絶縁層２２の表面上には形成されていない。
電磁シールド層２３は、複数のデバイス領域１０それぞれに応じた大きさを有し、デバイス領域１０に応じた矩形状に形成されている。また、電磁シールド層２３は、すべてのデバイス領域１０をデバイス領域１０ごとに覆っている。電磁シールド層２３は、それぞれが溝部２０，２１に応じた間隔を隔てて配置され、互いに離反している。そのため、隣接する電磁シールド層２３は互いに接することなく絶縁されている。電磁シールド層２３の、すべてのデバイス領域１０をデバイス領域１０ごとに覆い、かつ互いに離反している構造を個別構造ともいう。電磁シールド層２３は個別構造を有するが、全体としてみた場合、複数のデバイス領域１０のすべてを外側から覆う薄膜状に形成されている。
電磁シールド層２３は、強磁性体（ferromagnetic body）を用いて形成されている。強磁性体は強磁性を示す物質である。強磁性体では、磁性原子または金属の自由電子が磁気モーメントを平行に整列させて自発磁化を形成している。また、強磁性体は、隣り合うスピンが同じ方向に整列し、全体として大きな磁気モーメントを有するため、外部磁界がなくても自発磁化を持つことができる。強磁性体はアルミニウムや銅などの常磁性材に比べて磁力線が通りやすい性質を有している。
強磁性体には、軟磁性材（soft magnetic material）や、硬磁性材（hard magnetic material）があるが、電磁シールド層２３は軟磁性材を用いて形成することが好ましい。軟磁性材は硬磁性材よりも透磁率(magnetic permeability)が高いため磁力線が通りやすいからである。軟磁性材として例えばパーマロイ（permalloy；Ｎｉ-Ｆｅの合金）やパーメンジュール（permendur；Ｃｏ-Ｆｅの合金）等の金属材料のほか、フェライト等のセラミック材料があるが、電磁シールド層２３は金属材料を用いて形成することが好ましい。金属材料は抵抗率が著しく低く、シリコン基板３０よりも格段に電流が流れやすいからである。例えば、パーマロイの体積抵抗率は約１６×１０−８Ω・ｍ程度、鉄（Ｆｅ）の体積抵抗率は約１０×１０−８Ω・ｍ程度であるのに対し、シリコンの体積抵抗率は約３．９７×１０３Ω・ｍ程度、エポキシ樹脂の体積抵抗率は約１×１０１２Ω・ｍ程度である。また、例えばパーマロイの透磁率は１００００程度なのに対し、アルミニウムは１程度である。
そして、本実施の形態の場合、電磁シールド層２３はパーマロイやパーメンジュールといった金属からなる軟磁性材を用いて形成されている。電磁シールド層２３を形成するときは、例えばＰＢパーマロイ（Ｎｉ-Ｆｅ）やＰＣパーマロイ（Ｃｕ−Ｍｏ−Ｎｉ-Ｆｅ）等を用いることができる。そのほか、ＣｏＮｉＦｅ等の磁性材料を用いることもできる。
電極絶縁層３９は、電磁シールド層２３と同様に溝部２０，２１以外の領域に形成され、各デバイス領域１０上に形成されている。電極絶縁層３９は、例えばエポキシ樹脂、ポリイミド樹脂といった絶縁性の樹脂を用いて形成することができる。電極絶縁層３９は、隣接している配線電極１５同士の間に入り込むとともに、配線電極１５のデバイス領域１０上に存在している部分の側面および上面を直に覆っている（詳しくは図７参照）。こうして、電極絶縁層３９は各配線電極１５を絶縁している。配線電極１６も同様に電極絶縁層３９によって絶縁されている。電極絶縁層３９の上面は平坦に形成されている。
そして、積層半導体ウェハ１００は、以上のような半導体ウェハ１を絶縁性の接着剤で張り合わせて積層した構造を有している。図３に示すように、積層半導体ウェハ１００では、８枚の同じ半導体ウェハ１Ａ，１Ｂ，１Ｃ，１Ｄ・・・１Ｈが積層されている。ただし、図３では、各半導体ウェハ１Ｅ〜１Ｇの図示を省略している。
また、積層半導体ウェハ１００では、８枚の半導体ウェハ１Ａ〜１Ｈのすべてが電磁シールド層２３と電極絶縁層３９を有している。積層半導体ウェハ１００は、複数の電磁シールド層２３が積層方向に重なった多重構造を有している。８枚とも、電磁シールド層２３は第１の表面１ａに形成されている。８枚の半導体ウェハ１Ａ〜１Ｈのうち、半導体ウェハ１Ａが最も上側に積層されているので、半導体ウェハ１Ａが本発明における最上位基板としての構成を有している。また、半導体ウェハ１Ｈが最も下側に積層されているので、本発明における最下位基板としての構成を有している。
積層半導体ウェハ１００は、積層チップ領域４０Ａ，４０Ｂを有している。積層チップ領域４０Ａ，４０Ｂは、それぞれ半導体ウェハ１Ａ〜１Ｈのうちの積層方向に沿って重なった８つのデバイス領域１０Ａ，１０Ｂを含んでいる。積層チップ領域４０Ａ，４０Ｂは、溝部内絶縁層２２および後述する接着層３３によって互いに絶縁されており、それぞれ別々の後述する積層チップパッケージ２００となる領域である。溝部２０，２１に沿って積層半導体ウェハ１００を切断したときに、積層チップ領域４０Ａ，４０Ｂが分離され、複数の積層チップパッケージ２００が得られる（詳しくは後述する）。
そして、積層半導体ウェハ１００には、図３に詳しく示すように、貫通孔３５，３６が形成されている。貫通孔３５，３６は溝部２０，２１に形成されている。貫通孔３５，３６はそれぞれ各電極パッド１５ａ，１６ａについて形成されているため、積層半導体ウェハ１００には、それぞれ複数の貫通孔３５，３６が形成されている。各貫通孔３５，３６の内側に貫通電極１７，１８が１本ずつ形成されている。また、積層半導体ウェハ１００の半導体ウェハ１Ｈ側に電極パッド２７，２８が形成されている。電極パッド２７，２８はそれぞれ各貫通電極１７、１８に接続されている。
半導体ウェハ１Ａ〜１Ｈは、いずれも同じデバイス領域１０Ａ、１０Ｂ、溝部内絶縁層２２、配線電極１５，１６等を有している。積層半導体ウェハ１００を積層方向に見ると各貫通孔３５，３６に沿って８つの電極パッド１５ａ，１６ａが並んでいる。貫通孔３５と電極パッド１５ａとの関係を図示すると、例えば図２０に示すようになっている。
そして、各貫通孔３５，３６に沿った８つの電極パッド１５ａ，１６ａそれぞれの配線電極１５，１６は半導体ウェハ１Ａ〜１Ｈそれぞれの中での位置が共通している。例えば、半導体ウェハ１Ａ，１Ｂ，１Ｃ，１Ｄ・・・１Ｈそれぞれの配線電極１５Ａはいずれもデバイス領域１０Ａに形成され、しかも角部１０Ａｄとの位置関係が同じ位置に形成されている。これらの電極パッド１５ａが貫通孔３５に沿って一直線状に並んでいる。
ここで、半導体ウェハ１Ａ〜１Ｈそれぞれの配線電極１５，１６の中で位置が共通している配線電極１５，１６を共通配線電極とする。積層半導体ウェハ１００では、共通配線電極が積層方向に沿って直線状に並んでいる。例えば半導体ウェハ１Ａ，１Ｂ，１Ｃ，１Ｄ・・・１Ｈそれぞれの合計８つの配線電極１５Ａが共通配線電極である。配線電極１５Ａという同じ配線電極１５によって図２０に示す積層電極群５５が構成されている。積層電極群５５は、積層方向に重なった複数の配線電極１５や配線電極１６によって構成される。
貫通孔３５は積層電極群５５を構成している８つの配線電極１５について、それぞれの電極パッド１５ａに形成されている孔部２５を積層方向に沿ってすべてつなぐ一直線状に形成されている。また、貫通孔３５は、図３に示すように各半導体ウェハ１Ａ〜１Ｈの溝部２１Ａ、溝部内絶縁層２２および接着層３３を貫通している。これは、電極パッド１５ａが溝部２１Ａの内側に延出し、その内側に溝部内絶縁層２２が形成され、さらに半導体ウェハ１Ａ〜１Ｈの間に接着層３３が形成されていることに起因している。
貫通孔３６は、積層電極群を構成している８つの配線電極１６について、それぞれの電極パッド１６ａに形成されている孔部２６を積層方向に沿ってすべてつなぐ一直線状に形成されている。貫通孔３６も貫通孔３５と同様、溝部２１Ａ、溝部内絶縁層２２および接着層３３を貫通している。
貫通孔３５，３６には、それぞれ積層電極群５５を構成する８つの電極パッド１５ａ、１６ａの孔部２５，２６に臨む内側面の全体が出現している。すなわち、貫通孔３５についていえば、図２０に示すように貫通孔３５には、各電極パッド１５ａの内側面１５ａａｉ，２つの内側面１５ｂｂｉおよび内側面１５ｃｃｉすべての部分の全体が出現している。そして、このような貫通孔３５，３６の内側にそれぞれ貫通電極１７，１８が形成されている。そのため、図２１，図２２に示すように積層電極群５５を構成する８つの電極パッド１５ａすべてについて、孔部２５に臨む内側面の全体がそれぞれ貫通電極１７の周側面に直に接している。なお、図２１，２２では、貫通孔３６、電極パッド１６ａおよび貫通電極１８は図示していないが、貫通孔３５、電極パッド１５ａおよび貫通電極１７と同様である。
貫通電極１７，１８はそれぞれ貫通孔３５，３６の内側を通って半導体ウェハ１Ａ〜１Ｈをすべて貫通している。また、貫通電極１７，１８はまっすぐな１本の棒状に形成されている。貫通電極１７，１８はつなぎ目のない１本の導体である。図２における網目を付した矩形状の部分が貫通電極１７，１８の表面を示している。貫通電極１７，１８はともにＣｕ，Ａｕ等の金属部材によって形成されている。貫通電極１７，１８はそれぞれ貫通孔３５，３６に出現している８つの電極パッド１５ａ、１６ａに直に接している。前述したように、貫通孔３５，３６には、それぞれ８つの電極パッド１５ａ、１６ａの内側面の全体が出現しているので、貫通電極１７，１８はそれぞれ８つの電極パッド１５ａ、１６ａの内側面の全体に接している。
一方、デバイス領域１０のメモリ部には半導体装置としてのメモリセル４１が多数形成されている。メモリセル４１は図９に示すような構造を有している。図９は積層半導体ウェハ１００のメモリセル４１を中心に示した断面図である。
メモリセル４１は、接続パッド３２を介して配線電極１５、１６が接続されている。メモリセル４１は半導体ウェハ１を構成しているＮ型基板７１の表面上に形成されている。図９では、接着層３３を介して２つのメモリセル４１が積層されている。接着層３３は、半導体ウェハ１を接着するときに用いた接着材で構成されている。
各メモリセル４１は、フラッシュメモリを構成していて、Ｎ型基板７１の表面上に形成されたＰ型ウェル７２上に形成されている。メモリセル４１は、ソース７３Ａおよびドレイン７３Ｂと、絶縁層７７と、絶縁膜８１、浮遊ゲート８２、絶縁膜８３および制御ゲート８４とを有している。さらに、メモリセル４１はソース電極７４と、ドレイン電極７６と、ゲート電極７５とを有している。
ソース７３Ａおよびドレイン７３ＢはいずれもＮ型領域であり、それぞれソース電極７４と、ドレイン電極７６が接続されている。絶縁層７７は、接続パッド３２をそれぞれソース電極７４、ドレイン電極７６に接続するためのコンタクトホールが形成されている。ソース電極７４、ゲート電極７５、ドレイン電極７６はそれぞれ対応するコンタクトホールを介してソース７３Ａ、制御ゲート８４、ドレイン７３Ｂに接続されている。
（積層半導体ウェハ１００の作用効果）
以上のように、積層半導体ウェハ１００では、積層されている８枚の半導体ウェハ１Ａ〜１Ｈのすべてが電磁シールド層２３を有している。電磁シールド層２３は軟磁性材を用いて形成されているため透磁率がとても高く、したがって、磁力線が桁違いに通りやすい。そのため、積層半導体ウェハ１００の付近に存在する磁力線のほとんどが電磁シールド層２３の中を通過する。よって、電磁シールド層２３は磁力線を迂回させることによって、保護したい部分を磁力線が通らないようにする作用を有している。また、電磁シールド層２３は抵抗率が著しく低く、シリコン基板３０や溝部内絶縁層２２よりも格段に電流が流れやすい。
したがって、積層半導体ウェハ１００では、例えば図４０に示すように外部環境下に電磁波ＥＭ１，ＥＭ２，ＥＭ３が存在するとした場合、それぞれの磁界成分が電磁シールド層２３を通過するようになる。また、電磁波ＥＭ１，ＥＭ２，ＥＭ３が伝搬していく経路上に電磁シールド層２３が存在することになるが、電磁シールド層２３は電流の流れやすい金属で形成されている。そのため、電磁波ＥＭ１，ＥＭ２，ＥＭ３の電界エネルギーに応じた電流が電磁シールド層２３を流れる。すると、電磁波ＥＭ１，ＥＭ２，ＥＭ３の電界成分が打ち消されてしまい、これによって電磁波ＥＭ１，ＥＭ２，ＥＭ３の電界成分が減衰する。
以上のようにして、電磁シールド層２３が電磁波ＥＭ１，ＥＭ２，ＥＭ３を迂回、減衰させるため、電磁波ＥＭ１，ＥＭ２，ＥＭ３の影響がデバイス領域１０に対して及ばないようにすることができる。
また、銅やアルミニウムといった導電材料は抵抗率が著しく低く電流が流れやすいものの、常磁性材であるためほとんど磁性を示さず、透磁率も軟磁性材に比べて著しく低い。そのため、電磁波を遮蔽するための層を銅やアルミニウム等の導電材料で形成しても電磁シールド層２３のように磁界を迂回させることはできない。電磁波は電界と磁界それぞれの変化が連鎖的に伝えられることによって空間中を進行するから、電磁波の遮蔽効果を高めるには電界、磁界の双方を遮蔽することが望ましい。この点、積層半導体ウェハ１００は電磁シールド層２３を有しているから、電磁波の遮蔽効果を高めることができ、銅やアルミニウムといった導電材料の遮蔽層では得られない格別の遮蔽効果を得ることができる。
一方、詳しくは後述するが、積層半導体ウェハ１００は、８枚の半導体ウェハ１Ａ〜１Ｈを順次積層しながら製造される。その積層半導体ウェハ１００を溝部２０，２１にそって切断することによって、後述する積層チップパッケージ２００が製造される。
そして、積層半導体ウェハ１００では、半導体ウェハ１Ａ〜１Ｈがいずれも電磁シールド層２３を有し、電磁波の遮蔽作用を有している。積層チップパッケージ２００を切り出す前の積層半導体ウェハ１００はもちろんのこと、その材料となる個々の半導体ウェハ１Ａ〜１Ｈも電磁シールド層２３を有している。したがって、積層チップパッケージ２００の製造過程の比較的前段階にあたるウェハの段階から積層半導体ウェハ１００の完成後に至るまでの長期間にわたって電磁波の遮蔽効果が得られる。また、８枚の半導体ウェハ１Ａ〜１Ｈすべてが電磁シールド層２３を有しているから電磁波がより確実に遮蔽される。したがって、積層半導体ウェハ１００は、外部環境下に存在する電磁波の遮蔽効果が高く、電磁波の影響を十分に回避できるようになっている。
さらに、積層半導体ウェハ１００では、個々の半導体ウェハ１Ａ〜１Ｈにおいて電磁シールド層２３は溝部２０，２１以外の領域に形成されており、溝部２０，２１には形成されていない。そして、溝部２０，２１に貫通孔３５，３６が形成されその貫通孔３５，３６に貫通電極１７，１８が形成されている。
積層半導体ウェハ１００では、電磁シールド層２３がウェハ構造の段階（半導体ウェハ１Ａ〜１Ｈの段階）から形成されているが、電磁シールド層２３の領域は貫通電極１７，１８の領域と明確に区別されている。電磁シールド層２３の形成場所と貫通電極１７，１８の形成場所とがはっきりとすみ分けされている。したがって、積層半導体ウェハ１００では、電磁シールド層２３が貫通電極１７，１８に接続されることはない。電磁シールド層２３と、貫通電極１７，１８とは絶縁され、電気的に確実に分けられている。よって、積層半導体ウェハ１００では、例えば貫通電極１７のひとつに通電しても、その貫通電極１７が電磁シールド層２３によって他の貫通電極１７と電気的に接続されてしまう事態が起こることはない。貫通電極１７同士が接続された場合の影響がデバイス領域１０の半導体装置に及ぶこともない。貫通電極１７同士、貫通電極１８同士が電磁シールド層２３によって電気的に接続される事態が確実に回避されている。
また、電磁シールド層２３は、半導体ウェハ１Ａ〜１Ｈのそれぞれを対象として形成することができる。半導体ウェハ１Ａだけでも多数の半導体チップが含まれているが、電磁シールド層２３は、一つ一つの半導体チップごとではなく、多数の半導体チップ全体を対象としてひとまとめに形成できる。そのため、電磁シールド層２３の形成に要する負担が少なく、電磁シールド層２３を簡単かつ短時間に形成できる。
さらに、８枚の半導体ウェハ１Ａ〜１Ｈのすべてが電磁シールド層２３を有しているから、各半導体ウェハ１Ａ〜１Ｈのそれぞれについて、遮蔽効果を得ることができ、遮蔽効果がより高いものとなっている。例えば、積層半導体ウェハ１００の側面に向かって進行する電磁波があった場合、その電磁波の通り道となる電磁シールド層２３が８カ所に設けられていることになる。そのため、電磁波の磁界成分を迂回させやすいし、電界成分を減衰させやすい。したがって、積層半導体ウェハ１００では、遮蔽効果を高めることができる。
さらに、電磁シールド層２３は、複数のデバイス領域１０のすべてを外側から覆うように形成されているから、複数のデバイス領域１０のすべてを電磁波から効果的に保護することができる。各電磁シールド層２３が積層方向に沿って均等に配置されているから、各半導体ウェハ１Ａ〜１Ｈについて、均等な遮蔽効果が期待できる。電磁シールド層２３はデバイス領域１０に応じた大きさを有し、溝部２０，２１には形成されていないので、電磁波の遮蔽作用がより有効に発揮される部分に電磁シールド層２３が形成されている。こうすると、電磁シールド層２３に遮蔽作用をより有効に発揮させながら電磁シールド層２３を形成するための軟磁性材の無駄を省くことができ、積層半導体ウェハ１００および積層チップパッケージ２００の製造コストを削減することもできる。隣接する電磁シールド層２３は互いに接することなく絶縁されているから、電磁シールド層２３がそれぞれの絶縁状態を保ちながら複数のデバイス領域１０のすべてを個々に遮蔽している。
そして、積層半導体ウェハ１００では、最下位の半導体ウェハ１Ｈも電磁シールド層２３を有している。そのため、裏面側から進入し得る電磁波があった場合その電磁波は積層半導体ウェハ１００の内部に奥深く進入する前に半導体ウェハ１Ｈの電磁シールド層２３に到達するから、半導体ウェハ１Ａ〜１Ｇに対して影響を及ぼさない。したがって、積層半導体ウェハ１００では裏面側から進入し得る電磁波を遮蔽することができ、遮蔽効果が高められている。
積層半導体ウェハ１００では、電磁シールド層２３を有する８枚の半導体ウェハ１Ａ〜１Ｈが積層されている。そのため、例えば半導体ウェハ１Ａについてみればデバイス領域１０の上側には半導体ウェハ１Ａの電磁シールド層２３が配置され、下側には半導体ウェハ１Ｂの電磁シールド層２３が配置されている。
つまり、各半導体ウェハ１Ａ〜１Ｇのデバイス領域１０を上下２枚の電磁シールド層２３が挟み込んでいる。したがって、積層半導体ウェハ１００では、電磁波の遮蔽効果がより効果的なものとなっている。さらに、電磁シールド層２３は配線電極１５を被覆するように形成されているから、積層半導体ウェハ１００では、配線電極１５を通る信号に、電磁波に起因したノイズの混入するおそれが極めて低くなっている。
そして、積層半導体ウェハ１００では、溝部２１Ａを挟んで互いに隣り合う２つのデバイス領域１０Ａ，１０Ｂにそれぞれ配線電極１５，１６が形成されている。配線電極１５，１６は、デバイス領域１０Ａ、１０Ｂから溝部２１Ａの内側に延出し、しかも、互いに接することなく所定間隔を隔てて離反して配置されている。また、デバイス領域１０Ａ、１０Ｂは周囲全体が溝部内絶縁層２２によって囲まれ互いに絶縁されている。そして、積層方向に沿って重なった８つのデバイス領域１０Ａ，１０Ｂによって積層チップ領域４０Ａ，４０Ｂが形成されている。積層チップ領域４０Ａ，４０Ｂにおいて、それぞれに含まれる８つのデバイス領域１０が配線電極１５，１６および貫通電極１７，１８によって接続されている。
積層半導体ウェハ１００は、以上のような構成を有するため、積層チップ領域４０Ａ，４０Ｂを切断して物理的に分離することなく、半導体ウェハ１が複数積層されたウェハ構造のまま、個々の積層チップパッケージごとのパッケージ検査を行うことができる。
つまり、電極パッド１５にプローブを接触させれば積層チップ領域４０Ａだけを対象としたパッケージ検査を行える。また、電極パッド１６にプローブを接触させれば積層チップ領域４０Ｂだけを対象としたパッケージ検査を行える。積層チップ領域４０Ａ，４０Ｂは、それぞれ別々の積層チップパッケージ２００となる領域であり、積層半導体ウェハ１００でも、そのそれぞれについてパッケージ検査が行える。そのため、積層半導体ウェハ１００では、個々の積層チップパッケージ全体を対象としたパッケージ検査がウェハ構造のまま行える。
したがって、積層半導体ウェハ１００は個々の積層チップパッケージ全体を対象としたパッケージ検査を行いやすい構造を有している。積層半導体ウェハ１００は積層チップパッケージが完成する前のウェハテストの段階でも、パッケージ検査を行える。したがって、積層半導体ウェハ１００を用いることによって、積層チップパッケージの製造に要する検査工程全体の効率化を図ることが可能となり、製造時間を短縮できる。よって、積層半導体ウェハ１００は、製造時間の短縮によって単位時間あたりに製造できる積層チップパッケージの個数を増やせる構造を有している。
また、積層チップ領域４０Ａ，４０Ｂには、配線電極１５，１６や貫通電極１７，１８といった積層チップパッケージ２００を構成するための一通りの配線が含まれている。そのため、積層半導体ウェハ１００では、各配線の接続部分に発生し得る接触抵抗を反映させたパッケージ検査を行うことができる。
さらに、積層半導体ウェハ１００は貫通孔３５，３６が形成されている。貫通孔３５は積層電極群５５を形成している配線電極１５の孔部２５をすべてつなぐ直線状に形成されているからとても形成しやすい。貫通孔３６も形成しやすい。貫通孔３５，３６が直線状に形成されているから、貫通電極１７，１８が１本の棒状導体となり、したがってこれらも形成しやすい。
また、貫通電極１７，１８はそれぞれ貫通孔３５，３６の中を貫くつなぎ目のない１本の棒状導体となるから、半導体ウェハ同士を接続するための導体同士の接触に起因した接触抵抗が発生しない構造を有している。
そして、貫通孔３５は積層電極群５５を構成しているすべての配線電極１５（詳しくは電極パッド１５ａの内側面）が出現している。そのため、その内側全体をＣｕ，Ａｕ等の金属で満たすことによって、積層電極群５５を構成するすべての配線電極１５に接続される形で貫通電極１７が得られる。貫通孔３６、貫通電極１８も同様である。したがって、積層半導体ウェハ１００を製造するさい、積層電極群５５を構成する８個の配線電極１５，１６すべてに対し、貫通電極１７，１８を簡単に接続することができる。
また、８枚の半導体ウェハ１Ａ〜１Ｈが積層されていながら貫通孔３５，３６の中を貫く１本の導体を形成すれば貫通電極１７，１８が完成するので、貫通電極を形成する工程を個々の半導体ウェハごとに繰り返す必要がない。そのため、積層半導体ウェハ１００では、貫通電極の形成に要する時間を短縮できる。したがって、積層半導体ウェハ１００は、いっそうの製造時間の短縮により、単位時間あたりに製造できる積層チップパッケージの個数をより増やせる構造を有している。
さらに、貫通電極１７，１８はつなぎ目のない１本の棒状導体であるから、半導体ウェハ１００ごとの貫通電極によって各デバイス領域１０をつないでいる場合に比べて接触抵抗が少なくなっている。
一方、貫通孔３５，３６はそれぞれ電極パッド１５ａ，１６ａの孔部２５，２６と、溝部内絶縁層２２および接着層３３とを貫通している。孔部２５，２６の中には接着層３３の一部が入り込んでいる。そのため、貫通孔３５，３６は樹脂層だけを貫く孔を形成することによって完成させることができる（詳しくは後述する）。貫通孔３５，３６を形成するためにシリコン基板３０を貫く孔を形成する必要がない。樹脂層はシリコン基板に比べて柔軟である。樹脂層だけを貫く孔を形成すれば貫通孔３５，３６が完成するから貫通孔３５，３６の形成はレーザ加工等によって簡単に行える。貫通孔３５，３６の形成は手間がかからず、その形成に要する時間も短縮できる。したがって、積層半導体ウェハ１００は、よりいっそう製造時間を短縮でき、単位時間あたりに製造できる個数をよりいっそう増やすことが可能な構造を有している。
また、電極パッド１５ａの孔部２５に臨む内側面が内側面１５ａａｉ、２つの内側面１５ｂｂｉおよび内側面１５ｃｃｉの４つであり、これらすべての全体に貫通電極１７の周側面が直に接している。そのため、電極パッド１５ａと貫通電極１７との接触面積が広く確保されている。また、貫通電極１７の周側面の全方向に電極パッド１５ａが接する形になっているから、周側面の一部の方向に接する場合よりも電流の流れがスムーズになっている。
さらに、貫通孔３５が電極パッド１５ａの孔部２５に沿って形成されているから、孔部２５を積層方向に沿って延長したときの延長線上の孔部を貫通孔３５とすることができる。このような貫通孔３５は形成しやすいため、貫通孔３５の形成に要する時間をより短縮することができる。
そして、積層半導体ウェハ１００は、配線電極１５，１６の電極パッド１５ａ，１６ａ同士が互いに対峙している。そのため、配線電極１５，１６を形成するための配線パターンを比較的簡便に形成することができる。また、電極パッド１５，１６にプローブを接触させるときの位置合わせも行いやすく、積層半導体ウェハ１００は、それだけパッケージ検査の行いやすい構造となっている。
貫通孔３５（貫通孔３６も同様）は、積層電極群５５を構成する８つの配線電極１５を貫いている。積層電極群５５は、共通配線電極によって構成されている。そのため、貫通孔３５は、半導体ウェハ１Ａ〜１Ｈの８つの電極パッド１５ａを最短距離で結べる構造を有している。したがって、貫通孔３５を形成するのに手間がかからず、形成に要する時間を短縮することもできる。また、貫通電極１７はまっすぐな１本の棒状であるから、必要最小限の長さで８つの電極パッド１５ａを接続している。よって、貫通電極１７の形成に要するＣｕ，Ａｕ等の金属を節約することもできる。
一方、前述した積層電極群５５は、半導体ウェハ１Ａ〜１Ｈ８枚すべてが配線電極１５Ａという同じ共通配線電極によって構成されている。本発明に係る積層電極群は、複数種類の共通配線電極によって構成されていてもよい。例えば、半導体ウェハ１Ａ〜１Ｄの４枚と、半導体ウェハ１Ｅ〜１Ｈの４枚とで共通配線電極が異なっていてもよい。例えば、前者は配線電極１５Ａ、後者は配線電極１５Ａのとなりの配線電極１５とし、これら８つの配線電極１５によって積層電極群が構成されていてもよい。こうすると、半導体ウェハ１Ｄと半導体ウェハ１Ｅとの間で別の電極が必要になるが、それでも、半導体ウェハ１Ａ〜１Ｈ８枚すべてを接続することは可能である。
そして、以上の積層半導体ウェハ１００では、８枚の半導体ウェハ１Ａ〜１Ｈが積層されている。この積層半導体ウェハ１００をユニット積層基板とし、そのユニット積層基板を複数積層することによって、積層半導体ウェハとしてもよい。例えば、２つのユニット積層基板を積層した積層半導体ウェハでは、１６枚の半導体ウェハが積層される。３つのユニット積層基板では２４枚の半導体ウェハが積層される。よって、積層半導体ウェハにおける半導体ウェハの積層数は８の倍数となる。
また、４枚の半導体ウェハ１Ａ〜１Ｄが積層されている積層半導体ウェハをユニット積層基板とし、これを複数積層することによって、積層半導体ウェハとしてもよい。この場合、積層半導体ウェハにおける半導体ウェハの積層数は４の倍数となる。
積層半導体ウェハ１００を以上のようなユニット構造にすると、積層チップパッケージで必要とされるメモリの容量に応じたユニット数を簡易に割り出すことができる。また、ユニット積層基板の積層数を変えるだけで簡単に積層チップパッケージにおけるメモリの容量を変更することもできる。例えば、１ユニットが６４ＧＢになるようにしておけば、ユニットの積層数を変えるだけで簡単に１２８ＧＢ、２５６ＧＢのメモリを実現することができる。なお、８の倍数はすべて４の倍数であるため、４枚の半導体ウェハ１Ａ〜１Ｄを積層することによって、ユニット積層基板とすることが好ましい。
（積層半導体ウェハ１００の製造方法）
続いて以上のような構成を有する積層半導体ウェハ１００の製造方法について、前述した図１〜図４、図２０〜図２２に加えて、図１０〜図１９を参照して説明する。ここで、図１０は製造途中の積層半導体ウェハを示す図２と同様の平面図である。図１１は図１０の後続の積層半導体ウェハを示す図２と同様の平面図である。図１２は図１０の１２−１２線断面図である。図１３は図１１の１３−１３線断面図である。また、図１４は図１３の後続の積層半導体ウェハを示す図１２と同様の断面図である。さらに、図１５〜図１９はそれぞれ順次後続の積層半導体ウェハを示す図１２と同様の断面図である。
積層半導体ウェハ１００を製造するときは、まず、溝付き基板形成工程を実行する。溝付き基板形成工程では、ウェハプロセスを施すことによって、デバイス領域１０にメモリ部と複数の接続パッド３２が形成されているウェハ（処理前ウェハ）を準備する。そして、処理前ウェハについて、図１２に示すように、第１の表面１ａ上に保護絶縁層３１を形成する。
次に、スクライブライン３Ａ，３Ｂに沿って溝部２０，２１をそれぞれ複数本ずつ形成する。図１０では、溝部２０，２１が１本ずつ示されているが、溝部２０，２１は複数本ずつ形成する。なお、溝部２０，２１はダイシングソーによって形成することができるが、反応性イオンエッチング等のエッチングによって形成してもよい。溝部２０，２１をそれぞれ複数本ずつ形成することによって、複数のデバイス領域１０を備えた溝付き基板１１が形成される。溝付き基板形成工程では、溝付き基板１１を８枚形成する。
続いて、絶縁層形成工程を行う。この絶縁層形成工程では、溝付き基板１１の第１の表面１ａ全体に例えばエポキシ樹脂、ポリイミド樹脂等の絶縁性の樹脂を塗布する。すると、塗布した樹脂が溝付き基板１１の表面全体に行き渡り、しかも溝部２０，２１の中に入り込む。続いて、溝付き基板１１の表面を研磨して平坦化すると、図１１、図１３に示したように、溝部２０，２１の内側に溝部内絶縁層２２が形成される。塗布した樹脂のうちの溝部２０，２１の内側に入り込んだ部分が溝部内絶縁層２２となる。
次いで、図１３に示すように、保護絶縁層３１にコンタクトホール３１ａを形成して接続パッド３２を露出させる。
その後、電極形成工程を実行する。電極形成工程では、各溝付き基板１１について、各デバイス領域１０に複数個の配線電極１５または配線電極１６を形成する。この場合、各配線電極１５と配線電極１６は、溝部２１（介在溝部２１Ａ）を挟んで隣り合うデバイス領域１０Ａ，１０Ｂからそれぞれ溝部２１の内側に延出し、かつ互いに接することなく離反するようにして形成する。また、配線電極１５、配線電極１６はそれぞれ孔部２５，２６が形成された電極パッド１５ａ，１６ａを有する形状に形成する。また、電極パッド１５ａ，１６ａは溝部２１Ａの幅方向中間部分を挟んで互いに対峙させる。孔部２５，２６は電極パッド１５ａ，１６ａを貫通しているため、図１１に示すように、孔部２５，２６の内側に溝部内絶縁層２２の表面が露出している（孔部２５，２６の内側にドットが示されている）。なお、配線電極１５、１６は、例えば以下のような手順で形成することができる。
まず、溝部内絶縁層２２、保護絶縁層３１の上にめっき用の図示しないシード層を形成する。次に、そのシード層の上に溝部を備えたフレーム（図示せず）を形成する。フレームは例えばフォトリゾグラフィにより、フォトレジストをパターニングすることによって形成される。さらに、形成されているフレームの溝部内側であって、シード層の上に、配線電極１５、１６の一部となるめっき層を形成する。次に、フレームを除去し、さらにシード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。以上のようにすることによって、めっき層およびその下のシード層によって配線電極１５、１６を形成することができる。
電極形成工程を実行することによって配線電極１５、１６を形成した後、電磁遮蔽層形成工程を実行する。電磁遮蔽層形成工程では、８枚すべての溝付き基板１１について、電極絶縁層３９と電磁シールド層２３とを形成する。電極絶縁層３９は溝部２０，２１以外の領域の各デバイス領域１０上に例えば、次のようにして形成する。
まず、フォトレジストを用いて溝部２０，２１の表面をカバーする格子状のレジストパターンを形成する。次に、エポキシ樹脂、ポリイミド樹脂等の絶縁性の樹脂を溝付き基板１１の第１の表面１ａ全体に塗布し、その後、表面の平坦化を行い、電極絶縁層３９を形成する。その後、電極絶縁層３９上に電磁シールド層２３を形成する。電磁シールド層２３は、軟磁性材を用いて例えばスパッタリングで形成することができる。めっき法で形成してもよい。
その後、レジストパターンを除去すると、各デバイス領域１０上に電極絶縁層３９と、電磁シールド層２３とが形成される。こうすることによって、電磁シールド層２３が溝部２０，２１以外の領域に、各デバイス領域１０に応じた大きさで形成される。電磁遮蔽層形成工程を実行することによって、８枚の溝付き基板１１はすべて本発明における遮蔽層付き基板となるため、溝付き基板１１は８枚すべてが遮蔽層付き基板としての構成を有することとなる。なお、遮蔽層付き基板とは、電磁遮蔽層を有する溝付き基板を意味している。
続いて、積層工程を実行する。積層工程では、前述した手順によって製造した遮蔽層付き基板としての溝付き基板１１を複数枚（本実施の形態では、８枚）積層することによって後述する積層ウェハ９０を製造する。
まず、図１４に示すように、溝付き基板１１の第１の表面１ａに絶縁性の接着材を塗布して溝付き基板１１を台座３４に固定する。図１４では、このとき塗布した接着材からなる接着層３３が示されている。溝付き基板１１は後述する積層ウェハ９０の最も上側に積層されるため最上位基板となる。台座３４は溝付き基板１１をサポートするための部材であって、図１４ではガラス板を用いている。接着材を塗布したことによって、第１の表面１ａ側に接着層３３が形成されるが、これは孔部２５，２６の内側にも形成される。
続いて、溝付き基板１１の第２の表面１ｂを溝部２０，２１が出現するまで研摩して図１４に示すように溝付き基板１１の厚さを薄くする。すると、孔部２５，２６の真下に溝部内絶縁層２２だけが配置される格好になる。つまり、第２の表面１ｂを溝部２０，２１が出現するまで研摩したことによって、溝部２０，２１の下にあったシリコン基板３０がなくなり、溝部２１が貫通溝部となっている。そのため、孔部２５，２６の内側の積層方向に沿った延長線上に樹脂だけが配置されることになる。なお、以下の説明では、台座３４が固定されている溝付き基板１１を溝付き基板１１Ａとしている。
次に、図１５に示すように別の溝付き基板１１Ｂを溝付き基板１１Ａの第２の表面１ｂ側に接着材を用いて接着する。このとき、溝付き基板１１Ａと溝付き基板１１Ｂについて、双方の溝部２０，２１の位置、配線電極１５、１６の位置が揃うように位置合わせ行う。それから溝付き基板１１Ｂの第２の表面１ｂを溝部２０，２１が出現するまで研摩する。
さらに、図１６に示すように別の溝付き基板１１Ｃ，溝付き基板１１Ｄを用意する。そして、溝付き基板１１Ｃ，１１Ｄのそれぞれについて、積層体の第２の表面１ｂ側に接着してから研磨する工程（接着・研磨工程）を実行する。
図１７に示すように、引き続き別の３枚の溝付き基板１１（図１７〜図１９では図示を省略している）について接着・研磨工程を繰り返し実行する。そして、最後に溝付き基板１１Ｈについて接着・研磨工程を実行する。すると、接着・研磨工程が合計８枚の溝付き基板１１について実行されることとなる。
その後、溝付き基板１１Ａについて、台座３４および接着層３３を除去すると図１７に示すような積層ウェハ９０が製造される。積層ウェハ９０は溝付き基板１１Ａが最も上側に積層されて、その下位に７枚の溝付き基板１１が重なり、全部で８枚の溝付き基板１１が積層されている。最も下側には溝付き基板１１Ｈが積層されているので溝付き基板１１Ｈが最下位基板となる。
次いで、貫通孔形成工程を実行する。貫通孔形成工程では、前述した手順によって製造した積層ウェハ９０について、図１８に示すように貫通孔３５，３６を形成する。貫通孔３５，３６は、溝付き基板１１の積層されている方向（積層方向）に重なった複数（８枚）の溝付き基板１１すべての溝部２０，２１と、孔部２５，２６、溝部内絶縁層２２および接着層３３を貫通し、さらに、積層方向に重なった８つすべての配線電極１５、１６における電極パッド１５ａ、１６ａの内側面全体が出現するようにして形成する。
貫通孔３５，３６は例えばレーザ加工によって形成することができる。レーザ加工では、レーザ光をごく微小面積に集光した上で、各配線電極１５，１６の孔部２５，２６に照射する。すると、照射するレーザ光のエネルギーにより、孔部２５，２６に沿ってその延長線上の溝部内絶縁層２２および接着層３３が溶融等し、レーザ光が照射された領域から溝部内絶縁層２２等を積層方向に沿って貫く貫通孔３５，３６が形成される。貫通孔３５，３６を形成するためには、各孔部２５，２６にだけレーザ光を照射する必要があるが、レーザ加工は加工領域が非常に微細になるため貫通孔３５，３６を形成するのに好適である。この場合、レーザ加工では、ＣＯ２レーザ（炭酸ガスレーザ）やＴＨＧ（Third Harmonic Generation）レーザ）を用いることができる。特にＴＨＧレーザは、ポリイミド等の樹脂の加工に適しており、貫通孔３５，３６を微細に形成するのに適している。
また、レーザ加工のほか、例えば、酸素プラズマを用いたＲＩＥ（反応性イオンエッチング; Reactive Ion Etching）や、ＩＢＥ（イオンビームエッチング）を適用することによって貫通孔３５，３６を形成してもよい。
続いて、貫通電極形成工程を実行する。貫通電極形成工程では、前述した手順によって形成した各貫通孔３５，３６の内側に図１９に示すように貫通電極１７，１８を形成する。貫通電極１７，１８は、それぞれ貫通孔３５，３６に出現しているすべての配線電極１５，１６における電極パッド１５ａ、１６ａの内側面全体に接し、しかも貫通孔３５，３６を通って８枚の溝付き基板１１をすべて貫通する１本の棒状に形成する。
貫通電極１７，１８は例えば次のようにして形成することができる。図１９に示すように、積層ウェハ９０における溝付き基板１１Ｈについて、樹脂製の保持板３７を用いてシード層３８を第２の表面１ｂに形成する。シード層３８はＣｕ等の金属からなり、めっき層の形成に用いられる。
次に、シード層３８に通電し、電気めっきを行う。すると、シード層３８の表面からめっき膜が成長し、貫通孔３５，３６の内側がめっき膜で埋め尽くされる。こうして、貫通孔３５，３６の内側に貫通電極１７，１８が形成される。めっき膜が貫通孔３５，３６を埋め尽くすことによって貫通電極１７，１８が形成されるので貫通孔３５，３６に出現しているすべての配線電極１５，１６に貫通電極１７，１８が接するようになる。貫通電極１７，１８を形成することにより、積層方向に重なったデバイス領域１０が接続される。
その後、積層ウェハ９０における溝付き基板１１Ｈの第２の表面１ｂに電極パッド２７，２８を形成すると、積層半導体ウェハ１００が製造される。
（積層チップパッケージの構造）
以上のような構成を有する積層半導体ウェハ１００を用いることによって、積層チップパッケージ２００を製造することができる。積層チップパッケージ２００の構造について図５〜図８を参照して説明すると、次のとおりである。ここで、図５は積層チップパッケージ２００の表側からみた斜視図、図６は同じく裏側からみた斜視図である。図７は積層チップパッケージ２００の要部を示す一部省略した斜視図、図８は図５の８−８線断面図である。
積層チップパッケージ２００は前述した積層半導体ウェハ１００における積層チップ領域４０Ａ、４０Ｂから製造されている。積層チップパッケージ２００は８枚の半導体チップ２０１（２０１Ａ，２０１Ｂ，２０１Ｃ，２０１Ｄ，２０１Ｅ，２０１Ｆ，２０１Ｇ，２０１Ｈ）が積層された構造を有している。積層チップパッケージ２００は、最も上側に最上位チップとしての半導体チップ２０１Ａが積層されている。その下位に７枚の半導体チップ２０１Ｂ〜２０１Ｈが積層されている。最も下側に最下位チップとしての半導体チップ２０１Ｈが積層されている。各半導体チップ２０１Ａ〜２０１Ｈは接着層３３によって互いに接着されている。
また、積層チップパッケージ２００は積層チップ領域４０Ａ、４０Ｂから製造されているので、表側に複数の配線電極１５が形成されている。裏側には複数の電極パッド２７が形成されている。積層チップパッケージ２００は周囲を取り囲むように形成された絶縁性の樹脂からなる樹脂絶縁層としての溝部内絶縁層２２を有している。積層チップパッケージ２００の周方向全体が溝部内絶縁層２２で覆われている。
さらに、積層チップパッケージ２００は８枚の半導体チップ２０１すべてが電磁シールド層２３と電極絶縁層３９とを有している。電磁シールド層２３と電極絶縁層３９は特に図７に詳しく示すように、溝部内絶縁層２２以外の領域に形成されている。
そして、積層チップパッケージ２００は複数の貫通孔３５が形成され、各貫通孔３５に貫通電極１７が形成されている。図８に示すように、貫通孔３５はすべて溝部内絶縁層２２に形成されている。各貫通孔３５は、半導体チップ２０１Ａ〜２０１Ｈの積層電極群５５を構成する８つの配線電極１５と、溝部内絶縁層２２及び接着層３３を貫通している。貫通電極１７は、貫通孔３５を通る１本の棒状導体であり、積層電極群５５を構成する８つの配線電極１５の電極パッド１５ａに直に接している。
そして、積層チップパッケージ２００は、半導体ウェハ１のメモリ部を変更することにより、６４ＧＢ（ギガバイト）、１２８ＧＢ、２５６ＧＢといった種々の記憶容量を備えたメモリを実現することができる。なお、積層チップパッケージ２００は、半導体チップが８枚積層されているが、複数の半導体チップが積層されていればよく、半導体チップの積層数は８枚には限定されない。
以上の構成を有する積層チップパッケージ２００は、積層半導体ウェハ１００を用いて製造することができるから、短い時間により多く製造することができる。したがって、積層チップパッケージ２００は、その製造コストを低減することができる。
しかも、積層チップパッケージ２００は、積層半導体ウェハ１００を用いて製造されるので、電磁波の影響を十分に回避できる環境下で製造されている。さらに、８枚の半導体チップ２０１すべてが電磁シールド層２３を有しているから、積層チップパッケージ２００自体についても電磁波の遮蔽効果が高く、外部環境下に存在している電磁波の影響を極めて受け難い構造を有している。そのため、電磁波に起因したノイズが配線電極１５を通る信号に混入するおそれが極めて低くなっている。
また、積層チップパッケージ２００は、積層半導体ウェハ１００と同様に貫通電極１７を有しているから、半導体チップ２０１同士を接続するための導体同士の接触に起因した接触抵抗が発生しない構造を有している。さらに、貫通電極１７によって各半導体チップ２０１がすべて接続されている。貫通電極１７はつなぎ目のない１本の棒状導体であるから半導体チップ２０１ごとの配線によって各半導体ウェハ１００をつないでいる場合に比べて接触抵抗が少なくなっている。また、電極パッド１５ａの孔部２５に臨む内側面全体に貫通電極１７の周側面が接しているから、電極パッド１５ａと貫通電極１７との接触面積が広く確保され、電流の流れがスムーズになっている。
（積層チップパッケージの製造方法）
続いて、以上のような構成を備えた積層チップパッケージ２００は、前述した積層半導体ウェハ１００を用いて製造することができる。この場合、積層半導体ウェハ１００をダイシングソーを用いてスクライブライン３Ａ，３Ｂに沿って切断すると、積層チップ領域４０Ａ，４０Ｂ等の各積層チップ領域がブロック状に分割される。分割されたブロック状の各部分が積層チップパッケージ２００となる。
ここで、積層半導体ウェハ１００を切断するときは、図４に示したように、ブレードによるカットラインＣＬが隣接する配線電極１５、配線電極１６の間を通り、ブレードが配線電極１５、配線電極１６に接触しないようにする。こうすることにより、積層チップパッケージ２００を周方向全体が溝部内絶縁層２２によって覆われた構造にすることができる。
そして、隣接する配線電極１５、配線電極１６の間をブレードが通るようにするためには次のようにする。ここで、ブレードの幅をＷｂ、配線電極１５、配線電極１６の間隔をＷ１とした場合において、図２７（ａ）に示すようにＷ１≧Ｗｂとする。これは、ブレードの幅Ｗｂよりも広い間隔があくようにして配線電極１５、配線電極１６を形成することを意味している。配線電極１５、配線電極１６の電極パッド１５ａ，１６ａの大きさや配置を工夫してＷ１≧Ｗｂとなるようにする。
これに対し、Ｗ１＜Ｗｂにすると、図２７（ｂ）に示すように、積層半導体ウェハ１００を切断したときに、電極パッド１５ａ，１６ａの延出端部１５ｃｃ、１６ｃｃが一部切断されてしまう。すると、積層チップパッケージ２００の周囲に延出端部１５ｃｃ、１６ｃｃの断面が露出する形になる。この場合でも、ブレードが孔部２５，２６を通らないようにすることは可能であるから、貫通電極１７，１８と各配線電極１５，１６との接触状態を維持することは可能である（図２７（ａ）、（ｂ）、図２８（ａ）、（ｂ）では貫通電極１７，１８は図示を省略している）。
さらに、延出端部１５ｃｃ、１６ｃｃそれぞれの溝部２１を跨ぐ方向の幅をともにＷｄにした場合において、Ｗｂ＞Ｗ１＋２Ｗｄにしたとする。すると、図２８（ａ）に示すように、積層半導体ウェハ１００を切断したときにブレードが孔部２５，２６の内側を通るため、貫通電極１７，１８が切断されてしまう。そうすると、貫通電極１７，１８と、各配線電極１５，１６とが接触する部分の面積が減少してしまい、電流の流れが悪くなる恐れがある。
また、孔部２５，２６の溝部２１を跨ぐ方向の幅をともにＷｅにした場合において、Ｗｂ＞Ｗ１＋２Ｗｄ＋２Ｗｅにしたとする。すると、図２８（ｂ）に示すように、積層半導体ウェハ１００を切断したときにブレードが孔部２５，２６の全体と配線電極１５，１６の大部分とを通る形になる。すると、積層半導体ウェハ１００を溝部２０，２１に沿って切断したときに、貫通電極１７，１８が除去されてしまう。
したがって、積層半導体ウェハ１００において、配線電極１５、配線電極１６の電極パッド１５ａ，１６ａの大きさ、形状、配置等を工夫して下記関係式が満たされるようにすることが好ましい。こうすると、積層半導体ウェハ１００を切断したときに、孔部２５，２６の間をブレードが通り、孔部２５，２６にかからないようすることが可能となる。
関係式：Ｗｂ≦Ｗ１＋２Ｗｄ
そして、上記関係式を満たすようにすることで、少なくとも図２７（ｂ）に示したように、貫通電極１７，１８が切断される事態を回避することができる。こうすると、完成した積層チップパッケージ２００においても、積層半導体ウェハ１００と同様の状態で貫通電極１７，１８と、各配線電極１５，１６との接触状態を維持することができる。
（変形例）
続いて、変形例に係る積層半導体ウェハ１００Ａについて説明する。前述した積層半導体ウェハ１００では、８枚の半導体ウェハ１Ａ〜１Ｈすべてが電磁シールド層２３を有している。しかしながら、半導体ウェハ１Ｈについては、図３に示したように、裏面側において、電磁シールド層２３よりもデバイス領域１０の方が外側に配置されているため、電磁波の影響を受けるおそれがある。
そこで、積層半導体ウェハ１００のように、８枚の半導体ウェハ１Ａ〜１Ｈすべてにおいて、第１の表面１ａに電磁シールド層２３が形成されているときは、図３１に示す積層半導体ウェハ１００Ａとすることが好ましい。積層半導体ウェハ１００Ａは、積層半導体ウェハ１００と比較して、電磁シールド層１３３が追加されている点で相違している。電磁シールド層１３３は最下位基板としての半導体ウェハ１Ｈの第２の表面１ｂに形成され、本発明における追加電磁遮蔽層としての構成を有している。この積層半導体ウェハ１００Ａでは、電磁シールド層１３３がデバイス領域１０よりも外側に配置されている。そのため、裏面側から進入し得る電磁波を電磁シールド層１３３によって効果的に遮蔽でき、電磁波の遮蔽効果がより高められている。
第２の実施の形態
（積層半導体ウェハ１５１の構造）
続いて、図３２を参照して、本発明の第２の実施の形態に係る積層半導体ウェハ１５１について説明する。ここで、図３２は積層半導体ウェハ１５１の２つのデバイス領域１０の要部を示す平面図である。
積層半導体ウェハ１５１は、積層半導体ウェハ１００と比較して半導体ウェハ５１を用いて製造される点で相違している。積層半導体ウェハ１５１は、半導体ウェハ５１が複数積層されている。
半導体ウェハ５１は半導体ウェハ１と比較して、電磁シールド層２３および電極絶縁層３９の代わりに電磁シールド層１２３を有する点で相違している。電磁シールド層１２３は、電磁シールド層２３と比較して、第２の表面１ｂに形成されている点で相違している。また、電磁シールド層１２３は、複数のデバイス領域１０を外側から覆うのではなく、第２の表面１ｂの複数のデバイス領域１０それぞれに対応した対応位置に形成されている点でも相違している。
第１の実施の形態に係る積層半導体ウェハ１００では、第１の表面１ａ（表側）に電磁シールド層２３を備えた半導体ウェハ１が積層されていた。これに対し、第２の実施の形態に係る積層半導体ウェハ１５１では、第２の表面１ｂ（裏側）に電磁シールド層１２３を備えた半導体ウェハ５１が積層されている。
積層半導体ウェハ１００と、積層半導体ウェハ１５１は、それぞれの電磁シールド層２３の形成されている場所と、電磁シールド層１２３の形成されている場所とが相違している。しかしながら、全体として、電磁シールド層２３，１２３がそれぞれ均等な間隔で８枚形成されている点では共通している。そのため、双方における電磁波の遮蔽効果は同等である。また、半導体ウェハ１Ｈについては、デバイス領域１０が２枚の電磁シールド層２３の間に挟まれているから、遮蔽効果がより効果的なものとなっている。この点も、積層半導体ウェハ１００と同等である。
（積層半導体ウェハ１５１の製造方法）
次に、積層半導体ウェハ１５１の製造方法について説明すれば、次のとおりである。積層半導体ウェハ１００を製造する場合と同様の手順で溝付き基板形成工程、絶縁層形成工程、電極形成工程を実行する。すると、図３３に示すような溝付き基板１１１が製造される。この溝付き基板１１１は、溝付き基板１１と比較して、電極絶縁層３９と電磁シールド層２３を有していない点で相違している。
そして、電極形成工程を実行したあと、電磁遮蔽層形成工程を実行する。この場合、まず、溝付き基板１１１の第１の表面１ａに絶縁性の接着材を塗布して溝付き基板１１１を台座３４に固定する。続いて、溝付き基板１１の第２の表面１ｂを溝部２０，２１が出現するまで研摩して図３３に示すように溝付き基板１１１の厚さを薄くする。なお、以下の説明では、台座３４が固定されている溝付き基板１１１を溝付き基板１１１Ａとしている。
第２の表面１ｂを研磨した後、溝付き基板１１１Ａの第２の表面１ｂにおける溝部２０，２１以外の領域に電磁シールド層１２３を形成する。電磁シールド層１２３は、電磁シールド層２３と同様に軟磁性材を用いて例えばスパッタリングや、めっき法で形成する。電磁シールド層１２３を形成することによって、溝付き基板１１１Ａは遮蔽層付き基板となる。
続いて、積層工程を実行する。積層工程では、図３４に示すように別の溝付き基板１１１Ｂを溝付き基板１１１Ａの第２の表面１ｂ側に接着材を用いて接着する。このとき、溝付き基板１１１Ａと溝付き基板１１１Ｂについて、双方の溝部２０，２１の位置、配線電極１５、１６の位置が揃うように位置合わせ行う。それから溝付き基板１１１Ｂの第２の表面１ｂを溝部２０，２１が出現するまで研摩する。その後図３５に示すように、溝付き基板１１１Ｂの第２の表面１ｂに電磁シールド層１２３を形成する。すると、溝付き基板１１１Ｂも遮蔽層付き基板となる。
引き続き、別の溝付き基板１１１Ｃ〜１１１Ｈを用意して、そのそれぞれについて、積層体の第２の表面１ｂ側に接着してから研磨し、さらに電磁シールド層１２３を形成する工程を繰り返し実行する。その後、溝付き基板１１１Ａについて、台座３４および接着層３３を除去すると図３５に示すような積層ウェハ９１が製造される。その後、積層半導体ウェハ１００の場合と同様に、図３６に示すように、貫通孔形成工程を実行し、さらに貫通電極形成工程を実行すると、図３２に示したような積層半導体ウェハ１５１を製造することができる。
（変形例）
続いて、変形例に係る積層半導体ウェハ１５１Ａについて説明する。前述した積層半導体ウェハ１５１では、８枚の半導体ウェハ５１Ａ〜５１Ｈすべてが電磁シールド層１２３を有している。しかしながら、半導体ウェハ５１Ａについては、図３２に示したように、表面側において、電磁シールド層１２３よりもデバイス領域１０の方が外側に配置されているため、電磁波の影響を受けるおそれがある。
そこで、積層半導体ウェハ１５１のように、８枚の半導体ウェハ５１Ａ〜５１Ｈすべてにおいて、第２の表面１ｂに電磁シールド層１２３が形成されているときは、図３７に示す積層半導体ウェハ１５１Ａとすることが好ましい。積層半導体ウェハ１５１Ａは、積層半導体ウェハ１５１と比較して、電磁シールド層１３３が追加されている点で相違している。電磁シールド層１３３は最上位基板としての半導体ウェハ５１Ａの第１の表面１ａに形成され、本発明における追加電磁遮蔽層としての構成を有している。この積層半導体ウェハ１５１Ａでは、電磁シールド層１３３がデバイス領域１０よりも外側に配置されている。そのため、表面側から進入し得る電磁波を電磁シールド層１３３によって効果的に遮蔽でき、電磁波の遮蔽効果がより高められている。
その他の実施の形態
前述した積層半導体ウェハ１００，１５１では、各半導体ウェハ１Ａ〜１Ｈ、５１Ａ〜５１Ｈの第１の表面１ａまたは第２の表面１ｂのいずれかに電磁シールド層２３、電磁シールド層１２３が形成されていた。つまり、片面に遮蔽層が形成された片面遮蔽型の半導体ウェハが積層されていた。そのほか、図３８に示す半導体ウェハ１１２のように第１の表面１ａと第２の表面１ｂのそれぞれに電磁シールド層２３、電磁シールド層１２３が形成されていてもよい。半導体ウェハ１１２のような両面に遮蔽層が形成された両面遮蔽型の半導体ウェハを積層することによって、積層半導体ウェハとすることもできる。こうすることで、電磁波の遮蔽効果をより高めることができる。
そして、図３９に示す積層半導体ウェハ１６０は、最上位に配置されている最上位基板が半導体ウェハ１Ａで、最下位に配置されている最下位基板が半導体ウェハ５１Ｈであり、その間には遮蔽層無し基板８１が積層されている。積層半導体ウェハ１６０は、８枚の半導体ウェハのうち、２枚だけが遮蔽層付き基板であり、その間は遮蔽層無し基板８１となっている。積層半導体ウェハ１６０は、最も外側に遮蔽層付き基板としての半導体ウェハ１Ａ、５１Ｈが配置されている。
積層半導体ウェハ１６０を製造するときは、初めに半導体ウェハ１Ａを製造する。この半導体ウェハ１Ａが電磁シールド層２３を有している。そのため、半導体ウェハ１Ａの下にたとえ遮蔽層無し基板８１が積層されていても、製造途中における遮蔽効果が半導体ウェハ１Ａの電磁シールド層２３によって得られる。また、最後に積層される半導体ウェハ５１Ｈが電磁シールド層１２３を有しているから、積層半導体ウェハ１６０の上下両側に電磁シールド層２３、１２３が配置される。そのため、外側から進入し得る電磁波を遮蔽することができる。上下両側に電磁シールド層２３、電磁シールド層１２３が形成されているため遮蔽効果が高められている。積層半導体ウェハ１６０のように、最上位基板および最上位基板が遮蔽層付き基板となっていれば十分な遮蔽効果が得られると考えられる。
以上の各実施の形態にかかる積層半導体ウェハ１００では、電磁シールド層２３が各デバイス領域１０を個別に覆うように形成されている。電磁シールド層２３および電極絶縁層３９は溝部２０，２１には形成されていない。電磁シールド層２３および電極絶縁層３９は、溝部２０，２１を含む第１の表面１ａの全体に形成することもできる。しかし、この場合、図４１に示すように、電磁シールド層２３および電極絶縁層３９に、それぞれ電極パッド１５ａを露出させるための接続用ホール２３ｃ、３９ｃを形成する必要がある。すると、電極パッド１５ａにボンディングワイヤＢＷを接続した場合、そのボンディングワイヤＢＷと電磁シールド層２３との接触が起こりやすく好ましくない。この点を考慮し、本実施の形態では、電磁シールド層２３を溝部２０，２１以外の領域に形成している。
配線電極に関する実施の形態
続いて、図２３、図２４を参照して積層半導体ウェハ１１０について説明する。ここで、図２３は積層半導体ウェハ１１０の２つのデバイス領域１０の要部を示す平面図である。図２４は製造途中の半導体ウェハ２の要部を示す斜視図である。
積層半導体ウェハ１１０は、積層半導体ウェハ１００と比較して半導体ウェハ２を用いて製造される点で相違している。積層半導体ウェハ１１０は、半導体ウェハ２が複数積層されている。
半導体ウェハ２は半導体ウェハ１と比較して、配線電極１５，１６の代わりに配線電極７５，７６を有する点で相違している。配線電極７５，７６は配線電極１５，１６と比較して、電極パッド１５ａ，１６ａの代わりに電極パッド７５ａ，７６ａを有する点で相違している。
電極パッド７５ａ，７６ａは、電極パッド１５ａ，１６ａと比較して、それぞれ延出端部１５ｃｃ、１６ｃｃを有していない点で相違している。すなわち、電極パッド７５ａについて詳しく述べれば電極パッド７５ａは図２４に詳しく示すように、基部１５ａａと、２つの交差部１５ｂｂとを有し、これらによって孔部７７の周囲を取り囲む変形Ｕ字形状に形成されている。また、２つの交差部１５ｂｂが溝部２１の内側に向かって開くように配置されている。そして、基部１５ａａと、２つの交差部１５ｂｂとの内側に孔部７７が形成されている。
積層半導体ウェハ１１０は、積層半導体ウェハ１００の貫通孔３５，３６と同様の貫通孔８５，８６が複数形成され、各貫通孔８５，８６の内側にそれぞれ貫通電極１７，１８が１本ずつ形成されている。なお、図２４は製造途中の半導体ウェハ２を示しているので、貫通電極１７および貫通孔８５が示されていない。
以上のような積層半導体ウェハ１１０は、積層半導体ウェハ１００と同様に、互いに離反している配線電極７５，７６を有し、隣接するデバイス領域１０Ａ、１０Ｂが溝部内絶縁層２２によって電気的に絶縁されている。そのため、積層半導体ウェハ１１０は、積層半導体ウェハ１００と同様、個々の積層チップパッケージごとのパッケージ検査をウェハ構造のままで行え、個々の積層チップパッケージ全体を対象としたパッケージ検査の行いやすい構造を有している。したがって、積層半導体ウェハ１１０を用いても、積層チップパッケージの製造時間を短縮でき、積層チップパッケージの単位時間あたりに製造できる個数を増やすことができる。
また、各半導体ウェハ２が電磁シールド層２３を有するから、積層半導体ウェハ１００と同様に、電磁シールド層２３によって各貫通電極１７が電気的に接続される事態を回避しつつ、長期間にわたる電磁波の遮蔽効果が得られ、電磁波の影響を十分に回避できるようになっている。
また、積層半導体ウェハ１１０は、積層半導体ウェハ１００と同様の貫通電極１７、１８を有しているから、貫通電極の形成に要する時間を短縮できる。したがって、積層半導体ウェハ１１０でも、いっそうの製造時間の短縮によって単位時間あたりに製造できる個数を増やすことが可能である。さらに、積層半導体ウェハ１１０は、貫通孔３５，３６と同様の貫通孔８５，８６を有しているから、貫通孔８５，８６の形成に要する時間も短縮できる。そのため、積層半導体ウェハ１１０は、よりいっそう製造時間の短縮によって単位時間あたりに製造できる個数をよりいっそう増やせるようになっている。
一方、配線電極７５，７６は延出端部１５ｃｃ、１６ｃｃを有していないため配線電極１５，１６に比べると、貫通電極１７，１８との接触面積が縮小される。しかし、配線電極７５，７６の３つの内側面が貫通電極１７，１８に接触しているので、電極パッド７５ａ、７６ａと貫通電極１７，１８との接触が実用上十分なレベルで確保されている。
さらに、配線電極７５，７６の電極パッド７５ａ，７６ａ同士が互いに対峙しているから、積層半導体ウェハ１１０は、パッケージ検査の行いやすい構造となっている。
配線電極に関する実施の形態
続いて、図２５、図２６を参照して、積層半導体ウェハ１２０について説明する。ここで、図２５は積層半導体ウェハ１２０の２つのデバイス領域１０の要部を示す平面図である。図２６は製造途中の半導体ウェハ３の要部を示す斜視図である。
積層半導体ウェハ１２０は、積層半導体ウェハ１００と比較して半導体ウェハ３を用いて製造される点で相違している。積層半導体ウェハ１２０は、半導体ウェハ３が複数積層されている。
半導体ウェハ３は半導体ウェハ１と比較して、配線電極１５，１６がそれぞれ電極パッド１５ａ，１６ａを有してなく、ライン状端子部１５ｂ，１６ｂだけを有している点で相違している。
積層半導体ウェハ１２０は、積層半導体ウェハ１００の貫通孔３５，３６と同様の貫通孔７７Ａ，７８Ａが複数形成され、各貫通孔７７Ａ，７８Ａの内側に貫通電極１７，１８が１本ずつ形成されている。また、図２６は、製造途中の半導体ウェハ３を示しているので、貫通電極１７が示されていない。貫通孔７７Ａは後に形成されるので、図２６では点線で示されている。
各貫通孔７７Ａは、積層半導体ウェハ１００の貫通孔３５と比較して、ライン状端子部１５ｂの先端部１５ｃが出現するように形成されている点で相違している。この積層半導体ウェハ１２０の場合、ライン状端子部１５ｂの先端部１５ｃが溝部２１の内側に最も延出しているから、先端部１５ｃが最端部である。積層半導体ウェハ１２０では、先端部１５ｃがライン状端子部１６ｂの図示しない先端部と互いに対峙している。
以上のような積層半導体ウェハ１２０も、積層半導体ウェハ１００と同様に、互いに離反している配線電極１５，１６を有し、隣接するデバイス領域１０Ａ、１０Ｂが溝部内絶縁層２２によって電気的に絶縁されている。そのため、積層半導体ウェハ１２０も、積層半導体ウェハ１００と同様に、個々の積層チップパッケージごとのパッケージ検査をウェハ構造のままで行え、個々の積層チップパッケージ全体を対象としたパッケージ検査の行いやすい構造を有している。したがって、積層半導体ウェハ１２０を用いても、積層チップパッケージの製造時間を短縮でき、積層チップパッケージの単位時間あたりに製造できる個数を増やすことができる。
また、各半導体ウェハ３が電磁シールド層２３を有するから、積層半導体ウェハ１００と同様に、電磁シールド層２３によって各貫通電極１７が電気的に接続される事態を回避しつつ、長期間にわたる電磁波の遮蔽効果が得られ、電磁波の影響を十分に回避できるようになっている。
また、積層半導体ウェハ１２０は、積層半導体ウェハ１００と同様の貫通電極１７、１８を有しているから、貫通電極の形成に要する時間を短縮できる。したがって、積層半導体ウェハ１２０でも、いっそうの製造時間の短縮によって単位時間あたりに製造できる個数を増やすことが可能である。さらに、積層半導体ウェハ１２０は、貫通孔３５，３６と同様の貫通孔７７Ａ，７８Ａを有しているから、貫通孔７７Ａ，７８Ａの形成に要する時間も短縮できる。そのため、積層半導体ウェハ１２０は、よりいっそう製造時間の短縮によって単位時間あたりに製造できる個数をよりいっそう増やせるようになっている。
一方、積層半導体ウェハ１２０は、電極パッド１５ａ、１６ａを有していないため、積層半導体ウェハ１００に比べると、配線電極１５，１６と貫通電極１７，１８との接触面積が縮小される。しかし、配線電極１５および貫通電極１７については、先端部１５ｃが貫通電極１７に接触しているので、配線電極１５と貫通電極１７との接触が確保されている。配線電極１６および貫通電極１８とについても同様である。
図２９を参照して、積層半導体ウェハ１２１について説明する。ここで、図２９は、積層半導体ウェハ１２１を構成する半導体ウェハ４の２つのデバイス領域１０の要部を示す平面図である。
前述した各積層半導体ウェハでは、溝部を挟んで互いに同じ形状の配線電極（例えば、配線電極１５，１６）が形成されていたが、異なる形状の配線電極を形成することもできる。例えば、図２９に示すように、配線電極１６の代わりに配線電極７６を形成した半導体ウェハ４を用いて積層半導体ウェハ１２１とすることもできる。
一方、前述した各積層半導体ウェハでは、溝部を挟んで互いに同じ形状の配線電極（例えば、配線電極１５，１６）が互いに対峙するように形成されていた。図３０に示す半導体ウェハ５を積層した積層半導体ウェハ１２２としてもよい。半導体ウェハ５は、配線電極１５，１６を有するが、配線電極１５，１６の位置がずらされ、互いに対峙しないようにして形成されている。しかしながら、積層半導体ウェハ１２２でも、配線電極１５，１６が互いに離反し、デバイス領域１０Ａ、１０Ｂが絶縁されているため、個々の積層チップパッケージごとのパッケージ検査をウェハ構造のままで行える。
以上の各実施の形態では、半導体ウェハ１等に溝部２０，２１が形成されていたが、溝部２０が形成されてなく、溝部２１だけが形成されていてもよい。この積層半導体ウェハの場合、半導体ウェハ１において複数の溝部２１が一定間隔で複数本並び、溝部が互いに他の溝部と交差しないストライプ状に形成されている。また、溝部２１がスクライブライブ３Ｂの一つ置きに沿って形成されていてもよい。
以上の各実施の形態では、積層方向に重なった８つの共通配線電極によって積層電極群５５が構成されている。ウェハテストは積層する前の各半導体ウェハ１を対象として、電気的な特性をチップ予定部単位に測定することによって行われる。そのようなウェハテストを行い各チップ予定部を対象として良否判定を行った結果、半導体ウェハ１の中に不良なチップ予定部が含まれている場合がある。しかしながら、積層チップパッケージ２００は良品のチップ予定部だけを用いる必要がある。
そのため、半導体ウェハ１の中に不良のチップ予定部が含まれているときは、そのチップ予定部については配線電極を形成しないようにすることが好ましい。この場合、ウェハテストの際、不良のチップ予定部の位置情報を保存しておき、基板製造工程において、その位置情報に応じたデバイス領域については配線電極を形成しないようにする。こうすることによって、不良のチップ予定部が積層チップパッケージの中に物理的には含まれるものの、電気的な接続の対象から不良のチップ予定部を除外することができる。
また、不良のチップ予定部を含む積層チップパッケージを不良品として除外するようにしてもよい。この場合、不良のチップ予定部の位置情報とともに、不良のチップ予定部を含む半導体ウェハの識別情報を保存しておき、位置情報と識別情報とにしたがい、不良のチップ予定部を含む積層チップパッケージをパッケージ検査の段階で除外してもよい。
以上の説明は、本発明の実施の形態についての説明であって、この発明の装置及び方法を限定するものではなく、様々な変形例を容易に実施することができる。又、各実施形態における構成要素、機能、特徴あるいは方法ステップを適宜組み合わせて構成される装置又は方法も本発明に含まれるものである。
本発明を適用することにより、各貫通電極が遮蔽層によって電気的に接続される事態を回避しつつ、ウェハの段階から完成後に至るまでの長期間にわたり電磁波の遮蔽効果が得られるようにすることで遮蔽効果を高め、電磁波の影響を十分に回避できるようにすることができる。本発明は貫通電極を有する積層半導体基板および積層チップパッケージ並びにこれらの製造方法に利用することができる。
１，２，３，４，５…半導体ウェハ、３Ａ，３Ｂ…スクライブライン、１０，１０Ａ，１０Ｂ…デバイス領域、１１，１１Ａ…溝付き基板、１５，１６，７５，７６…配線電極、１５ａ，１６ａ，７５ａ，７６ａ…電極パッド，１５ｂ，１６ｂ…ライン状端子部、１７，１８…貫通電極、２０，２１，２１Ａ…溝部、２２…溝部内絶縁層、２３，１２３，１３３…電磁シールド層、２５，２６…孔部、３５，３６，７７Ａ，７８Ａ，８５，８６…貫通孔、４０Ａ，４０Ｂ…積層チップ領域、５５…積層電極群、９０…積層ウェハ、１００，１１０，１２０，１２１…積層半導体ウェハ、２００…積層チップパッケージ。

Claims (20)

  1. スクライブラインに沿った複数のスクライブ溝部が形成されている複数の半導体基板が積層されている積層半導体基板であって、
    前記複数の半導体基板は、それぞれ
    前記複数のスクライブ溝部のいずれか少なくとも１つに接し、かつ半導体装置が形成され、それぞれ絶縁されている複数のデバイス領域と、
    該複数のデバイス領域のうちの前記複数のスクライブ溝部のいずれか少なくとも１つの介在溝部を挟んで隣り合う第１のデバイス領域および第２のデバイス領域それぞれの前記半導体装置に接続され、かつ前記第１のデバイス領域および第２のデバイス領域からそれぞれ前記介在溝部の内側まで延出して、全体が前記介在溝部の内側に配置されている第１の電極パッドおよび第２の電極パッドに接続されている第１の配線電極および第２の配線電極とを有し、
    前記複数の半導体基板のうちの最も上側に積層されている最上位基板と、最も下側に積層されている最下位基板とが、強磁性体を用いて前記スクライブ溝部以外の領域に形成された電磁遮蔽層を有し、
    前記積層半導体基板は前記複数の半導体基板が積層されている積層方向に重なった前記複数の半導体基板を貫通する貫通孔が前記スクライブ溝部に形成され、
    該貫通孔を通って前記複数の半導体基板を貫通し、かつ前記貫通孔に出現している前記第１の電極パッドまたは第２の電極パッドに接し、さらに前記貫通孔を隙間なく埋め尽くす棒状に形成されている貫通電極を有し、
    前記第１の電極パッドおよび前記第２の電極パッドが前記介在溝部の内側に最も延出している部分としての第１の延出端部および第２の延出端部をそれぞれ有し、該第１、第２の延出端部の前記介在溝部に交差する方向の間隔が、前記積層半導体基板を前記スクライブラインに沿って切断するときに用いるダイシングソーのブレードの幅よりも大きい大きさに形成されている積層半導体基板。
  2. 前記複数の半導体基板は、それぞれ前記複数のデバイス領域の表側に前記第１の配線電極および第２の配線電極が形成され、
    前記最上位基板と前記最下位基板とが、前記スクライブ溝部以外の領域において前記第１の配線電極または前記第２の配線電極を被覆するように形成された電極絶縁層を更に有し、該電極絶縁層上に前記電磁遮蔽層が形成されている請求項１記載の積層半導体基板。
  3. 前記最上位基板と前記最下位基板とを含む前記複数の半導体基板のすべてが前記電磁遮蔽層を有し、
    前記最下位基板の前記半導体装置が形成されていない裏面側の表面にだけ形成され、該表面において前記貫通電極に接続された裏面側電極パッドを更に有する請求項１または２記載の積層半導体基板。
  4. 前記最上位基板と前記最下位基板とを含む前記複数の半導体基板のすべてが前記電磁遮蔽層を有し、
    前記複数の半導体基板のすべてにおいて、前記複数のデバイス領域のすべてが前記半導体基板の一方の表面である第１の表面に形成され、かつ、前記電磁遮蔽層が前記第１の表面において、前記複数のデバイス領域のすべてを外側から覆うように形成され、
    前記複数のスクライブ溝部が前記半導体基板の表面から裏面にまで達する貫通溝部として形成され、
    前記複数の半導体基板は、それぞれ前記スクライブ溝部の内側に形成されている溝部内絶縁層を更に有し、
    前記貫通孔は、前記第１または第２の電極パッドと、すべての前記半導体基板の前記積層方向に重なった前記溝部内絶縁層とを貫通する直線状に形成されている請求項１または２記載の積層半導体基板。
  5. 前記最上位基板と前記最下位基板とを含む前記複数の半導体基板のすべてが前記電磁遮蔽層を有し、
    前記複数の半導体基板のすべてにおいて、前記複数のデバイス領域のすべてが前記半導体基板の一方の表面である第１の表面に形成され、かつ、前記電磁遮蔽層が前記第１の表面の裏面側の第２の表面に形成されている請求項１または２記載の積層半導体基板。
  6. 前記電磁遮蔽層は、前記第１の表面の前記スクライブ溝部以外の領域に形成され、前記複数のデバイス領域それぞれに応じた大きさを有し、かつ複数のデバイス領域すべてを該デバイス領域ごとに覆い、それぞれが互いに離反している個別構造を有する請求項４記載の積層半導体基板。
  7. 前記電磁遮蔽層が前記複数のデバイス領域それぞれに応じた大きさを有し、かつ前記第２の表面の前記複数のデバイス領域それぞれに対応した対応位置に形成され、
    前記最上位基板における前記第１の表面に、強磁性体を用いて形成された追加電磁遮蔽層を更に有する請求項５記載の積層半導体基板。
  8. 前記最下位基板における前記第１の表面の裏面側の第２の表面に、強磁性体を用いて形成された追加電磁遮蔽層を更に有する請求項４または６記載の積層半導体基板。
  9. 前記電磁遮蔽層は、軟磁性材を用いて形成されている請求項１〜８のいずれか一項記載の積層半導体基板。
  10. 半導体装置が形成されている複数の半導体チップが積層されている積層チップパッケージであって、
    前記複数の半導体チップは、それぞれ
    周囲を取り囲むように形成された絶縁性の樹脂からなる樹脂絶縁層と、
    前記半導体装置に接続され、かつ前記樹脂絶縁層上に端部が配置されている配線電極とを有し、
    前記複数の半導体チップのうちの最も上側に積層されている最上位チップと、最も下側に積層されている最下位チップとが、強磁性体を用いて前記樹脂絶縁層以外の領域に形成された電磁遮蔽層を有し、
    前記複数の半導体チップが積層されている積層方向に重なった前記複数の半導体チップの前記樹脂絶縁層を貫通する貫通孔が形成され、
    該貫通孔を通って前記複数の半導体チップを貫通し、かつ前記貫通孔に出現している前記配線電極に接し、さらに前記貫通孔を隙間なく埋め尽くす棒状に形成されている貫通電極を更に有し、
    該貫通電極および前記配線電極が側面に露出しないように前記樹脂絶縁層が周方向の全体を覆う構造を有する積層チップパッケージ。
  11. 前記複数の半導体基板は、それぞれ前記半導体装置の表側に前記配線電極が形成され、
    前記最上位チップと前記最下位チップとが、前記樹脂絶縁層以外の領域において前記配線電極を被覆するように形成された電極絶縁層を更に有し、該電極絶縁層上に前記電磁遮蔽層が形成されている請求項１０記載の積層チップパッケージ。
  12. 前記最上位チップと前記最下位チップとを含む前記複数の半導体チップのすべてが前記電磁遮蔽層を有し、
    前記最下位チップの前記半導体装置が形成されていない裏面側の表面にだけ形成され、該表面において前記貫通電極に接続された裏面側電極パッドを更に有する請求項１０または１１記載の積層チップパッケージ。
  13. 前記最上位チップと前記最下位チップとを含む前記複数の半導体チップのすべてが前記電磁遮蔽層を有し、
    前記複数の半導体チップのすべてにおいて、前記半導体装置が前記半導体チップの一方の表面である第１の表面に形成され、かつ、前記電磁遮蔽層が前記第１の表面において、前記半導体装置を外側から覆うように形成されている請求項１０または１１記載の積層チップパッケージ。
  14. 前記最上位チップと前記最下位チップとを含む前記複数の半導体チップのすべてが前記電磁遮蔽層を有し、
    前記複数の半導体チップのすべてにおいて、前記半導体装置が前記半導体チップの一方の表面である第１の表面に形成され、かつ、前記電磁遮蔽層が前記第１の表面の裏面側の第２の表面に形成されている請求項１０または１１記載の積層チップパッケージ。
  15. 半導体装置が形成されている複数の処理前基板のすべてについて、前記半導体装置が形成されている第１の表面にスクライブラインに沿った複数のスクライブ溝部を形成することによって、前記複数のスクライブ溝部のいずれか少なくとも１つに接し、かつ半導体装置が形成されている複数のデバイス領域を備えた溝付き基板を複数形成する溝付き基板形成工程と、
    各前記溝付き基板における前記複数のデバイス領域のうちの前記複数のスクライブ溝部のいずれか少なくとも１つの介在溝部を挟んで隣り合う第１のデバイス領域および第２のデバイス領域それぞれの前記半導体装置に接続され、かつ前記第１のデバイス領域および第２のデバイス領域からそれぞれ前記介在溝部の内側まで延出して、全体が前記介在溝部の内側に配置されている第１の電極パッドおよび第２の電極パッドに接続されている第１の配線電極および第２の配線電極を形成する電極形成工程と、
    複数の前記溝付き基板のうちの少なくとも２つについて、前記第１の表面または該第１の表面の裏面側の第２の表面に、強磁性体を用いて前記スクライブ溝部以外の領域に電磁遮蔽層を形成する電磁遮蔽層形成工程と、
    前記溝付き基板形成工程で形成された複数の前記溝付き基板のうちの前記電磁遮蔽層を有する遮蔽層付き基板が最上位と最下位それぞれに配置されるように前記溝付き基板を複数積層して積層ウェハを製造する積層工程と、
    前記積層ウェハについて、複数の前記溝付き基板が積層されている積層方向に重なった複数の前記溝付き基板を貫通する貫通孔を前記スクライブ溝部に形成する貫通孔形成工程と、
    前記貫通孔を通って複数の前記溝付き基板を貫通し、かつ前記貫通孔に出現している前記第１の電極パッドまたは前記第２の電極パッドに接し、さらに前記貫通孔を隙間なく埋め尽くす棒状の貫通電極を形成する貫通電極形成工程とを有し、
    前記電極形成工程において、前記第１の電極パッドおよび第２の電極パッドの前記介在溝部の内側に最も延出している部分としての第１の延出端部および第２の延出端部の前記介在溝部に交差する方向の間隔を前記スクライブラインに沿って切断されるときに用いられるダイシングソーのブレードの幅よりも大きい大きさに形成する積層半導体基板の製造方法。
  16. 前記電極形成工程において、前記複数のデバイス領域の表側に前記第１の配線電極および第２の配線電極が形成され、
    前記遮蔽層付き基板の前記スクライブ溝部以外の領域において前記第１の配線電極または前記第２の配線電極を被覆するように電極絶縁層を形成する電極絶縁層形成工程を更に有し、
    該電極絶縁層上に前記電磁遮蔽層が形成されるように前記電磁遮蔽層形成工程を実行する請求項１５記載の積層半導体基板の製造方法。
  17. 前記電磁遮蔽層形成工程において、複数の前記溝付き基板のすべてについて前記電磁遮蔽層を形成することによって複数の前記溝付き基板のすべてを前記遮蔽層付き基板とし、
    前記積層工程において、前記遮蔽層付き基板だけを複数積層し、
    前記最下位に配置される前記遮蔽層付き基板の前記半導体装置が形成されていない裏面側の表面にだけ形成され、該表面において前記貫通電極に接続された裏面側電極パッドを形成する裏面側電極パッド形成工程を更に有する請求項１５または１６記載の積層半導体基板の製造方法。
  18. 前記電磁遮蔽層形成工程において、前記複数のデバイス領域それぞれに応じた大きさを有し、かつ複数のデバイス領域すべてを該デバイス領域ごとに覆い、それぞれが互いに離反している個別構造を有するように前記電磁遮蔽層を前記第１の表面に形成する請求項１５〜１７のいずれか一項記載の積層半導体基板の製造方法。
  19. 前記電磁遮蔽層形成工程において、前記溝付き基板の前記第２の表面に前記電磁遮蔽層を形成するときは、前記溝付き基板の前記第２の表面を前記スクライブ溝部が出現するまで研磨した後、前記第２の表面に前記電磁遮蔽層を形成することによって前記溝付き基板を前記遮蔽層付き基板とし、該遮蔽層付き基板の前記第２の表面に別の前記溝付き基板を積層することによって前記積層工程を実行する請求項１５〜１７のいずれか一項記載の積層半導体基板の製造方法。
  20. 請求項１５記載の製造方法によって製造された積層半導体基板をそれぞれの前記スクライブ溝部に沿って切断し、その切断面に絶縁性の樹脂からなる樹脂絶縁層を出現させて前記貫通電極、前記第１の配線電極および第２の配線電極が側面に露出しないように積層チップパッケージを製造する積層チップパッケージの製造方法。
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