JP5754845B2

JP5754845B2 - 表示装置用駆動回路及びドライバセル

Info

Publication number: JP5754845B2
Application number: JP2011078963A
Authority: JP
Inventors: 純子猪狩; 秀明長谷川
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2011-03-31
Filing date: 2011-03-31
Publication date: 2015-07-29
Anticipated expiration: 2031-03-31
Also published as: US9007292B2; JP2012215602A; CN102737573B; CN102737573A; US20120249608A1

Description

本発明は、表示パネルを駆動する表示装置用駆動回路及びドライバセルに関する。

表示装置用駆動回路はソースドライバと呼ばれており、一般に、図１に示すように集積回路（チップ）１０として形成されている（特許文献１及び２参照）。その駆動回路は図１に示すように、ロジック回路１１、レベルシフタ回路１２、デコーダ回路１３、オペアンプ回路１４、及び出力パッド１５をチップ基板１６上に備えている。これらの回路１１〜１４及び出力パッド１５は液晶パネル等の表示パネル（図示せず）の列の数（又は所定の列分）のチャンネル（ＣＨ）だけ形成される。ロジック回路１１は入力データ（画像データ）から対応チャンネルのディジタル値を取り出す。レベルシフタ回路１２はロジック回路１１の出力ディジタル値に応じた電圧信号を出力する。デコーダ回路１３はレベルシフタ回路１２から出力される複数ビット（例えば、８ビット）分の電圧信号をレベル変換して階調電圧を生成する。オペアンプ回路１４は例えば、電圧フォロワーからなり、デコーダ回路１３の高インピーダンスの出力信号を低インピーダンスに変換して階調電圧に等しいレベルの駆動信号を出力する。図１の駆動回路中のラダー１８はデコーダ回路１３で階調電圧を選択的に生成するために複数の階調電圧を得るために用いられる分圧抵抗器である。

チップ基板１６の形状は、図１に示すように、長方形であり、その２つの長手辺１６Ａ，１６Ｂ部分に、表示パネルとオペアンプ回路１４の出力とを接続するために出力パッド１５が形成されている。

回路１１〜１４はその順に長手辺１６Ａ側から長手辺１６Ｂに向けて配置されている。また、図１の破線部分Ｘを拡大して示した図２から分かるように、回路１１〜１４は通常、隣り合う２チャンネル分の駆動系を１つの駆動群として形成しており、１つの駆動群をＡとし、その隣の駆動群をＢとすると、駆動群Ａの２つの出力パッド１５は一方の長手辺１６Ａ部分に形成され、駆動群Ｂの２つの出力パッド１５は一方の長手辺１６Ｂ部分に形成されている。

チップ基板１６においては、オペアンプ回路１４から出力パッド１５までの間は金属配線パターン１７Ａ，１７Ｂが形成されている。長手辺１６Ａ部分に配置された出力パッド１５は長手辺１６Ｂ側に位置するオペアンプ回路１４とは逆であるので、駆動群Ａでは金属配線パターン１７Ａはオペアンプ１４から長手辺１６Ａ部分の出力パッド１５まで回路１１〜１４の周囲に沿って形成されている。駆動群Ｂでは金属配線パターン１７Ｂは金属配線パターン１７Ａより短い長さでオペアンプ回路１４から長手辺１６Ｂ部分に配置された出力パッド１５まで形成されている。

なお、図２において矢印は入力データによる回路１１〜１４の信号の流れを示している。

特開２００９−５９９５７号公報特開２００９−２５３３７４号公報

しかしながら、かかる従来の表示装置用駆動回路においては、オペアンプ回路から出力パッドまでの配線パターンが長くなってしまう部分（すなわち、金属配線パターン１７Ａ）があるので、その部分では出力配線抵抗が大きくなり、出力のスルーレート（slew rate）に悪影響を及ぼすという問題点がある。また、チャンネル毎に配線パターンの距離が異なるので、出力配線抵抗がチャンネル毎に異なり、チャンネル毎の出力特性のばらつきを生ずるという別の問題点がある。

そこで、本発明の目的は、かかる点を鑑みてなされたものであり、出力のスルーレートの改善を図りかつチャンネル毎の出力特性のばらつきを軽減することができる表示装置用駆動回路及びドライバセルを提供することである。

本発明の表示装置用駆動回路は、入力画像データに応じて表示パネルを駆動するために、前記入力画像データから対応チャンネルのディジタル値を取り出すロジック回路と、前記ロジック回路の出力ディジタル値に応じた電圧信号を出力するレベルシフタ回路と、前記レベルシフタ回路の電圧信号をレベル変換して階調電圧を生成するデコーダ回路と、前記デコーダ回路の高インピーダンスの出力信号を低インピーダンスの駆動信号に変換して出力するオペアンプ回路と、前記駆動信号を前記表示パネルに出力するための出力パッドと、を含む１チャンネル分の駆動系を複数のチャンネル分備える集積回路からなる表示装置用駆動回路であって、前記駆動系として、前記ロジック回路、前記レベルシフタ回路、前記デコーダ回路、前記オペアンプ回路、及び出力パッドがその順に所定の方向に向かって配置された第１駆動系と、前記ロジック回路、前記レベルシフタ回路、及び前記デコーダ回路がその順に前記所定の方向に向かって配置され、かつ前記オペアンプ回路及び前記出力パッドがその順に前記所定の方向とは逆方向に向かって自身の前記ロジック回路より前記逆方向側の位置から配置された第２駆動系と、が隣り合って基板上に配置され、前記複数のチャンネルの前記第１駆動系の前記出力パッドは前記基板の前記所定の方向側の辺に沿って配置され、前記複数のチャンネルの前記第２駆動系の前記出力パッドは前記基板の前記逆方向側の辺に沿って配置されていることを特徴としている。

本発明の表示装置用駆動回路によれば、第２駆動系のオペアンプ回路と出力パッドとを接続する出力配線パターンを回路サイドを経由して引き回す必要がなく、また、第１駆動系の出力パッドとオペアンプ回路との間の距離と、第２駆動系の出力パッドとオペアンプ回路との間の距離とをほぼ一致させることが容易になり、また、その間の出力配線パターンの距離を短くすることができる。よって、出力配線抵抗による出力のスルーレートの改善を図ることができる。また、表示パネルの全てのチャンネルに対して出力パッドとオペアンプ回路との間の距離がほぼ同一となるので、チャンネル間の出力特性のばらつきを軽減することができる。

本発明のドライバセルによれば、ロジック回路、レベルシフタ回路、及びデコーダ回路各々が形成される方形状領域の各幅と比較して、オペアンプ回路が形成される方形状領域の各幅が各同一辺方向において大きいので、出力のスルーレートの改善を図りかつチャンネル毎の出力特性のばらつきを軽減することができるように基板上においてレイアウトが可能となり、また回路のレイアウトにおいてスペースを有効活用できる。

従来の表示装置用駆動回路チップにおける回路配置を示す図である。図１の回路配置の破線で囲んだ部分Ｘを詳細に示す図である。本発明の実施例として表示装置用駆動回路チップにおける回路配置を示す図である。図３の回路配置の破線で囲んだ部分Ｙを詳細に示す図である。本発明の他の実施例として表示装置用駆動回路チップにおける回路配置を示す図である。本発明の他の実施例として表示装置用駆動回路チップにおける回路配置を示す図である。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

図３は本発明の実施例として表示装置用駆動回路を示している。この表示装置用駆動回路は図３に示すように、表示パネル（図示せず）のチャンネル毎にロジック回路２１、レベルシフタ回路２２、デコーダ回路２３、オペアンプ回路２４，及び出力パッド２５をチップ基板２６上に備えている。これらの回路２１〜２４は、図１に示した回路１１〜１４と動作上では同一である。また、図３の駆動回路中のラダー２８はデコーダ回路２３で階調電圧を選択的に生成するために複数の階調電圧を得るために用いられる分圧抵抗器である。

ロジック回路２１、レベルシフタ回路２２、デコーダ回路２３、及びオペアンプ回路２４はドライバセルとしてチップ基板２６上に構成され、各回路の形状は方形状（長方形又は正方形）である。

チップ基板２６の形状は、図３に示すように、長方形であり、その２つの長手辺２６Ａ（図３の上方辺），２６Ｂ（図３の下方辺）側に表示パネルとオペアンプ回路１４の出力とを接続するための出力パッド２５Ａ，２５Ｂがチャンネル数分形成されている。出力パッド２５Ａはチップ基板２６の長手辺２６Ａ部分に形成されたパッドであり、出力パッド２５Ｂはチップ基板２６の長手辺２６Ｂ部分に形成されたパッドである。

回路２１〜２４は図４に示すように、２チャンネル分の駆動系Ａ１，Ｂ１を１つの群としており、ここでは分かり易くするために駆動系Ａ１（第１駆動系）の回路２１〜２４を回路２１Ａ〜２４Ａとし、駆動系Ｂ１（第２駆動系）の回路２１〜２４を回路２１Ｂ〜２４Ｂとしている。チップ基板２６の長手方向のオペアンプ回路２４Ａ，２４Ｂの長さはその他の回路２１Ａ〜２３Ａ，２１Ｂ〜２３Ｂのほぼ２倍である。

各群の一方の駆動系Ａ１のオペアンプ回路２４Ａは長手辺２６Ａ側の出力パッド２５Ａ近傍に配置され、他方の駆動系Ｂ１のオペアンプ回路２４Ｂは長手辺２６Ｂ側の出力パッド２５Ｂ近傍に配置されている。駆動系Ａ１のロジック回路２１Ａ、レベルシフタ回路２２Ａ、及びデコーダ回路２３Ａはその順にオペアンプ回路２４Ｂと２４Ａとの間でオペアンプ回路２４Ｂからオペアンプ回路２４Ａに向けて（すなわち、長手辺２６Ｂから長手辺２６Ａに向かう所定の方向に）配置されている。同様に、駆動系Ｂ１のロジック回路２１Ｂ、レベルシフタ回路２２Ｂ、及びデコーダ回路２３Ｂはその順にオペアンプ回路２４Ｂと２４Ａとの間でオペアンプ回路２４Ｂからオペアンプ回路２４Ａに向けて配置されている。すなわち、駆動系Ｂ１ではオペアンプ回路２４Ｂ及び出力パッド２５Ｂがその順に所定の方向とは逆方向に向かってロジック回路２１Ｂより逆方向（長手辺２６Ｂ）側の位置から配置されている。

ロジック回路２１Ａ，２１Ｂはチップ基板２６の長手方向で同一直線上に配置され、レベルシフタ回路２２Ａ，２２Ｂもチップ基板２６の長手方向で同一直線上に配置され、更に、デコーダ回路２３Ａ，２３Ｂも同様に同一直線上に配置されている。

オペアンプ回路２４Ａと出力パッド２５Ａとの間のチップ基板２６には金属配線パターン２７Ａが形成され、同様に、オペアンプ回路２４Ｂと出力パッド２５Ｂとの間のチップ基板２６には金属配線パターン２７Ｂが形成されている。金属配線パターン２７Ａ，２７Ｂの長さはほぼ同じである。

入力データ（画像データ）はクロック信号に応じて例えば、各駆動系Ａ１のロジック回路２１Ａに順に読み取られ、それが終了してから各駆動系Ｂ１のロジック回路２１Ｂに順に読み取られることになる。

駆動系Ａ１の信号の流れは図４に符号ＳＡで示すように、ロジック回路２１Ａ、レベルシフタ回路２２Ａ、デコーダ回路２３Ａ、オペアンプ回路２４Ａ、そして出力パッド２５Ａの順であり、駆動系Ｂ１の信号の流れは図４に符号ＳＢで示すように、ロジック回路２１Ｂ、レベルシフタ回路２２Ｂ、デコーダ回路２３Ｂ、オペアンプ回路２４Ｂ、そして出力パッド２５Ｂの順である。すなわち、駆動系Ａ１の信号の流れはロジック回路２１Ａ、レベルシフタ回路２２Ａ、デコーダ回路２３Ａ、そしてオペアンプ回路２４Ａの一直線であるが、駆動系Ｂ１の信号の流れはロジック回路２１Ｂ、レベルシフタ回路２２Ｂ、そしてデコーダ回路２３Ｂに、デコーダ回路２３Ｂで折り返しされる。折り返しの信号、すなわちデコーダ回路２３Ｂの出力信号はレベルシフタ回路２２Ｂ及びロジック回路２１Ｂ内をそのまま通過してオペアンプ回路２４Ｂに供給される。

このように、かかる実施例によれば、オペアンプ回路２４Ｂと出力パッド２５Ｂとを接続する出力配線パターン２７Ｂを回路サイドを経由して引き回す必要がなく、また、長手辺２６Ａ部分に設けられた出力パッド２５Ａとオペアンプ回路２４Ａとの間の距離と、長手辺２６Ｂ部分に設けられた出力パッド２５Ｂとオペアンプ回路２４Ｂとの間の距離とをほぼ一致させることが容易になり、また、その間の出力配線パターンの距離を短くすることができる。よって、出力配線抵抗による出力のスルーレートの改善を図ることができる。また、表示パネルの全てのチャンネルに対して出力パッドとオペアンプ回路との間の距離がほぼ同一となるので、チャンネル間の出力特性のばらつきが軽減されるという効果がある。

更に、出力配線パターンの引き回しが必要なくなるので、チップサイズの縮小を図ることができる。

また、上記した実施例においては、ロジック回路２１、レベルシフタ回路２２、及びデコーダ回路２３各々が基板２６上に形成される長方形領域の同一辺方向（長手方向及び短手方向）の幅と比較して、オペアンプ回路２４が基板２６上に形成される長方形領域の幅が大きく、また、オペアンプ回路２４が形成される領域の幅は、ロジック回路２１、レベルシフタ回路２２、及びデコーダ回路２３各々が形成される領域の同一辺方向の幅の略２倍であるので、基板２６上における回路２１〜２４のレイアウトでスペースを有効活用できるという利点がある。

上記した実施例においては、１チャンネル毎に長手辺２６Ａ部分に設けられた出力パッド２５Ａの駆動系Ａ１と長手辺２６Ｂ部分に設けられた出力パッド２５Ｂと接続する駆動系Ｂ１とが隣り合い、また交互に配置されているが、複数のチャンネル毎に駆動系Ａ１と駆動系Ｂ１とが交互に配置されても良い。図５に示した例では、２チャンネル毎に長手辺２６Ａ部分に設けられた出力パッド２５Ａと接続する駆動系Ａ１と長手辺２６Ｂ部分に設けられた出力パッド２５Ｂ接続する駆動系Ｂ１とが交互に配置されている。また、図６に示した例では、３チャンネル毎に長手辺２６Ａ部分に設けられた出力パッド２５Ａと接続する駆動系Ａ１と長手辺２６Ｂ部分に設けられた出力パッド２５Ｂと接続する駆動系Ｂ１とが交互に配置されている。

また、本発明による図３〜図６に示した回路構成のいずれかと従来の図１及び図２に示した回路１１〜１４の構成とが同一のチップ基板上に組み合わされた構成にしても良い。

更に、上記した実施例においては集積回路として示したが、これに限定されることはなく、ロジック回路、レベルシフタ回路、デコーダ回路、及びオペアンプ回路を上記した実施例の構成でプリント基板上に形成しても良い。

なお、２つの駆動系Ａ１，Ｂ１内の各回路の名称は上記した実施例ではロジック回路、レベルシフタ回路、デコーダ回路、及びオペアンプ回路としているが、本発明はこの名称に限定されず、他の回路名称であっても同等の動作の回路を含むことは勿論である。

Ａ，Ｂ，Ａ１，Ｂ１駆動系
２１，２１Ａ，２１Ｂロジック回路
２２，２２Ａ，２２Ｂレベルシフタ回路
２３，２３Ａ，２３Ｂデコーダ回路
２４，２４Ａ，２４Ｂオペアンプ回路
２５，２５Ａ，２５Ｂ出力パッド
２６チップ基板
２６Ａ，２６Ｂ長手辺

Claims

入力画像データに応じて表示パネルを駆動するために、前記入力画像データから対応チャンネルのディジタル値を取り出すロジック回路と、前記ロジック回路の出力ディジタル値に応じた電圧信号を出力するレベルシフタ回路と、前記レベルシフタ回路の電圧信号をレベル変換して階調電圧を生成するデコーダ回路と、前記デコーダ回路の高インピーダンスの出力信号を低インピーダンスの駆動信号に変換して出力するオペアンプ回路と、前記駆動信号を前記表示パネルに出力するための出力パッドと、を含む１チャンネル分の駆動系を複数のチャンネル分備える表示装置用駆動回路であって、
前記駆動系として、前記ロジック回路、前記レベルシフタ回路、前記デコーダ回路、前記オペアンプ回路、及び出力パッドがその順に所定の方向に向かって配置された第１駆動系と、前記ロジック回路、前記レベルシフタ回路、及び前記デコーダ回路がその順に前記所定の方向に向かって配置され、かつ前記オペアンプ回路及び前記出力パッドがその順に前記所定の方向とは逆方向に向かって自身の前記ロジック回路より前記逆方向側の位置から配置された第２駆動系と、が隣り合って基板上に配置され、前記複数のチャンネルの前記第１駆動系の前記出力パッドは前記基板の前記所定の方向側の辺に沿って配置され、前記複数のチャンネルの前記第２駆動系の前記出力パッドは前記基板の前記逆方向側の辺に沿って配置されていることを特徴とする表示装置用駆動回路。
前記第２駆動系の前記デコーダ回路と前記オペアンプ回路との間は、前記第２駆動系の前記レベルシフタ回路及び前記ロジック回路の内部を順に介して配線されることを特徴とする請求項１記載の表示装置用駆動回路。
前記基板は長方形の形状であり、前記所定の方向は前記基板の一方の長手辺に向かった方向であり、前記逆方向は前記基板の他方の長手辺に向かった方向であり、前記第１駆動系の前記出力パッドは前記一方の長手辺部分に配置され、前記第２駆動系の前記出力パッドは前記他方の長手辺部分に配置されていることを特徴とする請求項１記載の表示装置用駆動回路。
前記第１駆動系と前記第２駆動系とが少なくとも１チャンネル毎に交互に前記基板上に配置されていることを特徴とする請求項１〜３のいずれか１記載の表示装置用駆動回路。
前記第１及び第２駆動系の前記ロジック回路、前記レベルシフタ回路、前記デコーダ回路、及び前記オペアンプ回路は集積回路として前記基板上に形成されていることを特徴とする請求項１〜４のいずれか１記載の表示装置用駆動回路。