JP2010067657A - 半導体集積回路装置とテスト端子配置方法 - Google Patents

Abstract

【課題】テスト端子がＩ／Ｏセルの１部を占有することをなくし、テスト端子に起因するチップサイズの増大を抑止し、コスト増大を抑止する半導体集積回路装置の提供。
【解決手段】チップの第１の辺に沿って配置される第１の論理回路セル（ＩＯセル）（２）の列と、前記第１の辺と直交する第２の辺に沿って配置される第２の論理回路セル（ＩＯセル）（２’）の列と、を有し、第１の辺と第２の辺とが交わるチップコーナー部において、第１のテスト論理回路セル（４Ａ）は、前記第１の論理回路セル（２）の列の端部のセルの辺に長辺を対向させて配置され、第２のテスト論理回路セル（４Ｂ）は、第２の論理回路セル（２’）の列の端部のセルの辺に長辺を対向させて配置され、第１のテスト論理回路セル（４Ａ）と第２のテスト論理回路セル（４Ｂ）は、それぞれの平面形状が、対向配置される前記斜辺の中間の仮想線（８）に関して互いに対称（鏡映対称）となるように配置される。
【選択図】図１

Description

本発明は、半導体集積回路装置に関し、特に、半導体集積回路装置におけるテスト端子の配置とその方法に関する。

マスタースライス方式の半導体装置として、例えば特許文献１には、図２に示すような構成が開示されている。半導体装置の周辺回路領域には、テスト端子１０を有する第１のセル４０と、信号端子２０、３０の一つに接続されて信号を入力及び／又は出力する第２のセル５０−１〜５０−２と、電源端子６１、６２の一つをそれぞれ有する第３のセル６０−１〜６０−２と、信号端子２０には接続されない第４のセル７０−１と、４隅の第５のセル８０−１とを有する。Ｎ個の第２のセルのうちのｎ（ｎ＜Ｎ）個のセルに配置された入力信号配線の電位を固定する電位固定回路２６（３６）が設けられ、テスト端子より、周辺回路領域に沿って設けられた制御信号配線４２は、電位固定回路２６（３６）の制御端子に接続され、その途中に複数のバッファ１００が接続される構成とすることで、信号入力線を電位固定する回路をオン／オフさせる制御信号の遅延、なまりを解消させるものである。

また、チップコーナー部のセルとして、例えば特許文献２（第２図）には、チップコーナー部の入出力回路のセルの形状を、１つの角が４５度の直角三角形とすることで、チップコーナー部の面積を有効活用し、入出力端子数を増やすことを可能とした構成が開示されている。

なお、後述されるテスト用の周回配線、及び、該周回配線に挿入されるリピータ（バッファ）等については、例えば特許文献３（図９）等の記載が参照される。

特開２０００−２６０８８０号公報（図１） 特開平０４−９３０４７号公報（第２図） 特開２００４−２６００９３号公報（図９）

以下に本発明による分析を与える。

マスタースライス方式の半導体装置にテスト端子を設ける場合、予め配置されたＩＯセルの１部を、テスト端子に置き換えて使用し、必要に応じてリピータ（バッファ）を追加する手法が用いられている。この手法によって、テスト端子を使用することで、所望のテストを行うことは可能であるが、テストのために、ＩＯセルの１部を占有することになる。

マスタースライス方式でチップ設計を行う場合、ユーザが使用する端子とテスト端子とを併せた個数分のＩＯセルを最初から配置しておく必要がある。このため、チップサイズが増大する。

ユーザ端子の１部をテスト端子が占有することがないようにすれば、必要なユーザ端子を確保することはできるものの、テスト端子がユーザ端子の１部を占有した場合と同じ数のユーザ端子数を確保しようとすると、チップサイズの増大は避けられない。また、高機能化のもと、半導体装置は著しく多ピン化の傾向にあり、単純にＩＯ数を増やすと、チップサイズがさらに大きくなり、結果として、コストの上昇に繋がる。

前記課題を解決するため、概略以下の構成とされる。

本発明の１つの側面によれば、チップの４隅のチップコーナー部の少なくとも１つに、斜辺に相対する辺が短辺と長辺とにそれぞれ直角に交わる台形形状の第１及び第２の論理回路セルを備え、第１及び第２の論理回路セルは、前記斜辺同士を対向して配置されている。

本発明においては、チップの第１の辺に沿って配置される第１の論理回路セル列と、前記第１の辺と直交する第２の辺に沿って配置される第２の論理回路セル列と、を有する。前記第１の辺と第２の辺とが交わるチップコーナー部において、前記第１の論理回路セルは、前記第１の論理回路セル列の端部のセルの辺に長辺を対向させて配置され、前記第２の論理回路セルは、前記第２の論理回路セル列の端部のセルの辺に長辺を対向させて配置され、前記第１の論理回路セルと前記第２の論理回路セルは、それぞれの平面形状が、対向配置される前記斜辺の中間の仮想線に関して互いに対称となるように配置される。

本発明において、前記第１の論理回路セルと前記第２の論理回路セルは、テスト端子に接続されるテスト用の論理回路セルである。

本発明においては、テスト用の論理回路セルをなす前記第１の論理回路セルと前記第２の論理回路セルの長辺の長さに対応する幅で、チップの周辺領域の金属配線層に、テスト用の複数の周回配線を備えている。前記テスト用の複数の周回配線は、前記チップコーナー部において、それぞれの直下に位置する、前記第１の論理回路セルと前記第２の論理回路セル領域内の接続箇所と、導電部材を介して接続される構成としてもよい。

本発明によれば、チップの４隅のチップコーナー部の少なくとも１つに、斜辺に相対する辺が短辺と長辺とにそれぞれ直角に交わる台形形状の第１及び第２のテスト論理回路セルを、前記斜辺同士を対向して配置し、
第１及び第２のテスト論理回路セルをテスト用のパッドにそれぞれ接続してなる、テスト端子配置方法が提供される。

本発明によれば、テスト端子がＩＯセルの１部を占有することをなくし、テスト端子に起因するチップサイズの増大を抑止し、コスト増大を抑止することができる。

上記した本発明についてさらに詳細に説明すべく添付図面を参照して実施形態を説明する。

本発明の１つの態様においては、チップの４隅のチップコーナー部の少なくとも１つに、斜辺に相対する辺が短辺と長辺とにそれぞれ直角に交わる、台形形状の第１及び第２のテスト論理回路セル（４Ａ、４Ｂ）が斜辺同士を対向して配置されている。

本発明の１つの態様においては、チップの第１の辺に沿って配置される第１の論理回路セル（２）の列と、前記第１の辺と直交する第２の辺に沿って配置される第２の論理回路セル（２’）の列と、を有する。第１の辺と第２の辺とが交わるチップコーナー部において、第１のテスト論理回路セル（４Ａ）は、第１の論理回路セル（２）の列の端部のセルの辺に長辺を対向させて配置される。第２のテスト論理回路セル（４Ｂ）は、第２の論理回路セル（２’）の列の端部のセルの辺に長辺を対向させて配置される。第１のテスト論理回路セル（４Ａ）と第２のテスト論理回路セル（４Ｂ）は、それぞれの平面形状が、対向配置される前記斜辺の中間の仮想線（８）に関して互いに対称（鏡映対称）となるように配置される。第１、第２のテスト論理回路セル（４Ａ、４Ｂ）は、入力セルと出力セルと入出力セルうちのいずれかである。

第１、第２のテスト論理回路セル（４Ａ、４Ｂ）は、テストパッド（５Ａ、５Ｂ）に接続されるテスト用の論理回路セルである。

第１のテスト論理回路セル（４Ａ）と第２のテスト論理回路セル（４Ｂ）の長辺の長さに対応する幅で、チップの周辺領域の金属配線層に、テスト用の複数の周回配線（７）を備えている。テスト用の周回配線（７）は、チップコーナー部において、直下に位置する第１のテスト論理回路セル（４Ａ）と第２のテスト論理回路セル（４Ｂ）内のコンタクトに接続される。本発明によれば、テスト端子がＩＯセルの１部を占有することをなくし、テスト端子に起因するチップサイズの増大を抑止する。以下実施例に即して説明する。

本発明の実施例について説明する。図１は、本発明の一実施例の半導体集積回路装置の構成を示す図である。図１には、半導体集積回路装置の４隅のコーナー部のうちの１つのコーナー部（右下）のレイアウトが示されている。

図１に示すように、本実施例においては、マスタースライスしたゲートアレイのコーナー部に、長辺（下底）が論理回路部２、２’の高さに対応した長さとされ、斜辺が互いに離間して対向配置される、台形状の構成とされるテスト論理回路４Ａ、４Ｂを備えている。論理回路部２、２’はＩＯセル（入力セルと出力セルと入出力セルうちのいずれか）である。論理回路部２、２’は論理回路セルともいう。

コーナー部のテスト端子エリア６Ａ（すなわち、テスト論理回路４Ａ＋ＥＳＤ（Ｅｌｅｃｔｒｉｃ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇe）素子部３Ａ）、及び、テスト端子エリア６Ｂ（テスト論理回路４Ｂ＋ＥＳＤ素子部３Ｂ）の配置の平面形状は、テスト論理回路４Ａ、４Ｂの対向する斜辺同士の中心線（仮想線）８に関して、対称とされる。すなわち、仮想線８を軸として、テスト論理回路４Ａ、４Ｂ、ＥＳＤ素子３Ａ、３Ｂは互いに鏡映対称の関係に配置される。

また、図１の例では、テスト論理回路４Ａ、４Ｂの各セルの平面形状は、斜辺に相対する辺が、長辺（下底）と短辺（上底）にともに直角で交わる、いわゆる、直角台形の形状とされる。

通常のＩＯ端子をコーナー部に配置すると、一部互いのエリアが干渉する。そこで、本実施例においては、該干渉する部分に関して、テスト端子エリア６Ａ、６Ｂの対向するテスト論理回路４Ａ、４Ｂの辺を斜めとしたエリア構成としている。

本実施例において、テスト端子エリア６Ａ、６Ｂは、それぞれ、ＥＳＤ素子部３Ａ、３Ｂと、テストに必要最小限のテスト論理回路４Ａ、４Ｂ（直角台形形状）を備え、テスト端子エリア６Ａ、６Ｂ自身も、直角台形の平面形状としている。すなわち、中心線（仮想線）８を斜辺とし、斜辺に相対する辺（パッド５Ａ、５Ｂに対向する辺）が上底と下底にともに直角で交わる平面形状とされる。

論理回路部２、２’は、ＥＳＤ素子部３、３’を介してパッド５、５’にそれぞれ接続される。同様に、テスト論理回路４Ａ、４Ｂは、ＥＳＤ素子部３Ａ、３Ｂを介してパッド５Ａ、５Ｂにそれぞれ接続される。なお、特に制限されないが、コーナー部のパッド５”、５'''は例えば電源又はグランド用のパッドとして用いられる。パッド５、５’、５”、５'''、５Ａ、５Ｂは、不図示のパッケージ基板等のパッドに接続され（ワイヤボンディング等）、デバイスの外部ピンに接続される。なお、各ＥＳＤ素子は同一構成とされ、ＥＳＤ保護用ダイオード（ツェナーダイオード）を用いた公知の回路構成とされる。

また、図１に示す例において、テスト端子として機能するコーナー部のテスト論理回路４Ａ、４Ｂのレイアウト面積は、ユーザ端子として機能するＩＯセル（論理回路部２、２’）よりも若干小さい。論理回路部２、２’では、ＩＯセルとして、予めレシーバ、トライステート型の出力バッファその他諸々の必要な論理回路等が設けられており、設計時、必要に応じて、入力セル、出力セル、入出力セルと選択されるのに対し、テスト論理回路４Ａ、４Ｂでは、テスト専用に予め論理を限定しておき、またＩＯセルのうちＩ（入力部）、又は、Ｏ（出力部）の一方を配置する構成としてもよい。

テスト周回配線７は、チップ周辺のＩＯセル（論理回路部２、２’の列、コーナー部のテスト論理回路４Ａ、４Ｂ）にまたがって配線されるグローバル配線であり、テスト論理回路４Ａ、４Ｂにおいて、テスト周回配線７の各線（最も内周、最も外周側の配線）はいずれも、基板上層の金属配線層（Ｍｅｔａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔ ｌａｙｅｒ）から導電部材（スルーホール等）を介して直下のテスト論理回路４Ａ、４Ｂの領域内にある接続領域（コンタクト領域あるいは配線パッド等）と接続される。

本実施例において、通常動作時は、論理回路部２、２’の列は、入力ピン（又は入出力ピン）に受けた信号を対応する内部回路に供給するか、対応する内部回路からの信号を出力ピン（又は入出力ピン）に出力する。特に制限されないが、テスト時には、不図示のテスタからテスト端子を介してテスト信号がテスト論理回路４Ａ、４Ｂに供給され、テスト周回配線７にテスト端子を介してテスト信号を伝送するようにしてもよい。また、テスト周回配線７からの信号を、テスト端子を介してテスタへ出力するようにしてもよい。テスト周回配線７としては、テスト用の制御信号、データ信号、クロック信号等任意の信号を用いてもよい。

また本実施例において、論理回路部２、２’に、テスト周回配線７を受け、出力するバッファ（リピータ）を備えた構成としてもよい。論理回路部２、２’の列と、コーナー部のテスト論理回路４Ａ、４Ｂとは、バウンダリスキャン回路を構成してもよい。

本実施例によれば、テスト周回配線７を、テスト端子エリア６Ａ、６Ｂ上を配線されるので、テスト周回配線７の外部への取り出しを容易化している。また、テスト論理回路４Ａ、４Ｂをコーナー部に置き、テスト信号をテスト周回配線７としてチップ周辺にまとめたことで、テストのために、ユーザ端子、ユーザ回路（内部回路）の配置（配線層レイアウトを含む）が制限されたり、設計自由度が制限される、ことを回避可能としている。すなわち、本実施例によれば、テスト端子をコーナー部のデッドスペースに配置することで、テスト端子により、ユーザが使用可能なＩＯセルに制限が課せられるという事態を解消している。

本実施例によれば、テスト端子をコーナー部のデットスペースに配置したため、テスト論理回路を４つのコーナー部に、最大８端子分追加をしても、ＩＯセル（論理回路部）を占有することはない。

本実施例の作用効果を説明する。

チップコーナー部のデットスペースにテスト端子エリアを備えたことにより、ＩＯセルを使用することなく有効に使うことができる。

マスタースライスのＡＳＩＣにおいて、テスト端子をコーナー部の互いに接する面を斜めの台形状のエリアに配置することで、デットスペースの有効活用を可能としている。

さらに、ユーザ用のＩＯセルを用いずにテスト端子を構成したことにより、ユーザの使用するＩＯセルの有効活用を可能とし、チップ・コーナー部においてテスト端子エリアに配置したことで、テスト項目が増えた場合でも、最大８箇所に（例えば４つのコーナー部に２つずつ）、テスト端子エリアを配置することで、テスト項目の追加に対して、ＩＯセルを使わずに対応可能である。

なお、上記の特許文献１、２、３の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の一実施例の構成を示す図である。 特許文献１の構成を示す図である。

符号の説明

１ 半導体集積回路装置
２、２’ 論理回路部
３、３’、３Ａ、３Ｂ ＥＳＤ素子部
４Ａ、４Ｂ テスト論理回路
５、５’、５”、５'''、５Ａ、５Ｂ パッド
６Ａ、６Ｂ テスト端子エリア
７ 周回配線
８ 仮想線

Claims (11)

1. チップの４隅のチップコーナー部の少なくとも１つに、
   斜辺に相対する辺が短辺と長辺にそれぞれ直角に交わる台形形状の第１及び第２の論理回路セルを、前記斜辺同士を対向させて備えている、ことを特徴とする半導体集積回路装置。
2. チップの第１の辺に沿って配置される第１の論理回路セル列と、
   前記第１の辺と直交する第２の辺に沿って配置される第２の論理回路セル列と、
   を有し、
   前記第１の辺と第２の辺とが交わるチップコーナー部において、
   前記第１の論理回路セルは、前記第１の論理回路セル列の端部のセルの辺に、前記長辺を対向させて配置され、
   前記第２の論理回路セルは、前記第２の論理回路セル列の端部のセルの辺に、前記長辺を対向させて配置され、
   前記第１の論理回路セルと前記第２の論理回路セルは、それぞれの平面形状が、対向配置される前記斜辺の中間の仮想線に関して、互いに対称となるように配置される、請求項１記載の半導体集積回路装置。
3. 前記第１の論理回路セルは、入力セルと出力セルと入出力セルうちのいずれかであり、
   前記第２の論理回路セルは、入力セルと出力セルと入出力セルうちのいずれかである、ことを特徴とする請求項１又は２記載の半導体集積回路装置。
4. 前記第１の論理回路セルと前記第２の論理回路セルは、それぞれ、テスト端子に接続されるテスト論理回路セルである、ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路装置。
5. テスト論理回路セルをなす前記第１の論理回路セルと前記第２の論理回路セルの長辺の長さに対応する幅で、チップの周辺領域の金属配線層に、テスト用の複数の周回配線を備えている、請求項４記載の半導体集積回路装置。
6. 前記テスト用の複数の周回配線は、前記チップコーナー部において、それぞれの直下に位置する、前記第１の論理回路セルと前記第２の論理回路セル領域内の接続箇所と、導電部材を介して接続される、ことを特徴とする請求項５記載の半導体集積回路装置。
7. チップの４隅のチップコーナー部の少なくとも１つに、
   斜辺に相対する辺が短辺と長辺とにそれぞれ直角に交わる台形形状の第１及び第２のテスト論理回路セルを、前記斜辺同士を対向して配置し、
   第１及び第２のテスト論理回路セルをテスト用のパッドにそれぞれ接続してなる、ことを特徴とするテスト端子配置方法。
8. チップの第１の辺と第２の辺とが交わるチップコーナー部において、
   前記第１のテスト論理回路セルを、前記第１の辺に沿って配置される第１の論理回路セル列の端部のセルの辺に、前記長辺を対向させて配置し、
   前記第２のテスト論理回路セルを、前記第２の辺に沿って配置される第２の論理回路セル列の端部のセルの辺に、前記長辺を対向させて配置し、
   前記第１のテスト論理回路セルと前記第２のテスト論理回路セルを、それぞれの平面形状が、対向配置される前記斜辺の中間の仮想線に関して互いに対称となるように配置する、ことを特徴とする請求項７記載のテスト端子配置方法。
9. 前記第１の論理回路セルは、入力セルと出力セルと入出力セルうちのいずれかであり、
   前記第２の論理回路セルは、入力セルと出力セルと入出力セルうちのいずれかである、ことを特徴とする請求項７又は８記載のテスト端子配置方法。
10. 前記第１のテスト論理回路セルと前記第２のテスト論理回路セルの長辺の長さに対応する幅で、チップの周辺領域の金属配線層に、テスト用の複数の周回配線を設ける、ことを特徴とする請求項７又は８記載のテスト端子配置方法。
11. 前記テスト用の複数の周回配線を、前記チップコーナー部において、それぞれの直下に位置する、前記第１の論理回路セルと前記第２の論理回路セル領域内の接続箇所に、導電部材を介して接続する、ことを特徴とする請求項１０記載のテスト端子配置方法。

Images