JP5148751B2 - 表示パネル駆動用の半導体集積回路、表示パネルの駆動モジュールおよび表示装置 - Google Patents
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Description
並列配置された複数の正極性階調配線を含む正極性階調配線群と、
互いに直列接続された複数の第1の分割抵抗を備えこれら第1の分割抵抗それぞれを前記正極性階調配線の間に設けて前記第1の分割抵抗の抵抗値に応じた正極性階調電位を前記正極性階調配線それぞれに発生させる正極性分割抵抗回路と、
前記正極性階調配線の間、又は延出方向に沿って並列配置された複数の正極性階調選択回路を備え、前記正極性階調選択回路それぞれは、前記正極性階調配線群から1つの前記正極性階調配線を選択したうえで選択した前記正極性階調配線から正極性階調電位を取り出すものである正極性階調選択回路群と、
前記正極性階調配線と平行に並列配置された複数の負極性階調配線を含む負極性階調配線群と、
互いに直列接続された複数の第2の分割抵抗を備えこれら第2の分割抵抗それぞれを前記負極性階調配線の間に設けて前記第2の分割抵抗の抵抗値に応じた負極性階調電位を前記負極性階調配線それぞれに発生させる負極性分割抵抗回路と、
前記負極性階調配線の配列方向に沿って並列配置された複数の負極性階調選択回路を備え、前記負極性階調選択回路それぞれは、前記負極性階調配線群から1つの前記負極性階調配線を選択したうえで選択した前記負極性階調配線から負極性階調電位を取り出すものである負極性階調選択回路群と、
を備える。
・正極性階調配線群は、第mの正極性配線群、第m+1の正極性配線群を含む第1〜第nの正極性配線群(nは2≦nを満たす正の整数、mは1≦m≦n−1を満たす正の整数)に区分されている、
・第mの正極性配線群を構成する正極性階調配線それぞれと第m+1の正極性配線群を構成する正極性階調配線それぞれとは互い違いに配置されている、
・正極性分割抵抗回路は、第1〜第nの正極性分割抵抗回路に区分されている、
・第1〜第nの正極性分割抵抗回路は、正極性階調配線の間、又は延出方向一端側に設けられて前記第mの正極性配線群に接続された第mの正極性分割抵抗回路と、正極性階調配線の間、又は延出方向他端側に設けられて前記第m+1の正極性配線群に接続された第m+1の正極性分割抵抗回路とを含む。
・負極性階調配線群は、第m'の負極性配線群、第m'+1の負極性配線群を含む第1〜第n'の負極性配線群(n'は2≦n'を満たす正の整数、m'は1≦m'≦n'−1を満たす正の整数)に区分されている、
・第m'の負極性配線群を構成する負極性階調配線それぞれと第m'+1の負極性配線群を構成する負極性階調配線それぞれとは互い違いに配置されている、
・負極性分割抵抗回路は、第1〜第n'の負極性分割抵抗回路に区分されている、
・第1〜第n'の負極性分割抵抗回路は、負極性階調配線の間、又は延出方向一端側に設けられて第m'の負極性配線群に接続された第m'の負極性分割抵抗回路と、負極性階調配線の間、又は延出方向他端側に設けられて第m'+1の負極性配線群に接続された第m'+1の負極性分割抵抗回路とを含む。
本発明の半導体集積回路と、前記半導体集積回路を実装するパッケージとを備え、
前記正極性分割抵抗回路と前記負極性分割抵抗回路とを、直列状態で前記パッケージに実装する。
請求項1の半導体集積回路と、前記半導体集積回路を実装する表示パネルとを備え、
前記正極性分割抵抗回路と前記負極性分割抵抗回路とを、直列状態で前記表示パネルに実装する。
前記第1〜第nの正極性分割抵抗回路それぞれの両端に第1の電極パッドを設け、
前記第1〜第nの負極性分割抵抗回路それぞれの両端に第2の電極パッドを設ける、
という態様がある。電極パッドの存在により、いずれの分割抵抗回路に対しても、半導体集積回路の外部より電極パッドを介して電圧を印加することが可能となる。
前記第1〜第nの正極性分割抵抗回路と前記第1の電極パッドとの間に生じる抵抗成分により生じる電圧降下を加味して前記第1〜第nの正極性分割抵抗回路を構成する前記第1の分割抵抗の抵抗値を設定し、
前記第1〜第n'の負極性分割抵抗回路と前記第2の電極パッドとの間に生じる抵抗成分により生じる電圧降下を加味して前記第1〜第n'の負極性分割抵抗回路を構成する前記第2の分割抵抗の抵抗値を設定する、
という態様がある。各分割抵抗回路の端部と電極パッドとの間の配線部分に無視できない抵抗成分が生じることがある。この抵抗成分が生じると、分割抵抗回路による所期の抵抗分割に誤差が入り込み、その結果として、例えばガンマ特性カーブにずれが生じてしまう。この態様では、分割抵抗回路の端部と電極パッドとの配線部分に形成される抵抗値を分割抵抗回路の端部に反映させることにより、各分割抵抗回路の抵抗値を調整する。これにより、抵抗分割を所期通りのものにし、ガンマ特性カーブのずれの抑制へとつなげることが可能となる。
以下に説明する実施の形態1、2(特許請求の範囲も同様)において、n、n'、m、m'、pは、正の整数を示し、さらに、第n、第n+1等の表記は、同等の要素が並列配置されてなる群における各要素の配置順を示している。また、第nと第n+1、第n−1と第n、等は、それらが接頭表記される要素どうしが上記配置順において隣接していることを示している。
本発明の実施の形態2を説明する前に、実施の形態2で解決する課題を図11を参照して説明する。図11は本発明の実施に形態2の比較例であって表示パネルの駆動モジュールまたは表示装置の要部の構成を示す概念図である。図11において、10は表示パネル駆動用の半導体集積回路であり、20は階調電位が入力されるパッケージである。外部接続端子Vrf(k)から電極パッドVGH(k)に階調電位が印加され、さらに階調電位は表示パネル駆動用の半導体集積回路10に供給されるようになっている(k=1,2,3)。通常は、外部接続端子と電極パッドの数は等しい。このような構成のために、階調配線間ショートの検査への対策をパッケージ20上で構築することは容易ではない。実施の形態2では、半導体集積回路側において、階調配線間ショートの検査対策で必要となる構成を設けている。
1A 第1の正極性配線群
1B 第2の正極性配線群
2 負極性階調配線群
2A 第1の負極性配線群
2B 第2の負極性配線群
3 正極性分割抵抗回路
4 負極性分割抵抗回路
5 正極性階調選択回路群
6 負極性階調選択回路群
10 表示パネル駆動用の半導体集積回路
20 パッケージ(または表示パネル)
30 階調配線間ショート(パーティクルによるショート)
BF(1)〜BF(2p) バッファ
GRH(1) 第1の正極性分割抵抗回路
GRH(2) 第2の正極性分割抵抗回路
GRL(1) 第1の負極性分割抵抗回路
GRL(2) 第2の負極性分割抵抗回路
KH(1)〜KH(64) 正極性階調配線
KL(1)〜KL(64) 負極性階調配線
OUT(1)〜OUT(2p) 液晶駆動出力
SH(1)〜SH(p) 正極性階調選択回路
SL(1)〜SL(p) 負極性階調選択回路
SHG 正極性階調選択回路群
SLG 負極性階調選択回路群
SR(1)〜SR(p) P−N分離領域
Vrf(1)〜Vrf(3) 外部接続端子
VGH(1)〜VGH(3) 正極性階調基準電位入力用の電極パッド
VGL(1)〜VGL(3) 負極性階調基準電位入力用の電極パッド
Claims (8)
- 並列配置された複数の正極性階調配線を含む正極性階調配線群と、
互いに直列接続された複数の第1の分割抵抗を備えこれら第1の分割抵抗それぞれを前記正極性階調配線の間に設けて前記第1の分割抵抗の抵抗値に応じた正極性階調電位を前記正極性階調配線それぞれに発生させる正極性分割抵抗回路と、
前記正極性階調配線の間、又は延出方向に沿って並列配置された複数の正極性階調選択回路を備え、前記正極性階調選択回路それぞれは、前記正極性階調配線群から1つの前記正極性階調配線を選択したうえで選択した前記正極性階調配線から正極性階調電位を取り出すものである正極性階調選択回路群と、
前記正極性階調配線と平行に並列配置された複数の負極性階調配線を含む負極性階調配線群と、
互いに直列接続された複数の第2の分割抵抗を備えこれら第2の分割抵抗それぞれを前記負極性階調配線の間に設けて前記第2の分割抵抗の抵抗値に応じた負極性階調電位を前記負極性階調配線それぞれに発生させる負極性分割抵抗回路と、
前記負極性階調配線の配列方向に沿って並列配置された複数の負極性階調選択回路を備え、前記負極性階調選択回路それぞれは、前記負極性階調配線群から1つの前記負極性階調配線を選択したうえで選択した前記負極性階調配線から負極性階調電位を取り出すものである負極性階調選択回路群と、
を備え、
前記正極性階調配線群は、第mの正極性配線群、第m+1の正極性配線群を含む第1〜第nの正極性配線群(nは2≦nを満たす正の整数、mは1≦m≦n−1を満たす正の整数)に区分されており、前記第mの正極性配線群を構成する正極性階調配線それぞれと前記第m+1の正極性配線群を構成する正極性階調配線それぞれとは互い違いに配置されており、
前記負極性階調配線群は、第m'の負極性配線群、第m'+1の負極性配線群を含む第1〜第n'の負極性配線群(n'は2≦n'を満たす正の整数、m'は1≦m'≦n'−1を満たす正の整数)に区分されており、前記第m'の負極性配線群を構成する負極性階調配線それぞれと前記第m'+1の負極性配線群を構成する負極性階調配線それぞれとは互い違いに配置されており、
前記正極性分割抵抗回路は、第1〜第nの正極性分割抵抗回路に区分されており、
前記第1〜第nの正極性分割抵抗回路は、
前記正極性階調配線の間、又は延出方向一端側に設けられて前記第mの正極性配線群に接続された第mの正極性分割抵抗回路と、
前記正極性階調配線の間、又は延出方向他端側に設けられて前記第m+1の正極性配線群に接続された第m+1の正極性分割抵抗回路と、
を含み、
前記負極性分割抵抗回路は、第1〜第n'の負極性分割抵抗回路に区分されており、
前記第1〜第n'の負極性分割抵抗回路は、
前記負極性階調配線の間、又は延出方向一端側に設けられて前記第m'の負極性配線群に接続された第m'の負極性分割抵抗回路と、
前記負極性階調配線の間、又は延出方向他端側に設けられて前記第m'+1の負極性配線群に接続された第m'+1の負極性分割抵抗回路と、
を含む、
表示パネル駆動用の半導体集積回路。 - 前記正極性階調配線群と前記負極性階調配線群とは、前記正極性階調配線の並列方向と直交する方向に沿って並列配置される、
請求項1の表示パネル駆動用の半導体集積回路。 - 前記nは2であり、前記mは1である、
請求項1の表示パネル駆動用の半導体集積回路。 - 前記nは3以上である、
請求項1の表示パネル駆動用の半導体集積回路。 - 前記第1〜第nの正極性分割抵抗回路それぞれの両端に第1の電極パッドを設け、
前記第1〜第n'の負極性分割抵抗回路それぞれの両端に第2の電極パッドを設ける、
請求項1の表示パネル駆動用の半導体集積回路。 - 前記第1〜第nの正極性分割抵抗回路と前記第1の電極パッドとの間に生じる抵抗成分により生じる電圧降下を加味して前記第1〜第nの正極性分割抵抗回路を構成する前記第1の分割抵抗の抵抗値を設定し、
前記第1〜第nの負極性分割抵抗回路と前記第2の電極パッドとの間に生じる抵抗成分により生じる電圧降下を加味して前記第1〜第n'の負極性分割抵抗回路を構成する前記第2の分割抵抗の抵抗値を設定する、
請求項5の表示パネル駆動用の半導体集積回路。 - 請求項1の半導体集積回路と、前記半導体集積回路を実装するパッケージとを備え、
前記正極性分割抵抗回路と前記負極性分割抵抗回路とを、直列状態で前記パッケージに実装する、
表示パネルの駆動モジュール。 - 請求項1の半導体集積回路と、前記半導体集積回路を実装する表示パネルとを備え、
前記正極性分割抵抗回路と前記負極性分割抵抗回路とを、直列状態で前記表示パネルに実装する、
表示装置。
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