JP5148751B2 - 表示パネル駆動用の半導体集積回路、表示パネルの駆動モジュールおよび表示装置 - Google Patents

Description

本発明は、液晶などの表示パネルを駆動するための半導体集積回路にかかわり、特には、ドット反転駆動方式のものを主たる対象とし、半導体製造時のプロセス不出来等に起因する階調配線間ショートの検査機能を確保しながら、チップ面積を縮小するための技術に関する。また、本発明は、同様の趣旨の表示パネルの駆動モジュールと表示装置に関する。

近年、ＯＡ（Office Automation）用途に用いられる表示パネルでは、狭額縁化が進んでいる。狭額縁化とは、表示パネル本体を保持する筐体において額縁状部位（パネル周囲に設けられる）の幅を小さくする（狭小化する）ことである。表示パネルでは、元来幅広の額縁状部位に設けられていた信号配線をチップ側に設けることで、狭額縁化を促進しているが、そのような構造では、表示パネル駆動用の半導体集積回路が複雑となって、検査解析が容易でなくなる。

以下に、従来の表示パネル駆動用の半導体集積回路について説明する。例示する表示パネル駆動用の半導体集積回路はドット反転駆動対応のものであって、階調基準電位入力が正極側３本、負極側３本で、液晶パネルの表示階調が６４階調、液晶駆動出力数が２ｐ（ｐは正の整数）のものである。

図６及び図７は第１の従来技術にかかわる表示パネル駆動用の半導体集積回路の回路図である。図６及び図７における回路要素を順に説明する。ＫＨ（１）〜ＫＨ（６４）は正極性６４階調の階調電位ＶＨ（１）〜ＶＨ（６４）を供給するための正極性階調配線であり、ＫＬ（１）〜ＫＬ（６４）は負極性６４階調の階調電位ＶＬ（１）〜ＶＬ（６４）を供給するための負極性階調配線であり、これらはそれぞれが個別にまとまって並列状態で配置されている。

ＧＲＨ（ａ）は正極性分割抵抗回路である。正極性分割抵抗回路ＧＲＨ（ａ）は直列接続された複数の抵抗を備え、これら抵抗それぞれは、６４本の正極性階調配線ＫＨ（１）〜ＫＨ（６４）において隣接する配線の間に設けられている。これにより正極性分割抵抗回路ＧＲＨ（ａ）は、正極性６４階調の階調電位ＶＨ（１）〜ＶＨ（６４）を発生するものとして構成される。

ＧＲＬ（ａ）は負極性分割抵抗回路である。負極性分割抵抗回路ＧＲＬ（ａ）は直列接続された複数の抵抗を備え、これら抵抗それぞれは、６４本の負極性階調配線ＫＬ（１）〜ＫＬ（６４）において隣接する配線の間に設けられている。これにより負極性分割抵抗回路ＧＲＬ（ａ）は、負極性６４階調の階調電位ＶＬ（１）〜ＶＬ（６４）を発生するものとして構成される。

ＳＨ（１）〜ＳＨ（ｐ）はｐ個の正極性階調選択回路である。正極性階調選択回路ＳＨ（１）〜ＳＨ（ｐ）は、正極性階調配線ＫＨ（１）〜ＫＨ（６４）の配線方向（横方向）Ｘに沿って並列配置される。正極性階調選択回路ＳＨ（１）〜ＳＨ（ｐ）それぞれは、正極性階調配線ＫＨ（１）〜ＫＨ（６４）による正極性６４階調の階調電位ＶＨ（１）〜ＶＨ（６４）の１つを個別に選択するものとして構成される。

ＳＬ（１）〜ＳＬ（ｐ）はｐ個の負極性階調選択回路である。負極性階調選択回路ＳＬ（１）〜ＳＬ（ｐ）は、負極性階調配線ＫＬ（１）〜ＫＬ（６４）の配線方向（横方向）Ｘに沿って並列配置される。負極性階調選択回路ＳＬ（１）〜ＳＬ（ｐ）は、負極性階調配線ＫＬ（１）〜ＫＬ（６４）による負極性６４階調の階調電位ＶＬ（１）〜ＶＬ（６４）の１つを個別に選択するものとして構成される。

横方向（階調配線配線方向）Ｘに並ぶｐ個の正極性階調選択回路ＳＨ（１）〜ＳＨ（ｐ）は１つのブロックとして集約されて、正極性階調選択回路群ＳＨＧを形成する。同様に、横方向（階調配線配線方向）Ｘに並ぶｐ個の負極性階調選択回路ＳＬ（１）〜ＳＬ（ｐ）は１つのブロックとして集約されて、負極性階調選択回路群ＳＬＧを形成する。そして、正極性階調選択回路群ＳＨＧと負極性階調選択回路群ＳＬＧとは、階調配線並列方向（階調配線配線方向に直交する方向：縦方向）Ｙにおいて互いに領域を異にして区画配置（隔設）される。

ＶＧＨ（１），ＶＧＨ（２），ＶＧＨ（３）は正極性階調基準電位を印加する電極パッドであり、ＶＧＨ（１）は６４本の正極性階調配線ＫＨ（１）〜ＫＨ（６４）のうち最上位の正極性階調配線ＫＨ（１）に直接に接続された電極パッドであり、ＶＧＨ（３）は最下位の正極性階調配線ＫＨ（６４）に直接に接続された電極パッドであり、ＶＧＨ（２）は真ん中の正極性階調配線ＫＨ（３２）に直接に接続された電極パッドである。

ＶＧＬ（１），ＶＧＬ（２），ＶＧＬ（３）は負極性階調基準電位を印加する電極パッドであり、ＶＧＬ（１）は６４本の負極性階調配線ＫＬ（１）〜ＫＬ（６４）のうち最上位の負極性階調配線ＫＬ（１）に直接に接続された電極パッドであり、ＶＧＬ（３）は最下位の負極性階調配線ＫＬ（６４）に直接に接続された電極パッドであり、ＶＧＬ（２）は真ん中の負極性階調配線ＫＬ（３２）に直接に接続された電極パッドである。

ＢＦ（１）〜ＢＦ（２ｐ）は出力選択と低インピーダンス変換を行うバッファである。１番目のバッファＢＦ（１）と２番目のバッファＢＦ（２）とは対になっている。１番目のバッファＢＦ（１）は、１番目の正極性階調選択回路ＳＨ（１）の出力と１番目の負極性階調選択回路ＳＬ（１）の出力とのうちの一方を任意に選択したうえで、選択した出力を低インピーダンス変換した後に液晶駆動出力ＯＵＴ（１）として出力するものである。２番目のバッファＢＦ（２）は、１番目の正極性階調選択回路ＳＨ（１）の出力と１番目の負極性階調選択回路ＳＬ（１）の出力とのうちの他方を選択したうえで、選択した出力を低インピーダンス変換した後に液晶駆動出力ＯＵＴ（２）として出力するものである。

また、３番目のバッファＢＦ（３）と４番目のバッファＢＦ（４）とは対になっている。３番目のバッファＢＦ（３）は、２番目の正極性階調選択回路ＳＨ（２）の出力と２番目の負極性階調選択回路ＳＬ（２）の出力とのうちの一方を任意に選択したうえで、選択した出力を低インピーダンス変換した後に液晶駆動出力ＯＵＴ（３）として出力するものである。４番目のバッファＢＦ（４）は、２番目の正極性階調選択回路ＳＨ（２）の出力と２番目の負極性階調選択回路ＳＬ（２）の出力とのうちの他方を選択したうえで、選択した出力を低インピーダンス変換した後に液晶駆動出力ＯＵＴ（４）として出力するものである。

同様に、（２ｐ−１）番目のバッファＢＦ（２ｐ−１）と２ｐ番目のバッファＢＦ（２ｐ）とは対になっている。（２ｐ−１）番目のバッファＢＦ（２ｐ−１）は、ｐ番目の正極性階調選択回路ＳＨ（ｐ）の出力とｐ番目の負極性階調選択回路ＳＬ（ｐ）の出力とのうちの一方を任意に選択したううえで、選択した出力を低インピーダンス変換した後に液晶駆動出力ＯＵＴ（２ｐ−１）として出力するものである。２ｐ番目のバッファＢＦ（２ｐ）は、ｐ番目の正極性階調選択回路ＳＨ（ｐ）の出力とｐ番目の負極性階調選択回路ＳＬ（ｐ）の出力とのうちの他方を選択したうえで、選択した出力を低インピーダンス変換した後に液晶駆動出力ＯＵＴ（２ｐ）として出力するものである。

上述した構成では、任意のバッファＢＦ（２ｉ）に対しては、正極性階調選択回路ＳＨ（ｉ）からの出力と負極性階調選択回路ＳＬ（ｉ）からの出力とをそれぞれ入力させる構成となっている。ここでｉは、任意の正の整数（ｉ＝１，２…ｐ）を示す。正極性階調選択回路ＳＨ（ｉ）はバッファＢＦ（２ｉ）に近接して配設されているが、負極性階調選択回路ＳＬ（ｉ）はバッファＢＦ（２ｉ）と近接して配置されていない。そのため、余分な配線の引き回しを少なくするためには、負極性階調選択回路群ＳＬＧを、出来る限り正極性階調選択回路群ＳＨＧの近くに配置させることが望ましい。正極性・負極性が逆の構成でも同様である。

第１の従来技術では、正極性分割抵抗回路ＧＲＨ（ａ）は正極性階調選択回路群ＳＨＧの図中右側に集約的に配置され、負極性分割抵抗回路ＧＲＬ（ａ）は負極性階調選択回路群ＳＬＧの図中左側に集約的に配置されている。図６では６４本の正極性階調配線ＫＨ（１）〜ＫＨ（６４）は、その図中上側に配置された正極性分割抵抗回路ＧＲＨ（ａ）から分岐されたうえで、図中左右方向に向けて延出されている。一方、６４本の負極性階調配線ＫＬ（１）〜ＫＬ（６４）は、その図中下側に配置された負極性分割抵抗回路ＧＲＬ（ａ）から分岐されたうえで、図中左右方向に向けて延出されている。図７では６４本の正極性階調配線ＫＨ（１）〜ＫＨ（６４）は、その図中右側に配置された正極性分割抵抗回路ＧＲＨ（ａ）から分岐されたうえで、図中左方向に向けて延出されている。一方、６４本の負極性階調配線ＫＬ（１）〜ＫＬ（６４）は、その図中左側に配置された負極性分割抵抗回路ＧＲＬ（ａ）から分岐されたうえで、図中右方向に向けて延出されている。

ここで、階調配線間ショートリークについて考察する。階調配線ＫＨ（１）〜ＫＬ（６４）は、並列された状態で階調選択回路ＳＨ（１）と階調選択回路ＳＬ（ｐ）との間の比較的長い区間を配列されているため、非常に長い配線となることが多い。そのため、半導体集積回路の製造時のプロセス不出来等によって階調配線間ショートが発生することがある。

図８,図９は、図６又は図７の構成において階調配線間ショートが発生した状態での回路状況を示す。図において、３０は階調配線間ショートを示す。階調配線間ショートの検査に際して、図８に示すように１端子に電位を与えたとしても電流の流れが生じない。そのため、この状態で階調配線間ショートが生じたとしても、リーク電流が検出されることはない。また、図９に示すように、２端子に電位を与えると常に電流が流れるために、その電流が階調配線間ショートによるものなのか否かを識別しにくい。以上のことから、リーク電流の検査が単純なものであれば、階調配線間ショート不良を見極めることが極めてむずかしく、このことが検査工数の増大に繋がる。したがって、図６及び図７に示す第１の従来技術の構成は、階調配線間ショートの検査用には不向きである。

このような半導体製造時のプロセス不出来等によって発生した階調配線間ショートを容易に検査するために改善されたのが図１０の回路である。これを第２の従来技術という。以下に詳細に説明する。第２の従来技術は、第１の従来技術における６４本の正極性階調配線ＫＨ（１）〜ＫＨ（６４）と正極性分割抵抗回路ＧＲＨ（ａ）の配置領域とはそれぞれ図中下方に引き延ばしている。一方、６４本の負極性階調配線ＫＬ（１）〜ＫＬ（６４）と負極性分割抵抗回路ＧＲＬ（ａ）の配置領域とは図中上方に引き延ばしている。これにより、図中右側から中央に向けて延出される正極性階調配線ＫＨ（ｊ）と、図中左側から中央に向けて延出される負極性階調配線ＫＬ（ｊ）とを互い違いに入り込ませた状態に配置している（ｊ＝１，２…６４）。すなわち、ＫＨ（１），ＫＬ（１），ＫＨ（２），ＫＬ（２），ＫＨ（３），ＫＬ（３）………ＫＨ（３２），ＫＬ（３２）………ＫＨ（６４），ＫＬ（６４）のように、正極性階調配線ＫＨ（ｊ）と負極性階調配線ＫＬ（ｊ）とが交互の順番に配置されている。

また、第２の従来技術は、第１の従来技術におけるｐ個の正極性階調選択回路ＳＨ（１）〜ＳＨ（ｐ）の配置領域を幅狭にしたうえで下方に引き延ばしている。一方、ｐ個の負極性階調選択回路ＳＬ（１）〜ＳＬ（ｐ）の配置領域を幅狭にしたうえで上方に引き延ばしている。隣接する２つの正極性階調選択回路と隣接する２つの負極性階調選択回路とを交互に配置してある（ただし、両端では１つ）。すなわち、ＳＨ（１），〈ＳＬ（１），ＳＬ（２）〉，〈ＳＨ（２），ＳＨ（３）〉，〈ＳＬ（３），ＳＬ（４）〉，〈ＳＨ（４），ＳＨ（５）〉………〈ＳＬ（ｐ−１），ＳＬ（ｐ）〉，ＳＨ（ｐ）のようになっている。

第２の従来技術は、階調配線の並列方向Ｙで隣接する階調配線について、一方を右側の正極性分割抵抗回路ＧＲＨ（ａ）から延びてくる正極性階調配線ＫＨ（ｊ）とし、他方を左側の負極性分割抵抗回路ＧＲＬ（ａ）から延びてくる負極性階調配線ＫＬ（ｊ）としてあるところに特徴がある（ｊ＝１，２…６４）。すなわち、正極性と負極性とが交互となっている。

次に、第２の従来技術における正極性階調配線ＫＨ（１）〜ＫＨ（６４）と負極性階調配線ＫＬ（１）〜ＫＬ（６４）との間のリーク電流の測定方法について説明する。正極性階調基準電位が入力される電極パッドＶＧＨ（１）〜ＶＧＨ（３）のいずれか１つに正極性電位を印加し、負極性階調基準電位入力が入力される電極パッドＶＧＬ（１）〜ＶＧＬ（３）のいずれか１つに負極性電位を印加する。これにより、右側からの正極性階調配線ＫＨ（ｊ）と左側からの負極性階調配線ＫＬ（ｊ）またはＫＬ（ｊ−１）の隣接するものどうし間に階調配線間ショートが発生していれば、正極性階調基準電位が入力される電極パッドＶＧＨ（ｘ）と負極性階調基準電位入力が入力される電極パッドＶＧＬ（ｙ）との間にリーク電流が流れることになり、階調配線間ショートを検出することができる（ｘ＝１，２，３、ｙ＝１，２，３）。

このようにしてリーク電流を測定することで、半導体製造時のプロセス不出来等による階調配線間ショートが発生したことを容易に検査することができる。隣り合う階調配線どうし間にショートがない正常状態であれば、これら配線は互いに電気的に絶縁状態であってその間に電流は流れない。したがって、電流が流れないのが正常であり、電流が流れるのが異常である、との認識に基づいてリーク電流の判定（＝階調配線間ショートの検査）を行う。

特開２００４−６１８０５号公報

しかしながら、第２の従来技術にあっては、正極性階調配線ＫＨ（ｊ）と負極性階調配線ＫＬ（ｊ）とが交互となっているために、ｐ個の正極性階調選択回路ＳＨ（１）〜ＳＨ（ｐ）、ｐ個の負極性階調選択回路ＳＬ（１）〜ＳＬ（ｐ）のいずれもが、正極性階調配線ＫＨ（１）〜ＫＨ（６４）と負極性階調配線ＫＬ（１）〜ＫＬ（６４）の混在領域の全体にわたって大きく広がって配置される構成となっている。つまり、正極性階調選択回路ＳＨ（１）〜ＳＨ（ｐ）,負極性階調選択回路ＳＬ（１）〜ＳＬ（ｐ）は、階調配線の並列方向Ｙに沿って長範囲を占有している。しかも、正極性階調選択回路ＳＨ（ｉ）と負極性階調選択回路ＳＬ（ｉ）とが横方向（階調配線配線方向）Ｘで混在し、両階調選択回路ＳＨ（ｉ），ＳＬ（ｉ）の繰り返しのパターンとなっているために、正極性階調選択回路ＳＨ（ｉ）の個数と、負極性階調選択回路ＳＬ（ｉ）の個数とをそれぞれｐ（正の整数）とすると、混在配置のために、正極側と負極側で合わせて（ｐ×２）個分の階調選択回路が１列に並ぶことになる。このことは階調選択回路の配置領域の大面積化を招く要因となる。

また、正極性階調選択回路ＳＨ（ｉ）と負極性階調選択回路ＳＬ（ｉ）とが同一列上で混在している第２の従来技術では、正極性/負極性階調選択回路を半導体の拡散工程で形成するためには、正極性階調選択回路ＳＨ（ｉ）と負極性階調選択回路ＳＬ（ｉ）との境界領域に異極間の分離領域を形成する必要がある。つまり、Ｐ−Ｎ分離領域ＳＲ（１），ＳＲ（２）…ＳＲ（ｐ）を確保しなければならない。このことはチップ面積を増大させる要因となる。

線間/線幅を規定する設計規則における回路面積の決定要因には、配線領域に起因する要因（以下、配線要因という）と拡散領域に起因する要因（以下、拡散領域要因という）とがあり、これらの要因のうちで回路面積に与える影響がより大きいものが回路全体の面積を決定する要因となる。

旧来のプロセス技術では、トランジスタなどの拡散領域の面積を大きく取らざるを得ないために拡散領域要因が配線要因より重きをなしており、チップ面積は拡散領域要因によってほぼ決定される。そのため、配線要因を考慮する必要（設計において配線領域を削減する必要）があまりなかった。ところが、近年のプロセス技術の向上により拡散領域が縮小されており、それに伴い配線要因に配慮した設計（配線領域の削減を意図した設計）を行うことが、回路面積削減を図るうえで重要となっている。

しかしながら、階調選択回路の配置領域の大面積化を来たす第２の従来技術では、回路設計において配線要因に配慮することは容易ではない。さらには、多数あるＰ−Ｎ分離領域ＳＲ（１）〜ＳＲ（ｐ）を確保しなければならず拡散領域の面積が拡大せざるを得ない第２の従来技術では、拡散領域要因に配慮することも容易ではない。

本発明は、このような事情に鑑みて創作されたものであり、配線領域、分離領域の面積増大を抑制し、チップ面積を縮小することを主たる目的とする。さらには、半導体製造時のプロセス不出来等に起因する階調配線間ショートの検査機能を、チップ面積の縮小を図りながら確保することもさらなる目的とする。

本発明は、次のような構成を備える表示パネル駆動用の半導体集積回路を前提とする。すなわち、この半導体集積回路は、
並列配置された複数の正極性階調配線を含む正極性階調配線群と、
互いに直列接続された複数の第１の分割抵抗を備えこれら第１の分割抵抗それぞれを前記正極性階調配線の間に設けて前記第１の分割抵抗の抵抗値に応じた正極性階調電位を前記正極性階調配線それぞれに発生させる正極性分割抵抗回路と、
前記正極性階調配線の間、又は延出方向に沿って並列配置された複数の正極性階調選択回路を備え、前記正極性階調選択回路それぞれは、前記正極性階調配線群から１つの前記正極性階調配線を選択したうえで選択した前記正極性階調配線から正極性階調電位を取り出すものである正極性階調選択回路群と、
前記正極性階調配線と平行に並列配置された複数の負極性階調配線を含む負極性階調配線群と、
互いに直列接続された複数の第２の分割抵抗を備えこれら第２の分割抵抗それぞれを前記負極性階調配線の間に設けて前記第２の分割抵抗の抵抗値に応じた負極性階調電位を前記負極性階調配線それぞれに発生させる負極性分割抵抗回路と、
前記負極性階調配線の配列方向に沿って並列配置された複数の負極性階調選択回路を備え、前記負極性階調選択回路それぞれは、前記負極性階調配線群から１つの前記負極性階調配線を選択したうえで選択した前記負極性階調配線から負極性階調電位を取り出すものである負極性階調選択回路群と、
を備える。

以上の構成を備える半導体集積回路において本発明では、正極性階調選択回路群に対して正極側階調配線群と正極側分割抵抗回路とが関係付けられ、また、負極性階調選択回路群に対して負極性階調配線群と負極性分割抵抗回路とが関係付けられている。ここで、正極側、負極側のいずれにおいても、分割抵抗回路と階調配線群とは分割されている。

まず、正極側を説明する。正極側においては、
・正極性階調配線群は、第ｍの正極性配線群、第ｍ＋１の正極性配線群を含む第１〜第ｎの正極性配線群（ｎは２≦ｎを満たす正の整数、ｍは１≦ｍ≦ｎ−１を満たす正の整数）に区分されている、
・第ｍの正極性配線群を構成する正極性階調配線それぞれと第ｍ＋１の正極性配線群を構成する正極性階調配線それぞれとは互い違いに配置されている、
・正極性分割抵抗回路は、第１〜第ｎの正極性分割抵抗回路に区分されている、
・第１〜第ｎの正極性分割抵抗回路は、正極性階調配線の間、又は延出方向一端側に設けられて前記第ｍの正極性配線群に接続された第ｍの正極性分割抵抗回路と、正極性階調配線の間、又は延出方向他端側に設けられて前記第ｍ＋１の正極性配線群に接続された第ｍ＋１の正極性分割抵抗回路とを含む。

次に負極側を説明する。負極側においては、
・負極性階調配線群は、第ｍ'の負極性配線群、第ｍ'＋１の負極性配線群を含む第１〜第ｎ'の負極性配線群（ｎ'は２≦ｎ'を満たす正の整数、ｍ'は１≦ｍ'≦ｎ'−１を満たす正の整数）に区分されている、
・第ｍ'の負極性配線群を構成する負極性階調配線それぞれと第ｍ'＋１の負極性配線群を構成する負極性階調配線それぞれとは互い違いに配置されている、
・負極性分割抵抗回路は、第１〜第ｎ'の負極性分割抵抗回路に区分されている、
・第１〜第ｎ'の負極性分割抵抗回路は、負極性階調配線の間、又は延出方向一端側に設けられて第ｍ'の負極性配線群に接続された第ｍ'の負極性分割抵抗回路と、負極性階調配線の間、又は延出方向他端側に設けられて第ｍ'＋１の負極性配線群に接続された第ｍ'＋１の負極性分割抵抗回路とを含む。

第２の従来技術では、正極性階調配線と負極性階調配線とが交互となっている。これに対して本発明では、正極性階調配線どうし、または負極性階調配線どうしが交互に配置されている。また、第１の従来技術では、正極性階調配線群と負極性階調配線群とはそれぞれ個々に並列配置されたうえで、正極側、負極側のいずれにおいても、分割抵抗回路は階調選択回路群の片側のみに配置されている。これに対して、本発明では、正極側、負極側のいずれにおいても、分割抵抗回路は階調選択回路群の両側それぞれに配置されている。これらの点で本発明は第１、第２の従来例とは異なる。

本発明の場合、正極性、負極性いずれにおいても、隣り合う階調配線どうしは互いに同極性であるが、電圧レベルを相違させることができる。そのため、リーク検査に際しては、一方側の正極性（または負極性）の分割抵抗回路と他方側の負極性（または正極性）の分割抵抗回路とにそれぞれ互いに電位の異なる電圧を印加すればよい。そうすれば、隣り合う階調配線の間にショートが生じれば、両階調配線の間にリーク電流が流れることになる。このようにして乗じるリーク電流を検出することで、階調配線間ショートを容易に検出することが可能となる。すなわち、隣り合う階調配線どうしは、正常状態（無ショート状態）であれば電気絶縁状態になって電流が流れない。このような識別に基づいてリーク電流を判定して階調配線間ショートの検査を行う。このような検査は第２の従来技術に類似しているとみえなくもないが次の点で相違する。

第２の従来技術の場合は、正極性階調配線と負極性階調配線とが交互となっているために、正極性階調選択回路と負極性階調選択回路との両回路が、正極性階調配線と負極性階調配線とが混在する回路領域の全域にわたって大きく広がる構成となっている。つまり、正極性階調選択回路と負極性階調選択回路とが階調配線の並列方向に沿って広範囲を占有している。しかも、正極性階調選択回路と負極性階調選択回路とが階調配線の配線方向（延出方向）に沿って混在している。すなわち、両階調選択回路が交互に繰り返し配置されている。正極性階調選択回路、負極性階調選択回路の個数をそれぞれｐ（ｐは正の整数）とすると、第２の従来技術の場合は、その混在配置のためにｐ×２個分が１列に並ぶことになる。これに対して、本発明の場合は、正極性階調選択回路と負極性階調選択回路とが別の列に配列され、それぞれの並び個数はｎ、またはｎ'である。このことから、本発明の場合には、階調配線の配線方向（長手方向）の占有面積が削減される。

また、第２の従来技術の場合、正極性階調選択回路と負極性階調選択回路とが同一列上で混在しているために、これらの階調選択回路を半導体拡散工程で形成するには、正極性階調選択回路と負極性階調選択回路との間の境界領域に分離領域を形成する必要がある。このことにより第２の従来例ではチップ面積が増大する。これに対して、本発明では、交差し合う階調配線は同極性であって正極性階調選択回路と負極性階調選択回路とはそれぞれ専用領域に配置されており、階調配線において正極性と負極性とが混在することがない。そのため、上述した分離領域を設ける必要はなくなり、その分チップ面積が削減される。

また、第１の従来技術では、隣り合う階調配線どうし（同極性）がいずれも分割抵抗で初めからつながっており、電流が流れたとしても、それが階調配線間ショートリークに起因するものなのかそうでないのかの識別ができない。これに対して、本発明では、階調配線間ショートがない正常状態であれば、隣り合う階調配線どうしは電気的に絶縁されているためにリーク電流が流れない。そのため、リーク電流を検出すれば、それは階調配線間ショートに起因したものである、と判断することができる。

なお、正極性／負極性階調配線群と正極性／負極性分割抵抗回路における分割数は任意であり、偶数分割でもよいし、奇数分割でもよい。後述する実施の形態では２分割（ｎ、ｎ'＝２）としているが、これを４分割（ｎ、ｎ'＝４）とか８分割（ｎ、ｎ'＝８）と１６分割（ｎ、ｎ'＝１６）とかにしてもよい。２分割の場合は、正極側、負極側のいずれにおいても、図１のように第１、第２の分割抵抗回路を階調選択回路群の間に配置させる。または図３のように、第１の分割抵抗回路を階調選択回路群の一端に配置し、第２の分割抵抗回路を階調選択回路群の他端に配置する。また、４分割の場合は、第１、第３の分割抵抗回路を階調選択回路群の一端に配置し、第２、第４の分割抵抗回路を階調選択回路群の他端に配置する。また、奇数分割の場合には次のようになる。すなわち、例えば図２のような３分割の場合、正極性側では、高電位部分の分割抵抗回路をＧＲＨ（Ａ）、ＧＲＨ（Ａ）に接続され互いに並列配置された複数の生成される正極性階調配線ＫＨ（１）〜（２２）、中電位部分の分割抵抗回路をＧＲＨ（Ｂ）、ＧＲＨ（Ｂ）に接続され互いに並列配置された複数の生成される正極性階調配線ＫＨ（２３）〜（４３）、低電位部分の分割抵抗回路をＧＲＨ（Ｃ）、ＧＲＨ（Ｃ）に接続され互いに並列配置された複数の生成される正極性階調配線ＫＨ（４４）〜（６４）（本実施の形態では正極性階調配線は６４本）として、ＫＨ（１）、ＫＨ（２３）、ＫＨ（４４）、ＫＨ（２）…と並べれば、隣接する階調配線は異なる分割抵抗回路を経由した構成となるため、これも実施可能である。

いずれにしても、本発明の上記のような構成により、半導体製造時のプロセス不出来等に起因する階調配線間ショートの検査機能を確保できるだけでなく、配線領域・分離領域の面積増大を抑制して、チップ面積の縮小が可能となる。

本発明による上記の技術は、表示パネルの駆動モジュールあるいは表示装置において次のように展開される。すなわち、本発明の表示パネルの駆動モジュールは、
本発明の半導体集積回路と、前記半導体集積回路を実装するパッケージとを備え、
前記正極性分割抵抗回路と前記負極性分割抵抗回路とを、直列状態で前記パッケージに実装する。

また、本発明の表示装置は、
請求項１の半導体集積回路と、前記半導体集積回路を実装する表示パネルとを備え、
前記正極性分割抵抗回路と前記負極性分割抵抗回路とを、直列状態で前記表示パネルに実装する。

正極側でも負極側でも分割抵抗回路を分割しているので複数の分割抵抗回路を全体として分割抵抗回路として機能させるには、複数の分割抵抗回路を直列に接続しておく必要がある。この直列接続について、半導体集積回路の内部で接続する構成は、半導体集積回路の外部で接続する構成に比べて一般的に製造が困難である。そこで、本発明の表示装置では、分割抵抗回路における直列接続を半導体集積回路の外部で行っている。外部接続構造の一つの例が半導体集積回路を実装するパッケージ上での接続構造であり、他の例が半導体集積回路を実装する表示パネル上での接続構造である。

本発明の表示パネル駆動用の半導体集積回路は、次のような実施の形態においてさらに有利に展開することが可能である。すなわち、本発明の表示パネル駆動用の半導体集積回路には、
前記第１〜第ｎの正極性分割抵抗回路それぞれの両端に第１の電極パッドを設け、
前記第１〜第ｎの負極性分割抵抗回路それぞれの両端に第２の電極パッドを設ける、
という態様がある。電極パッドの存在により、いずれの分割抵抗回路に対しても、半導体集積回路の外部より電極パッドを介して電圧を印加することが可能となる。

さらに、本発明には、
前記第１〜第ｎの正極性分割抵抗回路と前記第１の電極パッドとの間に生じる抵抗成分により生じる電圧降下を加味して前記第１〜第ｎの正極性分割抵抗回路を構成する前記第１の分割抵抗の抵抗値を設定し、
前記第１〜第ｎ'の負極性分割抵抗回路と前記第２の電極パッドとの間に生じる抵抗成分により生じる電圧降下を加味して前記第１〜第ｎ'の負極性分割抵抗回路を構成する前記第２の分割抵抗の抵抗値を設定する、
という態様がある。各分割抵抗回路の端部と電極パッドとの間の配線部分に無視できない抵抗成分が生じることがある。この抵抗成分が生じると、分割抵抗回路による所期の抵抗分割に誤差が入り込み、その結果として、例えばガンマ特性カーブにずれが生じてしまう。この態様では、分割抵抗回路の端部と電極パッドとの配線部分に形成される抵抗値を分割抵抗回路の端部に反映させることにより、各分割抵抗回路の抵抗値を調整する。これにより、抵抗分割を所期通りのものにし、ガンマ特性カーブのずれの抑制へとつなげることが可能となる。

本発明によれば、半導体製造時のプロセス不出来等に起因する階調配線間ショートの検査機能を確保しながら、従来は削減できなかった配線領域、分離領域の面積増大を抑制し、チップ面積を縮小することができる。

図１は本発明の実施例１における表示パネル駆動用の半導体集積回路の構成図（その１）である。 図２は本発明の実施例１における表示パネル駆動用の半導体集積回路の構成図（その２）である。 図３は本発明の実施例１における表示パネル駆動用の半導体集積回路の構成図（その３）である。 図４は本発明の実施例１における表示パネル駆動用の半導体集積回路の動作説明図である。 図５は本発明の実施例２における表示パネルの駆動モジュールまたは表示装置の要部の構成を示す概念図である。 図６は第１の従来技術における表示パネル駆動用の半導体集積回路の構成図（その１）である。 図７は第１の従来技術における表示パネル駆動用の半導体集積回路の構成図（その２）である。 図８は第１の従来技術における表示パネル駆動用の半導体集積回路の動作説明図（その１）である。 図９は第１の従来技術における表示パネル駆動用の半導体集積回路の動作説明図（その２）である。 図１０は第２の従来技術における表示パネル駆動用の半導体集積回路の構成図である。 図１１は本発明の実施例２に対する比較例としての表示パネルの駆動モジュールまたは表示装置の要部の構成を示す概念図である。

（実施の形態１）
以下に説明する実施の形態１、２（特許請求の範囲も同様）において、ｎ、ｎ'、ｍ、ｍ'、ｐは、正の整数を示し、さらに、第ｎ、第ｎ＋１等の表記は、同等の要素が並列配置されてなる群における各要素の配置順を示している。また、第ｎと第ｎ＋１、第ｎ−１と第ｎ、等は、それらが接頭表記される要素どうしが上記配置順において隣接していることを示している。

本実施の形態の表示パネル駆動用の半導体集積回路は、ドット反転駆動対応のものであって、通常使用時の階調基準電位入力が正極側３本、負極側３本で、液晶パネルの表示階調が６４階調となっているものとする。また、階調配線間ショートの検査時においては、階調基準電位入力が正極側４本、負極側４本であるとする。

図１及び図３は実施の形態１における表示パネル駆動用の半導体集積回路の構成図である。この半導体集積回路は、正極性階調配線群１と、負極性階調配線群２と、正極性分割抵抗回路３と、負極性分割抵抗回路ＧＲＬ４と、ｎ個の正極性階調選択回路ＳＨ（１）〜ＳＨ（ｎ）と、ｎ個の負極性階調選択回路ＳＬ（１）〜ＳＬ（ｎ）と、正極性階調基準電位を印加する電極パッドＶＧＨ（１），ＶＧＨ（２），ＶＧＨ（２ａ），ＶＧＨ（３）と、負極性階調基準電位を印加する電極パッドＶＧＬ（１），ＶＧＬ（２），ＶＧＬ（２ａ），ＶＧＬ（３）と、出力選択と低インピーダンス変換を行うｐ個のバッファＢＦ（１）〜ＢＦ（２ｐ）とを備える。

正極性階調配線群１は、互いに並列配置された複数（本実施の形態では６４本）の正極性階調配線ＫＨ（１）〜ＫＨ（６４）を備える。負極性階調配線群２は、正極性階調配線ＫＨ（１）〜ＫＨ（６４）と平行に並列配置された複数（本実施の形態では６４本）の負極性階調配線ＫＬ（１）〜ＫＬ（６４）を備える。

まず、正極側について説明する。正極性階調配線群１は、ｎ個（ｎは２以上の正の整数であって本実施の形態ではその一例としてｎ＝２）に区分される。すなわち、正極性階調配線群１は、第１の正極性配線群１Ａと第２の正極性配線群１Ｂとに区分される。第１の正極性配線群１Ａを構成する正極性階調配線ＫＨ（１）〜ＫＨ（３２）それぞれと、第２の正極性配線群１Ｂを構成する正極性階調配線ＫＨ（３３）〜ＫＨ（６４）それぞれとは互い違いに配置される。つまり、ＫＨ（１），ＫＨ（３３），ＫＨ（２），ＫＨ（３４），ＫＨ（３），ＫＨ（３５）………ＫＨ（３１），ＫＨ（６３），ＫＨ（３２），ＫＨ（６４）のように、第１の正極性階調配線群１Ａと第２の正極性階調配線群１Ｂとが交互に配置される。これにより第１の正極性階調配線群１Ａと第２の正極性階調配線群１Ｂとは、一つの正極性配線群１を形成する。なお、本実施の形態では、第１の正極性配線群１Ａが、第ｍの正極性配線群を構成し、第２の正極性配線群１Ｂが第ｍ＋１の正極性配線群を構成する。また、正極性階調配線群１の配線数（６４）は、階調数（この例では６４階調）に応じて設定される。

正極性分割抵抗回路３は、ｎ個（本実施の形態ではその一例として２個）に区分される。すなわち、正極性分割抵抗回路３は、第１の正極性分割抵抗回路ＧＲＨ（１）と第２の正極性分割抵抗回路ＧＲＨ（２）とに区分される。第１の正極性分割抵抗回路ＧＲＨ（１）は、正極性階調配線群１の間、又は延出方向一端側に設けられる。第２の正極性分割抵抗回路ＧＲＨ（２）は、正極性階調配線群１の間、又は延出方向他端側に設けられる。本実施の形態では、第１の正極性分割抵抗回路ＧＲＨ（１）から第ｍの正極性分割抵抗回路が構成され、第２の正極性分割抵抗回路ＧＲＨ（２）から第ｍ＋１の正極性分割抵抗回路が構成される。

第１の正極性分割抵抗回路ＧＲＨ（１）は、第１の正極性配線群１Ａ（第ｍの正極性配線群）に接続される。すなわち、第１の正極性分割抵抗回路ＧＲＨ（１）は、互いに直列接続された複数の第１の分割抵抗Ｒ１それぞれを、正極性階調配線ＫＨ（１）〜ＫＨ（３２）の間に設けており、第１の分割抵抗Ｒ１の抵抗値に応じた正極性階調電位を正極性階調配線ＫＨ（１）〜ＫＬ（３２）それぞれに発生させる。

第２の正極性分割抵抗回路ＧＲＨ（２）は、第２の正極性配線群１Ｂ（第ｍ＋１の正極性配線群）に接続される。すなわち、第１の正極性分割抵抗回路ＧＲＨ（１）と同様、第２の正極性分割抵抗回路ＧＲＨ（２）は、互いに直列接続された複数の第１の分割抵抗Ｒ１それぞれを、正極性階調配線ＫＨ（３３）〜ＫＨ（６４）の間に設けており、第１の分割抵抗Ｒ１の抵抗値に応じた正極性階調電位を正極性階調配線ＫＨ（３３）〜ＫＨ（６４）それぞれに発生させる。

正極性階調選択回路群５は、正極性階調配線群１の間、又は延出方向（図中横方向であって階調配線の配線方向）Ｘに沿って並列配置されたｐ個（ｐは２以上の正の整数）の正極性階調選択回路ＳＨ（１）〜ＳＨ（ｐ）を備える。ここで、正極性階調選択回路ＳＨ（１）〜ＳＨ（ｐ）の回路数ｐは、正極性階調配線群１の配線数と同じ（本実施の形態では６４個）もしくはそれより少ない数となる。正極性階調選択回路ＳＨ（１）〜ＳＨ（ｐ）それぞれは、正極性階調配線群１から１つの正極性階調配線ＫＨ（ｘ）を選択したうえで選択した正極性階調配線ＫＨ（ｘ）から正極性階調電位を取り出す回路である。

第１の正極性配線群１Ａにおいて最上位に位置する正極性階調配線ＫＨ（１）の一端（第１の正極性分割抵抗回路ＧＲＨ（１）側の配線端部）に、電極パッドＶＧＨ（１）が直接接続される。一方、第１の正極性配線群１Ａにおいて最下位に位置する正極性階調配線ＫＨ（３２）の一端（第１の正極性分割抵抗回路ＧＲＨ（１）側の配線端部）に電極パッドＶＧＨ（２）が直接接続される。

また、第２の正極性配線群１Ｂにおいて最上位に位置する正極性階調配線ＫＨ（３３）の他端（第２の正極性分割抵抗回路ＧＲＨ（２）側の配線端部）に、電極パッドＶＧＨ（２ａ）が直接接続される。一方、第２の正極性配線群１Ｂにおいて最下位に位置する正極性階調配線ＫＨ（６４）の他端（第２の正極性分割抵抗回路ＧＲＨ（２）側の配線端部）に電極パッドＶＧＨ（３）が直接接続される。これにより第１の正極性配線群１Ａの最下位に位置する電極パッドＶＧＨ（２）と、第２の正極性配線群１Ｂの最上位に位置する電極パッドＶＧＨ（２ａ）とは、互いに同電位となる印加が可能となる（図１、図３では図示せず、詳しくは後述する）。

第１の正極性分割抵抗回路ＧＲＨ（１）と第２の正極性分割抵抗回路ＧＲＨ（２）とは、第１の従来技術（図６及び図７）における正極性分割抵抗回路ＧＲＨ（ａ）を複数に分割したものに相当する。

次に、負極側について説明する。負極性階調配線群２は、ｎ個（本実施の形態ではその一例として２個）に区分される。すなわち、負極性階調配線群２は、第１の負極性配線群２Ａと第２の負極性配線群２Ｂとに区分される。第１の負極性配線群２Ａを構成する負極性階調配線ＫＬ（１）〜ＫＬ（３２）それぞれと、第２の負極性配線群２Ｂを構成する負極性階調配線ＫＬ（３３）〜ＫＬ（６４）それぞれとは互い違いに配置される。つまり、ＫＬ（１），ＫＬ（３３），ＫＬ（２），ＫＬ（３４），ＫＬ（３），ＫＬ（３５）………ＫＬ（３１），ＫＬ（６３），ＫＬ（３２），ＫＬ（６４）のように、第１の負極性階調配線群２Ａと第２の負極性階調配線群２Ｂとが交互に配置される。これにより第１の負極性階調配線群２Ａと第２の負極性階調配線群２Ｂとは、一つの負極性配線群２を形成する。なお、本実施の形態では、第１の負極性配線群２Ａが第ｍ'の負極性配線群を構成し、第２の負極性配線群２Ｂが第ｍ'＋１の負極性配線群を構成する。また、負極性階調配線群２の配線数（６４）は、階調数（この例では６４階調）に応じて設定される。

負極性分割抵抗回路４は、ｎ'個（本実施の形態ではその一例として２個）に区分される。すなわち、負極性分割抵抗回路４は、第１の負極性分割抵抗回路ＧＲＬ（１）と第２の負極性分割抵抗回路ＧＲＬ（２）とに区分される。第１の負極性分割抵抗回路ＧＲＬ（１）は、負極性階調配線群２の間、又は延出方向一端側に設けられる。第２の負極性分割抵抗回路ＧＲＬ（２）は、負極性階調配線群２の間、又は延出方向他端側に設けられる。本実施の形態では、第１の負極性分割抵抗回路ＧＲＬ（１）から第ｍ'の負極性分割抵抗回路が構成され、第２の負極性分割抵抗回路ＧＲＬ（２）から第ｍ'＋１の負極性分割抵抗回路が構成される。

第１の負極性分割抵抗回路ＧＲＬ（１）は、第１の負極性配線群２Ａ（第ｍ'の負極性配線群）に接続される。すなわち、第１の負極性分割抵抗回路ＧＲＬ（１）は、互いに直列接続された複数の第２の分割抵抗Ｒ２それぞれを、負極性階調配線ＫＬ（１）〜ＫＬ（３２）の間に設けており、第２の分割抵抗Ｒ２の抵抗値に応じた負極性階調電位を負極性階調配線ＫＬ（１）〜ＫＬ（３２）それぞれに発生させる。

第２の負極性分割抵抗回路ＧＲＬ（２）は、第２の負極性配線群２Ｂ（第ｍ'＋１の負極性配線群）に接続される。すなわち、第１の負極性分割抵抗回路ＧＲＬ（１）と同様、第２の負極性分割抵抗回路ＧＲＬ（２）は、互いに直列接続された複数の第２の分割抵抗Ｒ２それぞれを、負極性階調配線ＫＬ（３３）〜ＫＬ（６４）の間に設けており、第２の分割抵抗Ｒ２の抵抗値に応じた負極性階調電位を負極性階調配線ＫＬ（３３）〜ＫＬ（６４）それぞれに発生させる。

負極性階調選択回路群６は、負極性階調配線群２の間、又は延出方向（図中横方向であって階調配線の配線方向）Ｘに沿って並列配置されたｐ個（ｐは２以上の正の整数）の負極性階調選択回路ＳＬ（１）〜ＳＬ（ｐ）を備える。ここで、負極性階調選択回路ＳＬ（１）〜ＳＬ（ｐ）の回路数ｐは、負極性階調配線群２の配線数と同じ（本実施の形態では６４個）もしくはそれより少ない数となる。負極性階調選択回路ＳＬ（１）〜ＳＬ（ｐ）それぞれは、負極性階調配線群２から１つの負極性階調配線ＫＬ（ｘ）を選択したうえで選択した負極性階調配線ＫＬ（ｘ）から負極性階調電位を取り出す回路である。

第１の負極性配線群２Ａにおいて最上位に位置する負極性階調配線ＫＬ（１）の一端（第１の負極性分割抵抗回路ＧＲＬ（１）側の配線端部）に、電極パッドＶＧＬ（１）が直接接続される。一方、第１の負極性配線群２Ａにおいて最下位に位置する負極性階調配線ＫＬ（３２）の一端（第１の負極性分割抵抗回路ＧＲＬ（１）側の配線端部）に電極パッドＶＧＬ（２）が直接接続される。

また、第２の負極性配線群２Ｂにおいて最上位に位置する負極性階調配線ＫＬ（３３）の他端（第２の負極性分割抵抗回路ＧＲＬ（２）側の配線端部）に、電極パッドＶＧＬ（２ａ）が直接接続される。一方、第２の負極性配線群２Ｂにおいて最下位に位置する負極性階調配線ＫＬ（６４）の他端（第２の負極性分割抵抗回路ＧＲＬ（２）側の配線端部）に電極パッドＶＧＬ（３）が直接接続される。これにより第１の負極性配線群２Ａの最下位に位置する電極パッドＶＧＬ（２）と、第２の負極性配線群２Ｂの最上位に位置する電極パッドＶＧＬ（２ａ）とは、互いに同電位となる印加が可能となっている（図１、図３では図示せず、詳しくは後述する）。

第１の負極性分割抵抗回路ＧＲＬ（１）と第２の負極性分割抵抗回路ＧＲＬ（２）とは、第１の従来技術（図６及び図７）における負極性分割抵抗回路ＧＲＬ（ａ）を複数に分割したものに相当する。

正極性階調選択回路群ＳＨＧと負極性階調選択回路群ＳＬＧとは、正極性階調配線ＫＨ（１）〜ＫＨ（６４）や負極性階調配線ＫＬ（１）〜ＫＬ（６４）の並列方向（ｘ方向）と直交する方向（ｙ方向）に沿って並列配置されることで、互いに分離して配置される。その他の構成については、第１の従来技術の場合の図６、図７と同様であるので同一部分に同一符号を付すにとどめ、説明を省略する。

正極性上位の階調電位ＶＨ（１）〜ＶＨ（３２）は、電極パッドＶＧＨ（１）・ＶＧＨ（２）から第１の分割抵抗回路ＧＲＨ（１）に正極性階調基準電位が印加されることにより生成される。正極性下位の階調電位ＶＨ（３３）〜ＶＨ（６４）は、電極パッドＶＧＨ（２ａ）・ＶＧＨ（３）から第２の分割抵抗回路ＧＲＨ（２）に正極性階調基準電位が印加されることにより生成される。

負極側においても同様である。すなわち、負極性上位の階調電位ＶＬ（１）〜ＶＬ（３２）は、電極パッドＶＧＬ（１）・ＶＧＬ（２）から第１の分割抵抗回路ＧＲＬ（１）に負極性階調基準電位が印加されることにより生成される。負極性下位の階調電位ＶＬ（３３）〜ＶＬ（６４）は、電極パッドＶＧＬ（２ａ）・ＶＧＬ（３）から第２の分割抵抗回路ＧＲＬ（２）に負極性階調基準電位が印加されることにより生成される。

次に、上記のように構成された本実施例の表示パネル駆動用の半導体集積回路における階調配線間ショートの検査の動作を図４を参照して説明する。まず、正極側について説明する。第１の正極性分割抵抗回路ＧＲＨ（１）側において最上位に位置する電極パッドＶＧＨ（１）に第１の電圧を印加するとともに、第２の正極性分割抵抗回路ＧＲＨ（２）側において最上位に位置する電極パッドＶＧＨ（２ａ）に、第１の電圧とは電位を異にする第２の電圧を印加する。通常は、電極パッドＶＧＨ（１）に高電圧の第１の電圧が印加され、電極パッドＶＧＨ（２ａ）に低電位の第２の電圧が印加される（第１の電圧＞第２の電圧）。

この状態で、隣接する正極性階調配線ＫＨ（１）〜ＫＨ（６４）の間（例えば、正極性階調配線ＫＨ（１）と正極性階調配線ＫＨ（３３））において、階調配線間ショート３０が発生すれば、電極パッドＶＧＨ（１）と電極パッドＶＧＨ（２ａ）との間にリーク電流が流れることになり、階調配線間ショート３０を検出することができる。図中における階調配線間ショート３０の位置は一例であり、どの位置の階調配線間ショート３０に対しても同様の作用で配線ショートリークの検出が行える。負極側においても同様の方法でリーク電流の測定ができる。なお、３つある電極パッドのどれに電圧を印加するかは任意である。

本実施形態では、階調基準電位入力数を、正極側４本、負極側４本とした例における本発明の動作を説明したが、このような入力数以外の入力数が印加される回路構成においても本発明を同様に実施できるのはいうまでもない。また、６４階調以外の階調を発生させる回路構成においても、本発明を同様に実施できるのはいうまでもない。

なお、図４に示すように、正極性階調基準電位が印加される電極パッドＶＧＨ（１）と第１の正極性分割抵抗回路ＧＲＨ（１）の上端部との間の接続配線や、電極パッドＶＧＨ（２）と第１の正極性分割抵抗回路ＧＲＨ（１）の下端部との間の接続配線には、抵抗成分Ｒ３，Ｒ４が生じることがある。同様に、電極パッドＶＧＨ（２ａ）と第２の正極性分割抵抗回路ＧＲＨ（２）の上端部との間の接続配線や、電極パッドＶＧＨ（３）と第２の正極性分割抵抗回路ＧＲＨ（２）の下端部との間の接続配線には、抵抗成分Ｒ５，Ｒ６が生じることがある。これらの抵抗成分Ｒ３〜Ｒ６が生じると、その電圧降下のために、第１の正極性分割抵抗回路ＧＲＨ（１）と第２の正極性分割抵抗回路ＧＲＨ（２）とにおいて、所期の抵抗分割に誤差が入り込む。そうすると、例えば表示特性の一つであるガンマ特性カーブにずれが生じる可能性がある。このような場合は、それら抵抗成分Ｒ３，Ｒ４，Ｒ５，Ｒ６の抵抗値を反映させることにより、各分割抵抗回路ＧＲＨ（１），ＧＲＨ（２）の抵抗値を調整すればよい。この対応により、ガンマ特性カーブのずれを抑制することができる。

（実施の形態２）
本発明の実施の形態２を説明する前に、実施の形態２で解決する課題を図１１を参照して説明する。図１１は本発明の実施に形態２の比較例であって表示パネルの駆動モジュールまたは表示装置の要部の構成を示す概念図である。図１１において、１０は表示パネル駆動用の半導体集積回路であり、２０は階調電位が入力されるパッケージである。外部接続端子Ｖｒｆ（ｋ）から電極パッドＶＧＨ（ｋ）に階調電位が印加され、さらに階調電位は表示パネル駆動用の半導体集積回路１０に供給されるようになっている（ｋ＝１，２，３）。通常は、外部接続端子と電極パッドの数は等しい。このような構成のために、階調配線間ショートの検査への対策をパッケージ２０上で構築することは容易ではない。実施の形態２では、半導体集積回路側において、階調配線間ショートの検査対策で必要となる構成を設けている。

実施の形態２において駆動モジュールおける分割抵抗回路の接続について図５を参照して説明する。実施の形態２の構成では、正極性階調基準電位が入力される電極パッドＶＧＨ（２）と電極パッドＶＧＨ（２ａ）とはパッケージ２０上で直列に接続されている。同様に、負極性階調基準電位が入力される電極パッドＶＧＬ（２）と電極パッドＶＧＬ（２ａ）とは、パッケージ２０上で直列に接続されている。このような接続構造では、金線を用いて各電極パッドは接続される。あるいはチップをフェースダウンでパッケージ２０に実装する構成では、パッケージ上のパターンで各電極パッドは接続される。

なお、パッケージ２０は多ピン出力のセラミックパッケージや樹脂パッケージのほかに、パッケージ上の回路に半導体集積回路を実装して駆動モジュールを構成することも可能である。また、実施の形態１，２では、駆動モジュールにおいて本発明を実施していたが、表示パネル上で同様の接続を行うことで、表示装置においても本発明を実現できることはもちろんである。

本発明の技術は、半導体製造時のプロセス不出来等に起因する階調配線間ショートの検査機能を確保しながら、配線領域、分離領域の面積増大を抑制し、チップ面積を縮小する上で貢献できるものであり、表示パネル駆動用の半導体集積回路や表示パネルの駆動モジュールや表示装置等として有用である。

１ 正極性階調配線群
１Ａ 第１の正極性配線群
１Ｂ 第２の正極性配線群
２ 負極性階調配線群
２Ａ 第１の負極性配線群
２Ｂ 第２の負極性配線群
３ 正極性分割抵抗回路
４ 負極性分割抵抗回路
５ 正極性階調選択回路群
６ 負極性階調選択回路群
１０ 表示パネル駆動用の半導体集積回路
２０ パッケージ（または表示パネル）
３０ 階調配線間ショート（パーティクルによるショート）
ＢＦ（１）〜ＢＦ（２ｐ） バッファ
ＧＲＨ（１） 第１の正極性分割抵抗回路
ＧＲＨ（２） 第２の正極性分割抵抗回路
ＧＲＬ（１） 第１の負極性分割抵抗回路
ＧＲＬ（２） 第２の負極性分割抵抗回路
ＫＨ（１）〜ＫＨ（６４） 正極性階調配線
ＫＬ（１）〜ＫＬ（６４） 負極性階調配線
ＯＵＴ（１）〜ＯＵＴ（２ｐ） 液晶駆動出力
ＳＨ（１）〜ＳＨ（ｐ） 正極性階調選択回路
ＳＬ（１）〜ＳＬ（ｐ） 負極性階調選択回路
ＳＨＧ 正極性階調選択回路群
ＳＬＧ 負極性階調選択回路群
ＳＲ（１）〜ＳＲ（ｐ） Ｐ−Ｎ分離領域
Ｖｒｆ（１）〜Ｖｒｆ（３） 外部接続端子
ＶＧＨ（１）〜ＶＧＨ（３） 正極性階調基準電位入力用の電極パッド
ＶＧＬ（１）〜ＶＧＬ（３） 負極性階調基準電位入力用の電極パッド

Claims (8)

1. 並列配置された複数の正極性階調配線を含む正極性階調配線群と、
   互いに直列接続された複数の第１の分割抵抗を備えこれら第１の分割抵抗それぞれを前記正極性階調配線の間に設けて前記第１の分割抵抗の抵抗値に応じた正極性階調電位を前記正極性階調配線それぞれに発生させる正極性分割抵抗回路と、
   前記正極性階調配線の間、又は延出方向に沿って並列配置された複数の正極性階調選択回路を備え、前記正極性階調選択回路それぞれは、前記正極性階調配線群から１つの前記正極性階調配線を選択したうえで選択した前記正極性階調配線から正極性階調電位を取り出すものである正極性階調選択回路群と、
   前記正極性階調配線と平行に並列配置された複数の負極性階調配線を含む負極性階調配線群と、
   互いに直列接続された複数の第２の分割抵抗を備えこれら第２の分割抵抗それぞれを前記負極性階調配線の間に設けて前記第２の分割抵抗の抵抗値に応じた負極性階調電位を前記負極性階調配線それぞれに発生させる負極性分割抵抗回路と、
   前記負極性階調配線の配列方向に沿って並列配置された複数の負極性階調選択回路を備え、前記負極性階調選択回路それぞれは、前記負極性階調配線群から１つの前記負極性階調配線を選択したうえで選択した前記負極性階調配線から負極性階調電位を取り出すものである負極性階調選択回路群と、
   を備え、
   前記正極性階調配線群は、第ｍの正極性配線群、第ｍ＋１の正極性配線群を含む第１〜第ｎの正極性配線群（ｎは２≦ｎを満たす正の整数、ｍは１≦ｍ≦ｎ−１を満たす正の整数）に区分されており、前記第ｍの正極性配線群を構成する正極性階調配線それぞれと前記第ｍ＋１の正極性配線群を構成する正極性階調配線それぞれとは互い違いに配置されており、
   前記負極性階調配線群は、第ｍ'の負極性配線群、第ｍ'＋１の負極性配線群を含む第１〜第ｎ'の負極性配線群（ｎ'は２≦ｎ'を満たす正の整数、ｍ'は１≦ｍ'≦ｎ'−１を満たす正の整数）に区分されており、前記第ｍ'の負極性配線群を構成する負極性階調配線それぞれと前記第ｍ'＋１の負極性配線群を構成する負極性階調配線それぞれとは互い違いに配置されており、
   前記正極性分割抵抗回路は、第１〜第ｎの正極性分割抵抗回路に区分されており、
   前記第１〜第ｎの正極性分割抵抗回路は、
   前記正極性階調配線の間、又は延出方向一端側に設けられて前記第ｍの正極性配線群に接続された第ｍの正極性分割抵抗回路と、
   前記正極性階調配線の間、又は延出方向他端側に設けられて前記第ｍ＋１の正極性配線群に接続された第ｍ＋１の正極性分割抵抗回路と、
   を含み、
   前記負極性分割抵抗回路は、第１〜第ｎ'の負極性分割抵抗回路に区分されており、
   前記第１〜第ｎ'の負極性分割抵抗回路は、
   前記負極性階調配線の間、又は延出方向一端側に設けられて前記第ｍ'の負極性配線群に接続された第ｍ'の負極性分割抵抗回路と、
   前記負極性階調配線の間、又は延出方向他端側に設けられて前記第ｍ'＋１の負極性配線群に接続された第ｍ'＋１の負極性分割抵抗回路と、
   を含む、
   表示パネル駆動用の半導体集積回路。
2. 前記正極性階調配線群と前記負極性階調配線群とは、前記正極性階調配線の並列方向と直交する方向に沿って並列配置される、
   請求項１の表示パネル駆動用の半導体集積回路。
3. 前記ｎは２であり、前記ｍは１である、
   請求項１の表示パネル駆動用の半導体集積回路。
4. 前記ｎは３以上である、
   請求項１の表示パネル駆動用の半導体集積回路。
5. 前記第１〜第ｎの正極性分割抵抗回路それぞれの両端に第１の電極パッドを設け、
   前記第１〜第ｎ'の負極性分割抵抗回路それぞれの両端に第２の電極パッドを設ける、
   請求項１の表示パネル駆動用の半導体集積回路。
6. 前記第１〜第ｎの正極性分割抵抗回路と前記第１の電極パッドとの間に生じる抵抗成分により生じる電圧降下を加味して前記第１〜第ｎの正極性分割抵抗回路を構成する前記第１の分割抵抗の抵抗値を設定し、
   前記第１〜第ｎの負極性分割抵抗回路と前記第２の電極パッドとの間に生じる抵抗成分により生じる電圧降下を加味して前記第１〜第ｎ'の負極性分割抵抗回路を構成する前記第２の分割抵抗の抵抗値を設定する、
   請求項５の表示パネル駆動用の半導体集積回路。
7. 請求項１の半導体集積回路と、前記半導体集積回路を実装するパッケージとを備え、
   前記正極性分割抵抗回路と前記負極性分割抵抗回路とを、直列状態で前記パッケージに実装する、
   表示パネルの駆動モジュール。
8. 請求項１の半導体集積回路と、前記半導体集積回路を実装する表示パネルとを備え、
   前記正極性分割抵抗回路と前記負極性分割抵抗回路とを、直列状態で前記表示パネルに実装する、
   表示装置。

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