JP5751909B2 - 半導体メモリ装置及びメモリシステム - Google Patents
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Description
200:メモリコントローラ
300:半導体メモリ
310:内部クロック信号生成部
320:レイテンシ設定部
330:レイテンシ反映部
331:レイテンシ制御部
333:遅延部
335:データ出力部
337:HAL出力部
339:データ出力制御部
339_1〜339_3:Dフリップフロップ
339_4〜339_6:多重化部
339_7:P2Sコンバーター
Claims (36)
- 外部クロック信号の周期を分周して内部クロック信号を生成する内部クロック信号生成部と、
信号を出力する際の基本レイテンシを設定する基本レイテンシ設定部と、
連続するコマンドの各々に対して、前記基本レイテンシに前記内部クロック信号の半周期と等しいハーフレイテンシをハーフレイテンシ選択情報信号に応じて選択的に付加するレイテンシ反映部と
を備えることを特徴とする半導体メモリ装置。 - 前記内部クロック信号が、前記外部クロック信号の周期が2分周されたクロック信号である
ことを特徴とする請求項1に記載の半導体メモリ装置。 - 4ビットバースト長伝送モードまたは8ビットバースト長伝送モードの場合、連続する前記コマンド間のクロック間隔(tCCD)が、一定である
ことを特徴とする請求項1に記載の半導体メモリ装置。 - 前記レイテンシ反映部が、前記基本レイテンシに応答してデータをラッチし、前記外部クロック信号の1クロック周期と等しい遅延量を前記ラッチされたデータに付加せずに、前記ハーフレイテンシ選択情報信号に応じて前記ラッチされたデータまたは遅延された前記ラッチされたデータを出力する
ことを特徴とする請求項3に記載の半導体メモリ装置。 - 10ビットバースト長伝送モードの場合、連続する前記コマンドが、第1間隔及び前記第1間隔と異なる第2間隔で交互するコマンド間の間隔(tCCD)で伝送される
ことを特徴とする、請求項1に記載の半導体メモリ装置。 - 前記第1間隔及び前記第2間隔が、各々前記外部クロック信号の4クロック周期及び6クロック周期に対応する
ことを特徴とする請求項5に記載の半導体メモリ装置。 - 前記レイテンシ反映部が、前記コマンドのうち、交互に選択される一方側のコマンドに対しては、前記基本レイテンシに前記ハーフレイテンシを選択的に付加する
ことを特徴とする請求項5に記載の半導体メモリ装置。 - 前記レイテンシ反映部が、前記コマンド間の間隔(tCCD)が前記外部クロック信号の4クロック周期である場合、前記基本レイテンシに前記ハーフレイテンシを付加する
ことを特徴とする請求項1に記載の半導体メモリ装置。 - 前記レイテンシ反映部が、前記コマンドの間の間隔(tCCD)が前記外部クロック信号の6クロック周期である場合、前記基本レイテンシに前記ハーフレイテンシを付加しない
ことを特徴とする請求項1に記載の半導体メモリ装置。 - 前記レイテンシ反映部が、連続する前記コマンドのうち、最初のコマンドに対しては前記基本レイテンシに前記ハーフレイテンシを付加しない
ことを特徴とする請求項1に記載の半導体メモリ装置。 - 前記基本レイテンシが、モードレジスターセットを介して設定される
ことを特徴とする請求項1に記載の半導体メモリ装置。 - 前記ハーフレイテンシ選択情報信号が、ピンを介して印加される
ことを特徴とする請求項1に記載の半導体メモリ装置。 - 外部クロック信号の周期を分周して内部クロック信号を生成する内部クロック生成部と、
基本レイテンシ及びカラムアドレスストローブ(CAS)レイテンシにより基本リードレイテンシを決定するレイテンシ制御部と、
連続するリードコマンドの各々に応答して、バースト長に対応するリードデータを各々ラッチし、前記基本リードレイテンシに応じて、ラッチされたそれぞれの前記リードデータを順次出力するデータ出力部と、
連続する前記リードコマンドの各々に応答して、ハーフレイテンシ選択情報信号をラッチし、前記基本リードレイテンシに応じて、ラッチされた前記ハーフレイテンシ選択情報信号を出力するハーフレイテンシ選択情報信号出力部と、
前記ハーフレイテンシ選択情報信号出力部の出力信号に応答して、前記データ出力部から順次出力されるラッチされた前記リードデータの各々を前記内部クロック信号の半周期と等しいハーフレイテンシだけ選択的に遅延させて外部に出力するデータ出力制御部と
を備えることを特徴とする半導体メモリ装置。 - 前記内部クロック信号が、前記外部クロック信号の周期が2分周されたクロック信号
であることを特徴とする請求項13に記載の半導体メモリ装置。 - 前記データ出力部が、連続する前記リードコマンドに対応する前記リードデータをそれぞれラッチする複数のパイプラッチ部を備える
ことを特徴とする、請求項13に記載の半導体メモリ装置。 - 前記データ出力制御部が、
複数の前記パイプラッチ部から出力されたそれぞれの前記リードデータを前記ハーフレイテンシと等しい遅延量だけ遅延させて出力する複数の遅延回路と、
前記ハーフレイテンシ選択情報信号出力部の出力信号に応答して、複数の前記パイプラッチ部から各々出力された前記リードデータ及び複数の前記遅延回路から各々出力された遅延された前記リードデータを選択的に出力する複数の多重化部と、
複数の前記多重化部の出力信号を並列に受信して直列に出力する並列/直列コンバーターと
を備えることを特徴とする請求項15に記載の半導体メモリ装置。 - 4ビットバースト長伝送モードまたは8ビットバースト長伝送モードの場合、連続する前記リードコマンド間の間隔(tCCD)が一定である
ことを特徴とする請求項13に記載の半導体メモリ装置。 - 前記データ出力制御部が、前記内部クロック信号を受信し、前記内部クロック信号に応答して、前記データ出力部から出力された各前記リードデータを遅延させない
ことを特徴とする請求項17に記載の半導体メモリ装置。 - 10ビットバースト長伝送モードの場合、連続する前記リードコマンドが、第1間隔及び前記第1間隔と異なる第2間隔で交互する前記リードコマンド間の間隔(tCCD)で伝送される
ことを特徴とする請求項13に記載の半導体メモリ装置。 - 前記第1間隔及び第2間隔が、各々前記外部クロック信号の4クロック周期及び6クロック周期に対応する
ことを特徴とする請求項19に記載の半導体メモリ装置。 - 前記データ出力制御部が、連続する前記リードコマンドのうち、交互に選択された一方側の前記リードコマンドに応答して、前記データ出力部から出力された前記リードデータを遅延させて出力する
ことを特徴とする請求項19に記載の半導体メモリ装置。 - 前記データ出力制御部が、前記リードコマンド間の間隔(tCCD)が前記外部クロック信号の4クロック周期である場合、前記データ出力部から出力される前記リードデータを前記ハーフレイテンシと等しい遅延量だけ遅延させて外部に出力し、前記リードコマンド間の間隔(tCCD)が前記外部クロック信号の6クロック周期である場合、前記データ出力部から出力される前記リードデータを遅延させずに外部に出力する
ことを特徴とする請求項20に記載の半導体メモリ装置。 - 前記データ出力制御部が、連続する前記リードコマンドのうち、最初の前記リードコマンドに応答して、前記データ出力部から出力される前記リードデータを遅延させずに外部に出力する
ことを特徴とする請求項22に記載の半導体メモリ装置。 - 前記基本レイテンシ及び前記カラムアドレスストローブレイテンシが、モードレジスターセットを介して設定される
ことを特徴とする請求項13に記載の半導体メモリ装置。 - 前記ハーフレイテンシ選択情報信号が、割り当てられたピンを介して印加される
ことを特徴とする請求項13に記載の半導体メモリ装置。 - データを保存及び提供する半導体メモリ装置と前記半導体メモリ装置を制御するメモリコントローラとを備えるメモリシステムにおいて、
外部クロック信号及び連続的なカラムコマンドを前記半導体メモリ装置に伝送する際、連続的な前記カラムコマンドを交互する第1間隔及び第2間隔で前記半導体メモリ装置に伝送し、連続的な前記カラムコマンドの各々のためのハーフレイテンシ選択情報信号を前記半導体メモリ装置に伝送する前記メモリコントローラと、
前記メモリコントローラから前記外部クロック信号及び連続的な前記カラムコマンドの印加を受けて、前記外部クロック信号を分周することによって内部クロック信号を生成し、前記ハーフレイテンシ選択情報信号に応じて、基本リードレイテンシに前記内部クロック信号の半周期と等しいハーフレイテンシを選択的に付加する前記半導体メモリ装置と
を備えることを特徴とするメモリシステム。 - 前記半導体メモリ装置が、
前記外部クロック信号の周期を2分周して前記内部クロック信号を生成する内部クロック信号生成部と、
前記基本リードレイテンシを設定する基本レイテンシ設定部と、
前記ハーフレイテンシ選択情報信号に応答して、前記基本リードレイテンシに前記ハーフレイテンシを選択的に付加するレイテンシ反映部と
を備えることを特徴とする請求項26に記載のメモリシステム。 - 前記メモリコントローラが、連続的な前記カラムコマンドを10ビットバースト長伝送モードで伝送する
ことを特徴とする請求項26に記載のメモリシステム。 - 前記第1間隔及び前記第2間隔が、各々前記外部クロック信号の4クロック周期及び6クロック周期に対応する
ことを特徴とする請求項28に記載のメモリシステム。 - 前記半導体メモリが、前記カラムコマンド間の間隔(tCCD)が前記外部クロック信号の4クロック周期である場合、前記基本リードレイテンシに前記ハーフレイテンシを付加して、前記カラムコマンド間の間隔(tCCD)が前記外部クロック信号の6クロック周期である場合、前記基本リードレイテンシに前記ハーフレイテンシを付加しない
ことを特徴とする請求項29に記載のメモリシステム。 - 前記半導体メモリ装置が、連続する前記カラムコマンドのうち、最初の前記カラムコマンドに対しては前記基本リードレイテンシに前記ハーフレイテンシを付加しない
ことを特徴とする請求項30に記載のメモリシステム。 - 前記メモリコントローラが、
連続的な前記カラムコマンドを伝送する場合、前記カラムコマンド間の間隔(tCCD)が一定のクロック間隔で伝送し、
同じ論理レベルの前記ハーフレイテンシ選択情報信号を伝送する
ことを特徴とする請求項26に記載のメモリシステム。 - 前記メモリコントローラが、4ビットバースト長伝送モードまたは8ビットバースト長伝送モードで連続的な前記カラムコマンドを一定の間隔で伝送する
ことを特徴とする請求項32に記載のメモリシステム。 - 前記半導体メモリ装置が、前記基本リードレイテンシに応答してデータをラッチし、前記外部クロック信号の1クロック周期と等しい遅延量で前記ラッチされたデータを遅延させずに、前記ハーフレイテンシ選択情報信号に応答して、前記ラッチされたデータまたは遅延された前記ラッチされたデータを出力する
ことを特徴とする請求項33に記載のメモリシステム。 - 前記基本リードレイテンシが、モードレジスターセットを介して設定される
ことを特徴とする請求項26に記載のメモリシステム。 - 前記ハーフレイテンシ選択情報信号が、ピンを介して連続的に印加される
ことを特徴とする請求項26に記載のメモリシステム。
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KR100673904B1 (ko) * | 2005-04-30 | 2007-01-25 | 주식회사 하이닉스반도체 | 반도체메모리소자 |
JP4234126B2 (ja) * | 2005-09-28 | 2009-03-04 | インターナショナル・ビジネス・マシーンズ・コーポレーション | メモリ、メモリ・アクセス制御方法 |
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KR100866958B1 (ko) * | 2007-02-08 | 2008-11-05 | 삼성전자주식회사 | 고속 dram의 정확한 독출 레이턴시를 제어하는 방법 및장치 |
JP2009020932A (ja) * | 2007-07-10 | 2009-01-29 | Elpida Memory Inc | レイテンシカウンタ及びこれを備える半導体記憶装置、並びに、データ処理システム |
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