CN101149961B - 用于控制存储器接口的设备和方法 - Google Patents

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CN101149961B CN2007101087303A CN200710108730A CN101149961B CN 101149961 B CN101149961 B CN 101149961B CN 2007101087303 A CN2007101087303 A CN 2007101087303A CN 200710108730 A CN200710108730 A CN 200710108730A CN 101149961 B CN101149961 B CN 101149961B
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Abstract

提供用于控制存储器接口的设备和方法。该设备包括存储器控制器，用于控制存储器；和时钟产生器，用于将***总线时钟信号和存储器时钟信号施加到存储器控制器。存储器控制器将具有高于***总线时钟信号的频率的频率的存储器时钟信号施加到存储器。因此，在使用具有高操作速度的存储器的同时，可以以与制造常规芯片级***(SOC)相当的成本和努力获得高数据传送带宽。

Description

用于控制存储器接口的设备和方法
相关专利申请的交叉引用
本申请要求于2006年10月30在韩国知识产权局提交的韩国专利申请第10-2006-0105631号的权益，以及于2006年9月20日在美国专利和商标局提交美国临时专利申请No.60/845774的权益，通过引用将其全部内容合并在此。
技术领域
与本发明一致的设备和方法涉及控制存储器接口，特别地，涉及控制存储器接口来增加存储器接口中的数据传送带宽。
背景技术
近来，大多数数字装置使用便宜的同步动态随即存取存储器(SDRAM)作为主数据存储单元。根据每个SDRAM时钟脉冲的数据率，将SDRAM分为单数据率(SDR)SDRAM和双数据率(DDR)SDRAM。在SDR SDRAM和DDR SDRAM二者中，与时钟信号同步地写入或读取数据。在芯片级***(system-on-chip，SOC)中的常规SDRAM控制器通过将SDRAM时钟与***总线时钟同步，也就是通过使用具有相同频率的时钟处理输入和输出。
图1是用于控制SDRAM接口100的常规设备的方框图。参照图1，多个主模块103和SDRAM控制器102连接到***总线104，并且SDRAM101连接到SDRAM控制器102。响应于***总线时钟信号经由***总线104从主模块103向SDRAM控制器102传送或接收数据。SDRAM时钟信号与***总线时钟信号同步处理SDRAM控制器102和SDRAM101之间的数据输入/输出。将SDRAM时钟信号施加到SDRAM101以便在SDR控制器102和SDRAM101之间传送数据。
图2图解常规SDRAM控制器202的时钟信号和数据传送/接收路径。参照图2，将从***总线201传送到SDRAM控制器202的***总线时钟信号经由缓冲器203输入到SDRAM。响应于***总线时钟信号将写入数据通过缓冲器204写入到SDRAM中。响应于***总线时钟信号将数据选通(datastrobe)信号DQS通过缓冲器206输出到SDRAM。该数据选通信号DQS还被90°/180°移位延迟(shift delay)单元207进行90°/180°移位延迟。以如下方式读取存储在SDRAM中的数据：所述读取数据被经90°/180°移位延迟的数据选通信号锁定并被发送到触发器(flip flop)205。与***总线时钟信号同步将SDRAM的读取数据传送到SDRAM控制器202，因此与***总线时钟信号同步操作的SDRAM控制器202可以轻松地遵循用于控制SDRAM接口的设备的内部定时。因此，在数据输入/输出定时方面上，很容易设计SDRAM控制器，因此广泛使用SDRAM控制器。
图3是常规DDR SDRAM的数据写入操作的定时图。参照图3，因为***总线时钟信号和SDRAM时钟信号CK具有相同的频率，因此以与***总线时钟信号相同的频率将数据DQ输入到SDRAM或从SDRAM输出。
然后，为了升高用于在SDRAM控制器和SDRAM之间传输数据的SDRAM时钟信号的频率，以升高数据传送率，必须升高连接到***总线的主模块的操作频率。因此，很难或不可能设计用于控制SDRAM接口的设备。
虽然近来已经开发了诸如DDR2SDRAM、DDR3SDRAM和RambusDRAM之类的高速存储器，而且其形成提高***性能的基础，但是必须升高***总线时钟信号的频率，以便使用具有较高时钟频率的SDRAM。因此，存在对于中低价SOC使用SDRAM的限制，这是因为针对芯片尺寸的过大开销、高功耗以及制造成本的增加。
发明内容
本发明提供用于控制存储器接口的设备和方法，其将具有高于***总线时钟信号的频率的存储器时钟信号施加到存储器来获得较高的数据传送带宽，而其具有关于制造常规SOC相同的成本和努力。
根据本发明的一个方面，提供用于控制存储器接口的设备，包括存储器控制器，用于控制存储器；和时钟产生器，其连接到存储器控制器，并且将***总线时钟信号和存储器时钟信号施加到存储器控制器。存储器控制器将具有高于***总线时钟信号的频率的频率的存储器时钟信号施加到存储器。
存储器可以是SDRAM，该SDRAM是SDR SDRAM、DDR SDRAM、DDR2SDRAM、DDR3SDRAM和Rambus SDRAM中的一种。
存储器时钟信号的频率可以对应于***总线时钟信号的频率的整数倍。
存储器控制器可以包括第一先进先出(FIFO)存储器，其响应于***总线时钟信号缓冲从***总线接收到的写入数据，并且响应于存储器时钟信号将写入数据输出到存储器。
第一先进先出存储器可以包括接收***总线时钟信号的第一时钟输入部分、接收存储器时钟信号的第二时钟输入部分、响应于***总线时钟信号接收写入数据的数据输入部分和响应于存储器时钟信号输出写入数据的数据输出部分。
存储器控制器可以包括第二FIFO存储器，其响应于存储器时钟信号缓冲从存储器读取的数据，并且响应于***总线时钟信号输出读取数据到***总线。
第二FIFO存储器可以包括接收***总线时钟信号的第一时钟输入部分、接收存储器时钟信号的第二时钟输入部分、响应于存储器时钟信号接收读取数据的数据输入部分和响应于***总线时钟信号输出读取数据的数据输出部分。
时钟产生器可以位于存储器控制器外部或内部。
可以使用锁相环(PLL)或延迟锁定环(DLL)制造时钟产生器。
存储器控制器可以位于SOC外部或内部。
根据本发明的另一方面，提供用于控制存储器接口的设备，包括存储器控制器，其控制存储器；和时钟产生器，其产生***总线时钟信号和具有高于***总线时钟信号的频率的频率的存储器时钟信号。存储器控制器包括有限状态机，其从时钟产生器接收***总线时钟信号，并且响应于***总线时钟信号以合并状态输出控制信号或地址信号；和控制/地址信号产生器，用于从时钟产生器接收存储器时钟信号，并且将从有限状态机接收到的合并状态(integrated states)的详细状态顺序地输出到存储器。
存储器可以是SDRAM，其为从SDR SDRAM、DDR、SDRAM、DDR2SDRAM、DDR3 SDRAM和Rambus SDRAM组成的组中选择出的SDRAM。
该设备还可以包括定时寄存器，其将交流(AC)定时参数传送到控制/地址信号产生器。
控制/地址信号产生器可以将合并状态的相应状态顺序地输出到存储器来满足从定时寄存器接收到的AC定时参数。
可以使用PLL或DLL制作时钟产生器。
存储器时钟信号的频率可以对应于***总线时钟信号的频率的整数倍。
合并状态可以包括至少两个状态。
可以按顺序设置在合并状态中包含的详细状态。
根据本发明的另一方面，提供一种控制存储器接口的方法，包括：从时钟产生器接收***总线时钟信号和具有高于***总线时钟信号的频率的频率的存储器时钟信号；和将存储器信号施加到存储器。
存储器可以是SDRAM，其为从SDR SDRAM、DDR SDRAM、DDR2SDRAM、DDR3 SDRAM和Rambus SDRAM组成的组中选择出的SDRAM。
存储器时钟信号的频率可以对应于***总线时钟信号的频率的整数倍。
该方法还包括缓冲从***总线接收到的写入数据，并且响应于存储器时钟信号将写入数据输出到存储器。
该方法还可以包括缓冲从存储器读取的数据，并且响应于***总线时钟信号将读取数据传送到***总线。
可以在存储器控制器外部或内部产生***总线时钟信号或存储器时钟信号。
附图说明
通过参照所附附图详细描述示例性实施例，本发明的以上和其它特征将变得更加清楚，在附图中：
图1是用于控制SDRAM接口的常规设备的方框图；
图2图解常规SDRAM控制器的时钟信号和数据传送/接收路径；
图3是常规DDR SDRAM的数据写入操作的定时图；
图4图解根据本发明示例性实施例的在用于控制SDRAM接口的设备中控制写入数据和读取数据的部分；
图5是根据本发明示例性实施例的DDR SDRAM的读取操作的定时图；
图6图解根据本发明示例性实施例的在用于控制SDRAM接口的设备中对控制信号或地址信号进行控制的部分；
图7是图解当从状态CAS到状态CAS(tCCD)的延迟时间对应于2*时钟周期时间(tCK)时产生伪周期的定时图；
图8概念性图解当***总线时钟信号对SDRAM时钟信号的比值为1:n时AC定时参数的变化；
图9图解当***总线时钟信号对SDRAM时钟信号的比值为1:4时在单一***总线时钟周期传送到SDRAM的状态；
图10图解根据本发明示例性实施例的当***总线时钟信号对SDRAM时钟信号的比值为1:n时从有限状态机输出的合并状态；
图11是根据本发明示例性实施例的用于控制SDRAM接口的方法的流程图；
图12A是根据本发明示例性实施例的用于控制SDRAM接口的方法中控制写入数据的操作的流程图；和
图12B是根据本发明示例性实施例的用于控制SDRAM接口的方法中控制读取数据的操作的流程图。
具体实施方式
将参照显示本发明的示例性实施例的附图更加详细地描述本发明。然而，可以以多种不同的形式实施本发明，并且不应理解为限制到这里阐明的示例性实施例；相反，提供这些示例性实施例使得公开更加彻底和完整，并且将本发明的原理完全传递给本领域技术人员。在全部附图中，相同附图标记表示相同元件。
图4图解根据本发明示例性实施例的在用于控制SDRAM接口400的设备中控制写入数据或读取数据的部分。参照图4，时钟产生器403产生用于将数据传送到SOC的***总线时钟信号。此外，时钟产生器403产生用于SDRAM404和SDRAM控制器402之间的SDRAM接口的SDRAM时钟信号CK。将SDRAM时钟信号CK施加到SDRAM404，以便在SDRAM404和SDRAM控制器402之间传送数据。可以用PLL或DLL制作时钟产生器403。
将由时钟产生器403产生的SDRAM时钟信号CK通过SDRAM控制器402和SDRAM接口传送到SDRAM404。时钟产生器403可以位于SDRAM控制器402外部或内部。
SDRAM404包括向其施加同步时钟信号的Rambus DRAM，以及SDRSDRAM、DDR SDRAM、DDR2 SDRAM和DDR3 SDRAM。SDRAM404在SOC的主模块的请求下写入或读取数据，并且SDRAM控制器402控制写入和读取操作。将从时钟产生器403传送到SDRAM控制器402的SDRAM时钟信号CK经由缓冲器407输入到SDRAM404。响应于SDRAM时钟信号CK通过缓冲器408将写入数据写入SDRAM404。响应于SDRAM时钟信号CK通过缓冲器410将数据选通信号DQS输出到SDRAM404。还由90°/180°移位延迟单元411将数据选通信号DQS进行90°/180°移位延迟。以如下方式读取存储在SDRAM404中的数据：由经90°/180°移位延迟的数据选通信号将读取数据锁定，并且发送到触发器409。
由于SDRAM404与所施加的时钟的频率同步地读取或写入数据，所以SDRAM404与从时钟产生器403传送来的SDRAM时钟信号CK的频率同步地读取或写入数据。因此，例如当将具有***总线时钟信号的整数倍的频率的SDRAM时钟信号CK施加到SDRAM404时，SDRAM404的数据传送率以***总线时钟信号的整数倍增加。
SDRAM控制器402控制将从主模块通过***总线401传送来的数据写入到SDRAM404的操作以及读取存储在SDRAM404中的数据的操作。SDRAM控制器402可以位于SOC外部/内部。
SDRAM控制器402不仅接收***总线时钟信号，而且接收具有***总线时钟信号的整数倍的频率的SDRAM时钟信号CK。如上所述，用于写入和读取SDRAM数据的SDRAM时钟信号CK的频率与用到SOC中的***总线时钟信号的频率不同。因此，用于控制SDRAM接口400的设备可以包括用于在具有不同频率的时钟域(clock domain)中缓冲数据的FIFO存储器。
如图4所示，第一FIFO存储器405响应于***总线时钟信号缓冲从***总线401接收到的写入数据，并且响应于SDRAM时钟信号CK将该写入数据输出到SDRAM404。为了实现这种情况，第一FIFO存储器405包括用于接收***总线时钟信号和SDRAM时钟信号CK的时钟输入部分、用于响应于***总线时钟信号接收写入数据的数据输入部分和响应于SDRAM时钟信号CK输出所接收到的写入数据的数据输出部分。第一FIFO存储器405包含在用于控制SDRAM接口400的设备中，以便实现定时闭合(timingclosure)，并且以低时钟频率接收写入数据并以高时钟频率将写入数据输出到SDRAM404来实现定时闭合。
第二FIFO存储器406响应于SDRAM时钟信号CK缓冲从SDRAM404读取的数据，并且响应于***总线时钟信号将读取数据输出到***总线401。第二FIFO存储器406包括接收***总线时钟信号的第一时钟输入部分、接收SDRAM时钟信号CK的第二时钟输入部分、响应于SDRAM时钟信号CK接收读取数据的数据输入部分和响应于***总线时钟信号输出所接收到的读取数据的数据输出部分。也就是，第二FIFO存储器406以高时钟频率从SDRAM404接收读取数据，并且以低时钟频率输出读取数据。
如上所述，在SOC看来，仅在数据输入/输出部分中响应于具有高于***总线时钟信号的频率的SDRAM时钟信号CK传送并接收数据。结果，SOC的开销不会显著增加。
图5是根据本发明示例性实施例的DDR SDRAM的读取操作的定时图。图5图解SDRAM时钟信号CK的频率是***总线时钟信号的频率的二倍的情况。由于***总线时钟信号的频率与SDRAM时钟信号CK的频率的比值为1:2，因此以***总线时钟信号二倍的频率将数据DQ输入到SDRAM404，并将其从SDRAM404输出。因此，虽然用在SDRAM控制器402和SDRAM404之间的SDRAM时钟信号CK的频率被增加以升高数据传送率，但是保持连接到***总线401的模块的操作频率。
图6图解根据本发明示例性实施例的在用于控制SDRAM接口的设备400中对控制信号或地址信号进行控制的部分。在图6中图解的用于控制SDRAM接口的设备400、SDRAM控制器402、时钟产生器403和SDRAM404分别对应于图4中图解的用于控制SDRAM接口的设备400、SDRAM控制器402、时钟产生器403和SDRAM404。
参照图6，时钟产生器403产生用于将数据传送到SOC中的***总线时钟信号，并且将***总线时钟信号传送到SDRAM控制器402的有限状态机601。此外，时钟产生器403产生用于SDRAM404和SDRAM控制器402之间的SDRAM接口的SDRAM时钟信号CK，并且将SDRAM时钟信号CK传送到控制/地址信号产生器602。可以使用PLL或DLL制造时钟产生器403。
SDRAM控制器402的有限状态机601对通过***总线从主模块传送来的、要施加到SDRAM404的控制信号和地址信号进行控制。
SDRAM控制器402的有限状态机601与***总线时钟信号同步操作，因此响应于***总线时钟信号将控制信号或地址信号输入到SDRAM404。然而，虽然将***总线时钟信号施加到SDRAM控制器402的有限状态机601，但是根据本发明的示例性实施例，将具有***总线时钟信号的整数倍的频率的SDRAM时钟信号CK施加到SDRAM接口。因此，应该与SDRAM时钟信号CK同步地将控制信号或地址信号施加到SDRAM404。这在SDRAM接口中产生伪周期。图7是图解当tCCD(从状态CAS到状态CAS的延迟时间)对应于2*tCK时产生伪周期的定时图。
图8图解当***总线时钟信号与SDRAM时钟信号CK的比值为1:n时AC定时参数的变化，以便消除伪周期。参照图8，假设当将具有与***总线时钟信号相同频率的SDRAM时钟信号CK施加到SDRAM404时，AC定时参数是tRRD、tRCD和tCCD。AC定时参数tRRD表示从状态RAS到状态RAS的延迟时间，AC定时参数tRCD表示从状态RAS到CAS的延迟时间，而AC定时参数tCCD表示从状态CAS到CAS的延迟时间。当***总线时钟信号与SDRAM时钟信号CK的比值为1:n时，必须将AC定时参数降低到tRRD/n、tRCD/n、和tCCD/n。然而，SDRAM控制器402的有限状态机601与***总线时钟信号同步操作，因此每个状态跃迁(transition)的最小周期对应于单一***总线时钟周期。因此，当施加到SDRAM404的控制信号或地址信号在单一***总线时钟周期内变化时，不能表示控制信号或地址信号的状态。
因此，如果tRRD/n、tRCD/n或tCCD/n小于单一***总线时钟周期，则将至少两个经跃迁的状态合并到一个状态中。有限状态机601在单一***总线时钟周期输出合并状态，以将单一***总线时钟周期内经跃迁的至少两个详细状态传送到SDRAM404。这里，为了提供(grant)信号施加的顺序，有限状态机601为每个状态设置顺序，并且将其发送到控制/地址信号产生器602。
因为将SDRAM控制器402的时钟域分为两个，因此控制/地址信号产生器602产生应该由SDRAM控制器402施加到SDRAM404的控制信号或地址信号。控制/地址信号产生器602响应于具有高于***总线时钟信号的SDRAM时钟信号CK将控制信号或地址信号施加到SDRAM404。
图9图解当***总线时钟信号与SDRAM时钟信号CK的比值为1:4时在单一***总线时钟周期传送到SDRAM404的状态。控制/地址信号产生器602响应于SDRAM时钟信号CK将从有限状态机601接收到的合并状态的详细状态输出到SDRAM404。
当控制/地址信号产生器602将控制信号或地址信号输出到SDRAM404，定时寄存器604使控制/地址信号产生器602遵循最小AC定时。也就是，当控制/地址信号产生器602利用小于SDRAM404的最小延迟的延迟传送控制信号或地址信号时，由于以比SDRAM404可以处理的速度更快的速度传送控制信号或地址信号，因此产生数据错误(其称为AC定时破坏)。因此，在定时寄存器604中预先设置的AC参数(例如，tRRD/n、tRCD/n、或tCCD/n)(其为最小延迟)被传送到控制/地址信号产生器602，并且控制/地址信号产生器602根据AC参数以合适的定时将控制信号或地址信号传送到SDRAM404。
图10图解根据本发明示例性实施例的当***总线时钟信号与SDRAM时钟信号的比值为1:n时从有限状态机601输出的合并状态。参照图10，合并从有限状态机601输出的n个状态，并且依次输入到控制/地址信号产生器602，而控制/地址信号产生器602将合并状态的详细状态顺序输出到SDRAM404来满足AC参数。
图11是根据本发明示例性实施例的用于控制SDRAM控制器中的SDRAM接口的方法的流程图。参照图11，时钟产生器403产生***总线时钟信号和SDRAM时钟信号CK。这里，SDRAM时钟信号CK的频率高于***总线时钟信号的频率，以便升高SDRAM接口的输出传送率。可以在SDRAM控制器402外部或内部产生***总线时钟信号和SDRAM时钟信号CK。
在操作1101，SDRAM控制器402经由***总线401接收SDRAM时钟信号CK和由时钟产生器403产生的***总线时钟信号。从***总线401传送到SDRAM控制器402的数据输入响应于***总线时钟。然后，在操作1102，SDRAM控制器402将所接收到的SDRAM时钟信号CK输入到SDRAM404。因此，可以响应于具有高于***总线时钟信号的频率的SDRAM时钟信号CK写入或读取数据。
图12A是根据本发明另一示例性实施例的在SDRAM控制器中用于控制SDRAM接口的方法的流程图。参照图12A，除了图11所示的操作1101和1102之外，该方法还包括操作1201，在该操作1201中，缓冲从***总线401接收到的写入数据，并且响应于SDRAM时钟信号CK将写入数据输出到SDRAM404。图12B是根据本发明另一示例性实施例的在SDRAM控制器中用于控制SDRAM接口的方法的流程图。参照图12B，除了图11所示的操作1101和1102之外，该方法还包括操作1202，在该操作1202中，缓冲从SDRAM404读取的数据，并且响应于***总线时钟信号将读取数据传送到***总线401。
也就是，由于用于将写入并将SDRAM数据读取到SOC的SDRAM时钟信号的频率与所使用的***总线时钟信号的频率不同，因此SDRAM控制器402将数据缓冲在FIFO存储器中，以便在具有不同频率的时钟域传送数据。
如上所述，根据本发明示例性实施例的用于控制存储器接口的设备将具有高于***总线时钟信号的频率的存储器时钟信号施加到存储器接口(该信号被施加到存储器控制器)。因此，在使用具有较高操作速度的存储器的同时，可以以与制造常规SOC相同的成本和努力来获得更高的数据传送带宽。
此外，根据本发明的用于控制存储器接口的设备的示例性实施例，有限状态机将合并状态发送到控制/地址信号产生器，而控制/地址信号产生器根据***总线时钟信号的频率与存储器时钟信号的频率的比值，顺序输出合并状态的详细状态来基于AC定时参数满足最小延迟，以消除伪周期，并且获得高控制/地址信号传送带宽。
虽然已经参照其示例性实施例特地显示和描述了本发明，但是本领域技术人员将理解，可以对其作出各种形式的改变及其细节，而不背离所附权利要求限定的本发明的宗旨和范围。

Claims (22)

1.一种用于控制存储器接口的设备，包括：
存储器控制器，用于控制存储器；和
时钟产生器，用于将***总线时钟信号和存储器时钟信号施加到存储器控制器，
其中存储器控制器将具有高于***总线时钟信号的频率的频率的存储器时钟信号施加到存储器，
其中存储器控制器包括第一先进先出(FIFO)存储器，其响应于***总线时钟信号缓冲从***总线接收到的写入数据，并且响应于存储器时钟信号将写入数据输出到存储器。
2.如权利要求1所述的设备，其中存储器是从由单数据率(SDR)同步动态随机存取存储器(SDRAM)、双数据率(DDR)SDRAM、DDR2SDRAM、DDR3SDRAM和Rambus DRAM组成的组中选出的SDRAM。
3.如权利要求1所述的设备，其中存储器时钟信号的频率对应于***总线时钟信号的频率的整数倍。
4.如权利要求1所述的设备，其中第一FIFO存储器包括：
第一时钟输入部分，其接收***总线时钟信号；
第二时钟输入部分，其接收存储器时钟信号；
数据输入部分，其响应于***总线时钟信号接收写入数据；和
数据输出部分，其响应于存储器时钟信号输出写入数据。
5.如权利要求1所述的设备，其中存储器控制器包括第二FIFO存储器，其响应于存储器时钟信号缓冲从存储器读取的数据，并且响应于***总线时钟信号将读取数据输出到***总线。
6.如权利要求5所述的设备，其中第二FIFO存储器包括：
第一时钟输入部分，其接收***总线时钟信号；
第二时钟输入部分，其接收存储器时钟信号；
数据输入部分，其响应于存储器时钟信号接收读取数据；和
数据输出部分，其响应于***总线时钟信号输出读取数据。
7.如权利要求1所述的设备，其中时钟产生器位于存储器控制器外部或内部。 
8.如权利要求1所述的设备，其中时钟产生器包括锁相环(PLL)或延迟锁定环(DLL)。
9.如权利要求1所述的设备，其中存储器控制器可以位于芯片级***(SOC)外部或内部。
10.一种用于控制存储器接口的设备，包括：
存储器控制器，其控制存储器；和
时钟产生器，其产生***总线时钟信号和具有高于该***总线时钟信号的频率的频率的存储器时钟信号，
其中存储器控制器包括：
有限状态机，其从时钟产生器接收***总线时钟信号，并且响应于***总线时钟信号以合并状态输出控制信号或地址信号；和
控制/地址信号产生器，用于从时钟产生器接收存储器时钟信号，并且将从有限状态机接收到的合并状态的详细状态顺序地输出到存储器。
11.如权利要求10所述的设备，其中存储器是从SDR SDRAM、DDR、SDRAM、DDR2SDRAM、DDR3SDRAM和Rambus SDRAM组成的组中选择出的SDRAM。
12.如权利要求10所述的设备，还包括定时寄存器，其将交流(AC)定时参数传送到控制/地址信号产生器。
13.如权利要求10所述的设备，其中时钟产生器是PLL或DLL。
14.如权利要求10所述的设备，其中控制/地址信号产生器将合并状态的详细状态顺序地输出到存储器来满足从定时寄存器接收到的AC定时参数。
15.如权利要求10所述的设备，其中存储器时钟信号的频率对应于***总线时钟信号的频率的整数倍。
16.如权利要求10所述的设备，其中合并状态包括至少两个详细状态。
17.如权利要求16所述的设备，其中按顺序设置在合并状态中包含的详细状态。
18.一种控制存储器接口的方法，包括：
从时钟产生器接收***总线时钟信号和具有高于该***总线时钟信号的频率的频率的存储器时钟信号；
将存储器时钟信号施加到存储器；
缓冲从***总线接收到的写入数据；和 
响应于存储器时钟信号将写入数据输出到存储器。
19.如权利要求18所述的方法，其中存储器是从SDR SDRAM、DDR、SDRAM、DDR2SDRAM、DDR3SDRAM和Rambus SDRAM组成的组中选择出的SDRAM。
20.如权利要求18所述的方法，其中存储器时钟信号的频率对应于***总线时钟信号的频率的整数倍。
21.如权利要求18所述的方法，还包括：
缓冲从存储器读取的数据；和
响应于***总线时钟信号将读取数据传送到***总线。
22.如权利要求18所述的方法，其中在存储器控制器外部或内部产生***总线时钟信号或存储器时钟信号。 
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