KR20210028856A - 컬럼 제어회로 및 이를 포함하는 반도체 장치 - Google Patents

컬럼 제어회로 및 이를 포함하는 반도체 장치 Download PDF

Info

Publication number
KR20210028856A
KR20210028856A KR1020190109925A KR20190109925A KR20210028856A KR 20210028856 A KR20210028856 A KR 20210028856A KR 1020190109925 A KR1020190109925 A KR 1020190109925A KR 20190109925 A KR20190109925 A KR 20190109925A KR 20210028856 A KR20210028856 A KR 20210028856A
Authority
KR
South Korea
Prior art keywords
signal
read command
output
column
column access
Prior art date
Application number
KR1020190109925A
Other languages
English (en)
Inventor
추경호
임수빈
주용석
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020190109925A priority Critical patent/KR20210028856A/ko
Priority to US16/809,266 priority patent/US11049534B2/en
Priority to CN202010285349.XA priority patent/CN112447211A/zh
Publication of KR20210028856A publication Critical patent/KR20210028856A/ko
Priority to US17/331,368 priority patent/US11527273B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/005—Transfer gates, i.e. gates coupling the sense amplifier output to data lines, I/O lines or global bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

본 기술은 컬럼 억세스 차단신호의 비 활성화 시 입출력 스트로브 신호를 활성화시키고, 상기 컬럼 억세스 차단신호의 활성화 시 상기 입출력 스트로브 신호를 비 활성화시키도록 구성된 컬럼 제어신호 생성회로; 및 갭 리스 리드명령이 입력되면 상기 컬럼 억세스 차단신호를 활성화시키고, 상기 갭 리스 리드명령 중에서 N(이때, N은 2 보다 큰 자연수) 번째의 리드 명령에 해당하는 구간 동안 상기 컬럼 억세스 차단신호를 비 활성화시키도록 구성된 컬럼 억세스 차단신호 생성회로를 포함하며, 상기 갭 리스 리드 명령은 동일한 어드레스 신호에 따라 2회 이상 연속 입력되는 리드 명령일 수 있다.

Description

컬럼 제어회로 및 이를 포함하는 반도체 장치{COLUMN ACCESS CONTROL CIRCUIT AND SEMICONDUCTOR APPARATUS INCLUDING THE SAME}
본 발명은 반도체 회로에 관한 것으로서, 특히 컬럼 제어회로 및 이를 포함하는 반도체 장치에 관한 것이다.
반도체 회로 예를 들어, 그래픽용 메모리는 성능 향상을 위해 동일 어드레스에 대한 연속적인 리드 동작(이하, Gap-less 리드 동작)을 지원한다.
갭 리스 리드 동작의 스펙으로서, tCCD(Column to Column Delay) 2CLK를 지원한다.
즉, 동일 어드레스에 대한 2CLK 간격의 연속적인 리드 동작을 지원한다.
그러나 동일 어드레스에 대한 연속적인 리드 동작은 디벨롭(Develop) 및 차지 쉐어링을 위한 시간이 부족하여 비트 라인(BL)과 비트 바 라인(BLB)의 데이터가 원래의 레벨과 반대로 바뀌게 되는 문제를 유발할 수 있다.
본 발명의 실시예는 안정적이고 신뢰성 있는 갭 리스 리드 동작이 가능한 컬럼 제어회로 및 이를 포함하는 반도체 장치를 제공한다.
본 발명의 실시예는 컬럼 억세스 차단신호의 비 활성화 시 입출력 스트로브 신호를 활성화시키고, 상기 컬럼 억세스 차단신호의 활성화 시 상기 입출력 스트로브 신호를 비 활성화시키도록 구성된 컬럼 제어신호 생성회로; 및 갭 리스 리드명령이 입력되면 상기 컬럼 억세스 차단신호를 활성화시키고, 상기 갭 리스 리드명령 중에서 N(이때, N은 2 보다 큰 자연수) 번째의 리드 명령에 해당하는 구간 동안 상기 컬럼 억세스 차단신호를 비 활성화시키도록 구성된 컬럼 억세스 차단신호 생성회로를 포함하며, 상기 갭 리스 리드 명령은 동일한 어드레스 신호에 따라 2회 이상 연속 입력되는 리드 명령일 수 있다.
본 발명의 실시예는 컬럼 선택신호에 따라 데이터를 출력하도록 구성된 메모리 셀 어레이 영역; 상기 메모리 셀 어레이 영역에서 출력된 데이터를 입출력 스트로브 신호에 따라 글로벌 데이터 라인으로 전송하도록 구성된 데이터 버스 센스앰프; 및 갭 리스 리드명령이 입력되면 상기 입출력 스트로브 신호를 비 활성화시키되, 상기 갭 리스 리드명령 중에서 N(이때, N은 2 보다 큰 자연수) 번째의 리드 명령에 해당하는 구간 동안 상기 입출력 스트로브 신호를 활성화시키도록 구성된 컬럼 제어회로를 포함할 수 있다.
본 기술은 안정적이고 신뢰성 있는 갭 리스 리드 동작이 가능하여 반도체 장치의 성능을 높일 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성을 나타낸 도면,
도 2는 도 1의 메모리 셀 어레이 영역의 구성을 나타낸 도면,
도 3은 본 발명의 실시예에 따른 컬럼 제어회로의 구성을 나타낸 도면,
도 4는 도 3의 비교 회로의 구성을 나타낸 도면,
도 5는 도 3의 컬럼 제어신호 생성회로의 구성을 나타낸 도면,
도 6은 본 발명의 실시예에 따른 컬럼 억세스 동작을 나타낸 타이밍도,
도 7은 본 발명의 다른 실시예에 따른 컬럼 제어회로의 구성을 나타낸 도면이고,
도 8은 본 발명의 다른 실시예에 따른 컬럼 억세스 동작을 나타낸 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성을 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 장치(1)는 메모리 셀 어레이 영역(10), 데이터 버스 센스앰프(20) 및 컬럼 제어회로(100)를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치(1)는 입출력 패드 어레이(30), 리드 패스(40), 커맨드/어드레스 패드 어레이(50), 주변 회로(60) 및 글로벌 데이터 라인 래치(이하, GIO 래치)(70)를 더 포함할 수 있다.
메모리 셀 어레이 영역(10)은 컬럼 선택신호(YI)에 따라 컬럼 패스가 연결되어, 리드 명령에 따른 데이터를 출력할 수 있다.
메모리 셀 어레이 영역(10)은 비트 라인 쌍(비트 라인과 비트 바 라인)과 워드 라인에 연결된 복수의 메모리 셀 및 컬럼 선택신호(YI)에 따라 연결되는 컬럼 스위칭 회로를 포함할 수 있으며, 이는 도 2를 참조하여 설명하기로 한다.
데이터 버스 센스앰프(20)는 메모리 셀 어레이 영역(10)에서 출력된 데이터를 입출력 스트로브 신호(IOSTB)에 따라 글로벌 데이터 라인(GIO)으로 전송할 수 있다.
컬럼 제어회로(100)는 갭 리스 리드명령이 입력되면 컬럼 선택신호(YI) 및 입출력 스트로브 신호(IOSTB)를 비 활성화시키되, 갭 리스 리드명령 중에서 N(이때, N은 2 보다 큰 자연수) 번째의 리드 명령에 해당하는 구간 동안 컬럼 선택신호(YI) 및 입출력 스트로브 신호(IOSTB)를 활성화시키도록 구성될 수 있다.
갭 리스 리드 명령은 동일한 어드레스 신호에 따라 2회 이상 연속 입력되는 리드 명령으로 정의될 수 있다.
입출력 패드 어레이(30)는 데이터의 입력 및 출력을 위한 복수의 DQ 패드들을 포함할 수 있다.
리드 패스(40)는 글로벌 데이터 라인(GIO)으로 전송되는 데이터가 입출력 패드 어레이(30)를 통해 출력되도록 하기 위한 일련의 신호 처리를 위한 회로 구성들(예를 들어, 다중화기, 파이프 래치 등)을 포함할 수 있다.
커맨드/어드레스 패드 어레이(50)는 커맨드와 어드레스 또는 커맨드 및 어드레스가 통합된 신호를 입력 받기 위한 복수의 C/A 패드들을 포함할 수 있다.
주변 회로(60)는 커맨드/어드레스 패드 어레이(50)을 통해 입력된 커맨드 및 어드레스를 처리하기 위한 회로 구성들(예를 들어, 디코더 등)을 포함할 수 있다.
컬럼 제어회로(100)는 주변 회로(60)에 포함될 수 있으며, 이는 일 예를 든 것일 뿐, 반도체 장치(1)의 다른 영역에 포함되는 것도 가능하다.
GIO 래치(70)는 글로벌 데이터 라인(GIO)의 데이터 레벨을 래치할 수 있다.
GIO 래치(70)는 리드 패스(40)에 포함될 수 있으며, 이는 일 예를 든 것일 뿐, 반도체 장치(1)의 다른 영역에 포함되는 것도 가능하다.
도 2는 도 1의 메모리 셀 어레이 영역의 구성을 나타낸 도면이다.
도 2를 참조하면, 제 1 데이터 라인 쌍 예를 들어, 비트 라인 쌍(BL, BLB) 중에서 BL과 워드 라인(WL)에 메모리 셀(MC)이 연결될 수 있다.
BL은 비트 라인, BLB은 비트 바 라인이라 칭할 수 있다.
비트 라인 쌍(BL, BLB) 사이 즉, BL과 BLB 사이에 센스 앰프(12)가 연결될 수 있다.
비트 라인 쌍(BL, BLB)과 제 2 데이터 라인 쌍 사이에 컬럼 스위칭 회로(13)가 연결될 수 있다.
컬럼 스위칭 회로(13)는 컬럼 선택신호(YI)가 활성화됨에 따라 즉, 컬럼 선택신호(YI)가 하이 레벨로 천이함에 따라 센스 앰프(12)를 통해 감지 및 증폭된 데이터를 제 2 데이터 라인 쌍으로 전달할 수 있다.
도 3은 본 발명의 실시예에 따른 컬럼 제어회로의 구성을 나타낸 도면이다.
도 3을 참조하면, 컬럼 제어회로(100)의 실시예(100-1)는 컬럼 억세스 차단신호 생성회로(101) 및 컬럼 제어신호 생성회로(170)를 포함할 수 있다.
컬럼 억세스 차단신호 생성회로(101)는 갭 리스 리드명령이 입력되면 컬럼 억세스 차단신호(CX)를 활성화시키도록 구성될 수 있다.
컬럼 제어신호 생성회로(170)는 컬럼 억세스 차단신호(CX)의 비 활성화 시 컬럼 선택신호(YI) 및 입출력 스트로브 신호(IOSTB)를 활성화시키고, 컬럼 억세스 차단신호(CX)의 활성화 시 컬럼 선택신호(YI) 및 입출력 스트로브 신호(IOSTB)를 비 활성화시키도록 구성될 수 있다.
컬럼 억세스 차단신호 생성회로(101)는 제 1 플립플롭(FF1)(110), 비교 회로(120), 제 2 플립플롭(FF2)(130), 제 1 로직 게이트(140), 래치(LT1)(150) 및 제 2 로직 게이트(160)를 포함할 수 있다.
제 1 플립플롭(110)은 외부 리드 커맨드(RCMD)에 따라 어드레스 신호(ADD)를 래치하여 출력할 수 있다.
비교 회로(120)는 어드레스 신호(ADD)와 제 1 플립플롭(110)의 출력 신호를 비교하여 비교 신호(CX_CMP)를 생성할 수 있다.
비교 회로(120)는 이전 외부 리드 커맨드(RCMD)에 따른 어드레스 신호(ADD)와 현재 외부 리드 커맨드(RCMD)에 따른 어드레스 신호(ADD)가 일치하면 비교 신호(CX_CMP)를 하이 레벨로 출력할 수 있다.
제 2 플립플롭(130)은 클럭 신호(CLK)에 따라 외부 리드 커맨드(RCMD)를 래치하여 출력할 수 있다.
제 1 로직 게이트(140)는 라이트 플래그 신호(WTFLAG)와 파워 업 신호(PWRUP)를 논리합하여 출력할 수 있다.
래치(150)는 제 2 플립플롭(130)의 출력 신호에 따라 연속 리드 인식신호(CX_2ND)를 하이 레벨로 셋시키고, 제 1 로직 게이트(140)의 출력 신호에 따라 연속 리드 인식신호(CX_2ND)를 로우 레벨로 리셋시킬 수 있다.
제 2 로직 게이트(160)는 비교 신호(CX_CMP)와 연속 리드 인식신호(CX_2ND)를 논리곱한 결과를 컬럼 억세스 차단신호(CX)로서 출력할 수 있다.
제 2 로직 게이트(160)는 비교 신호(CX_CMP)와 연속 리드 인식신호(CX_2ND)가 모두 하이 레벨이면 컬럼 억세스 차단신호(CX)를 하이 레벨로 활성화시킬 수 있다.
비교 신호(CX_CMP)가 하이 레벨이면 이전 어드레스 신호(ADD)와 현재 어드레스 신호(ADD)가 일치함을 의미하고, 연속 리드 인식신호(CX_2ND)가 하이 레벨이면 외부 리드 커맨드(RCMD)가 2 회 이상 연속 입력됨을 의미한다. 즉, 비교 신호(CX_CMP)와 연속 리드 인식신호(CX_2ND)가 모두 하이 레벨이면 갭 리스 리드 명령으로 인식할 수 있다.
도 4는 도 3의 비교 회로의 구성을 나타낸 도면이다.
도 4를 참조하면, 비교 회로(120)는 부정 배타적 논리합 게이트(NXOR)(121) 및 합산 로직(SUM)(122)을 포함할 수 있다.
부정 배타적 논리합 게이트(121)는 이전과 현재의 어드레스 신호(ADD)를 비트 단위로 비교하여 동일하면 하이 레벨의 신호를 출력할 수 있다.
합산 로직(122)은 부정 배타적 논리합 게이트(121)의 출력 신호를 합산하여 출력할 수 있다.
도 5는 도 3의 컬럼 제어신호 생성회로의 구성을 나타낸 도면이다.
도 5를 참조하면, 컬럼 제어신호 생성회로(170)는 입출력 스트로브 신호 생성회로(171) 및 컬럼 선택신호 생성회로(175)를 포함할 수 있다.
입출력 스트로브 신호 생성회로(171)는 래치(LT2)(172), 인버터(173) 및 로직 게이트(174)를 포함할 수 있다.
래치(172)는 컬럼 억세스 스트로브 신호(CASP)에 따라 컬럼 억세스 차단신호(CX)를 래치하여 출력할 수 있다.
컬럼 억세스 스트로브 신호(CASP)는 외부 리드 커맨드(RCMD)에 따라 생성될 수 있다.
인버터(173)는 래치(172)의 출력 신호를 반전시켜 출력할 수 있다.
로직 게이트(174)는 인버터(173)의 출력 신호와 컬럼 억세스 스트로브 신호(CASP)를 논리곱한 결과를 입출력 스트로브 신호(IOSTB)로서 출력할 수 있다.
입출력 스트로브 신호 생성회로(171)는 컬럼 억세스 차단신호(CX)가 하이 레벨로 활성화되면 입출력 스트로브 신호(IOSTB)를 로우 레벨로 비 활성화시킬 수 있다.
입출력 스트로브 신호 생성회로(171)는 컬럼 억세스 차단신호(CX)가 로우 레벨로 비 활성화되면 컬럼 억세스 스트로브 신호(CASP)에 따라 입출력 스트로브 신호(IOSTB)를 하이 레벨로 활성화시킬 수 있다.
컬럼 선택신호 생성회로(175)는 래치(LT3)(176), 인버터(177), 로직 게이트(178) 및 디코더(YDEC)(179)를 포함할 수 있다.
래치(176)는 컬럼 억세스 스트로브 신호(CASP)에 따라 컬럼 억세스 차단신호(CX)를 래치하여 출력할 수 있다.
인버터(177)는 래치(176)의 출력 신호를 반전시켜 출력할 수 있다.
로직 게이트(178)는 인버터(173)의 출력 신호와 컬럼 억세스 스트로브 신호(CASP)를 논리곱하여 출력할 수 있다.
디코더(179)는 로직 게이트(178)의 출력에 따라 어드레스 신호(ADD)를 디코딩한 결과를 컬럼 선택신호(YI)로서 출력할 수 있다.
한 결과를 입출력 스트로브 신호(IOSTB)로서 출력할 수 있다.
컬럼 선택신호 생성회로(175)는 컬럼 억세스 차단신호(CX)가 하이 레벨로 활성화되면 어드레스 신호(ADD)와 무관하게 컬럼 선택신호(YI)를 로우 레벨로 비 활성화시킬 수 있다.
컬럼 선택신호 생성회로(175)는 컬럼 억세스 차단신호(CX)가 로우 레벨로 비 활성화되면 컬럼 억세스 스트로브 신호(CASP)에 따라 어드레스 신호(ADD)에 해당하는 컬럼 선택신호(YI)를 하이 레벨로 활성화시킬 수 있다.
도 6은 본 발명의 실시예에 따른 컬럼 억세스 동작을 나타낸 타이밍도이다.
도 6을 참조하면, 컬럼 억세스 차단신호(CX)가 로우 레벨로 비 활성화된 경우에는 첫 번째 외부 리드 커맨드(RCMD)에 따라 입출력 스트로브 신호(IOSTB)가 정상적으로 생성된다.
한편, 갭 리스 리드 명령이 입력됨을 감지함에 따라 즉, 두 번째 외부 리드 커맨드(RCMD)에 해당하는 어드레스 신호(ADD)와 첫 번째 외부 리드 커맨드(RCMD)에 해당하는 어드레스 신호(ADD)가 일치함에 따라 컬럼 억세스 차단신호(CX)가 하이 레벨로 활성화될 수 있다.
컬럼 억세스 차단신호(CX)가 하이 레벨로 활성화됨에 따라 그 이후로 입력되는 외부 리드 커맨드(RCMD)에 해당하는 입출력 스트로브 신호(IOSTB)들의 생성이 방지될 수 있다.
갭 리스 리드 명령은 동일 어드레스에 대한 리드 명령이다. 따라서 본 발명의 실시예는 메모리 셀에서 읽어낸 데이터 대신 GIO 래치(70)(도 1 참조)에 래치된 데이터를 리드 데이터로서 입출력 패드 어레이(30)를 통해 반도체 장치(1) 외부로 출력할 수 있다.
본 발명의 실시예는 갭 리스 리드 명령이 인식되면, 메모리 셀 어레이에 대한 컬럼 억세스를 차단하고, 메모리 셀에서 읽어낸 데이터 대신 GIO 래치(70)에 래치된 데이터를 출력함에 따라 종래의 문제 즉, 갭 리스 리드 동작에 따라 비트 라인(BL)과 비트 바 라인(BLB)의 데이터가 원래의 레벨과 반대로 바뀌게 되는 문제를 해결할 수 있다.
이때 글로벌 데이터 라인들(GIO) 중에서 인접한 라인의 물리적 결함에 의한 의도치 않은 누설전류, 예를 들어, 인접한 GIO 사이에 공정상의 오류 등으로 형성된 마이크로 브릿지(Micro Bridge)에 의한 누설전류가 발생될 수 있다.
정상적으로 생성된 입출력 스트로브 신호들(IOSTB)에 따라 데이터 버스 센스앰프(20)가 글로벌 라인(GIO)을 구동하는 경우 글로벌 라인(GIO)의 리프레쉬가 이루어질 수 있다.
그러나 상술한 방식과 같이 갭 리스 리드 동작 시 입출력 스트로브 신호들(IOSTB)의 생성을 차단한 경우 GIO의 누설 전류의 양이 GIO 래치(70)의 구동력을 초과하게 되면 리드 동작 패일을 유발할 수도 있다.
도 7은 본 발명의 다른 실시예에 따른 컬럼 제어회로의 구성을 나타낸 도면이다.
본 발명의 다른 실시예는 갭 리스 리드 동작 시 입출력 스트로브 신호들(IOSTB)의 생성을 차단하되, 그 중 일부의 입출력 스트로브 신호(IOSTB)는 정상적으로 생성되도록 함으로써 GIO의 누설 전류에 의한 리드 동작 패일을 방지할 수 있도록 한 것이다.
도 7을 참조하면, 컬럼 제어회로(100)의 다른 실시예(100-2)는 컬럼 억세스 차단신호 생성회로(102) 및 컬럼 제어신호 생성회로(290)를 포함할 수 있다.
컬럼 억세스 차단신호 생성회로(102)는 갭 리스 리드명령이 입력되면 컬럼 억세스 차단신호(CX)를 활성화시키되, 갭 리스 리드명령 중에서 N(이때, N은 2 보다 큰 자연수) 번째의 리드 명령에 해당하는 구간 동안 컬럼 억세스 차단신호(CX)를 비 활성화시키도록 구성될 수 있다.
컬럼 제어신호 생성회로(290)는 컬럼 억세스 차단신호(CX)의 비 활성화 시 컬럼 선택신호(YI) 및 입출력 스트로브 신호(IOSTB)를 활성화시키고, 컬럼 억세스 차단신호(CX)의 활성화 시 컬럼 선택신호(YI) 및 입출력 스트로브 신호(IOSTB)를 비 활성화시키도록 구성될 수 있다.
컬럼 제어신호 생성회로(290)는 도 3의 컬럼 제어신호 생성회로(170)와 동일하게 구성될 수 있다.
컬럼 억세스 차단신호 생성회로(102)는 어드레스 비교회로(201), 연속 리드 인식회로(202), 마스크 신호 생성회로(203) 및 신호 조합 회로(204)를 포함할 수 있다.
어드레스 비교회로(201)는 이전 외부 리드 커맨드(RCMD)에 따른 어드레스 신호(ADD)와 현재 외부 리드 커맨드(RCMD)에 따른 어드레스 신호(ADD)를 비교하여 비교 신호(CX_CMP)를 생성할 수 있다.
연속 리드 인식회로(202)는 클럭 신호(CLK)에 따라 외부 리드 커맨드(RCMD)를 래치하여 내부 리드 명령(RADST_CX_PRE)을 생성하고, 내부 리드 명령(RADST_CX_PRE)에 따라 연속 리드 인식신호(CX_2ND)를 생성할 수 있다.
마스크 신호 생성회로(203)는 내부 리드 명령(RADST_CX_PRE)을 카운트하여 카운트 신호(C<1:0>)를 생성하고, 카운트 신호(C<1:0>)를 조합하여 마스크 신호(CX_MASK)를 생성할 수 있다.
신호 조합 회로(204)는 비교 신호(CX_CMP), 연속 리드 인식신호(CX_2ND) 및 마스크 신호(CX_MASK)를 조합하여 컬럼 억세스 차단신호(CX)를 생성할 수 있다.
신호 조합 회로(204)는 제 1 로직 게이트(260) 및 제 2 로직 게이트(280)를 포함할 수 있다.
어드레스 비교회로(201)는 제 1 플립플롭(FF1)(210) 및 비교 회로(220)를 포함할 수 있다.
연속 리드 인식회로(202)는 제 2 플립플롭(FF2)(230), 딜레이(DLY) 및 래치(LT1)(250)를 포함할 수 있다.
연속 리드 인식회로(202)는 제 3 로직 게이트(240)를 더 포함할 수 있다.
마스크 신호 생성회로(203)는 카운터(270)를 포함할 수 있다.
제 1 플립플롭(210)은 외부 리드 커맨드(RCMD)에 따라 어드레스 신호(ADD)를 래치하여 출력할 수 있다.
비교 회로(220)는 어드레스 신호(ADD)와 제 1 플립플롭(210)의 출력 신호를 비교하여 비교 신호(CX_CMP)를 생성할 수 있다.
비교 회로(220)는 이전 외부 리드 커맨드(RCMD)에 따른 어드레스 신호(ADD)와 현재 외부 리드 커맨드(RCMD)에 따른 어드레스 신호(ADD)가 일치하면 비교 신호(CX_CMP)를 하이 레벨로 출력할 수 있다.
비교 회로(220)는 도 3의 비교 회로(120)와 동일하게 구성될 수 있다.
제 2 플립플롭(230)은 클럭 신호(CLK)에 따라 외부 리드 커맨드(RCMD)를 래치하여 내부 리드 명령(RADST_CX_PRE)을 생성할 수 있다.
딜레이(DLY)는 내부 리드 명령(RADST_CX_PRE)을 지연시켜 지연된 내부 리드 명령(RADST_CX)을 생성할 수 있다.
래치(250)는 지연된 내부 리드 명령(RADST_CX)에 따라 연속 리드 인식신호(CX_2ND)를 하이 레벨로 셋시킬 수 있다.
제 1 로직 게이트(260)는 비교 신호(CX_CMP)와 연속 리드 인식신호(CX_2ND)를 부정 논리곱하여 출력할 수 있다.
비교 신호(CX_CMP)가 하이 레벨이면 이전 어드레스 신호(ADD)와 현재 어드레스 신호(ADD)가 일치함을 의미하고, 연속 리드 인식신호(CX_2ND)가 하이 레벨이면 외부 리드 커맨드(RCMD)가 2 회 이상 연속 입력됨을 의미한다. 즉, 제 1 로직 게이트(260)의 출력 신호가 로우 레벨이면 갭 리스 리드 명령으로 인식될 수 있다.
카운터(270)는 내부 리드 명령(RADST_CX_PRE)을 카운트하여 카운트 신호(C<1:0>)를 생성하고, 로직 게이트(271)을 통해 카운트 신호(C<1:0>)의 비트들 C1과 C0를 논리곱한 결과를 마스크 신호(CX_MASK)로서 출력할 수 있다.
카운터(270)는 내부 리드 명령(RADST_CX_PRE)이 N회(여기서, N = 3) 입력되면 마스크 신호(CX_MASK)를 하이 레벨로 활성화시킬 수 있다.
본 발명의 다른 실시예는 갭 리스 리드 명령에 해당하는 입출력 스트로브 신호들(IOSTB)의 생성을 차단하되, 갭 리스 리드 명령 중에서 3 번째 명령에 해당하는 입출력 스트로브 신호(IOSTB)는 정상적으로 생성되도록 하기 위해 카운터(270)를 2 비트 카운터로 구성한 예를 든 것일 뿐, N의 값에 따라 카운터(270)의 구성은 달라질 수 있다.
카운터(270)는 로우 레벨의 연속 리드 인식신호(CX_2ND)에 따라 카운트 신호(C<1:0>)의 값을 리셋시킬 수 있다.
제 2 로직 게이트(280)는 제 1 로직 게이트(260)의 출력 신호와 마스크 신호(CX_MASK)를 부정 논리합한 결과를 컬럼 억세스 차단신호(CX)로서 출력할 수 있다.
제 3 로직 게이트(240)는 라이트 플래그 신호(WTFLAG)와 파워 업 신호(PWRUP)를 논리합하여 출력할 수 있다.
제 3 로직 게이트(240)의 출력 신호에 따라 연속 리드 인식신호(CX_2ND)를 로우 레벨로 리셋시킬 수 있다.
도 8은 본 발명의 다른 실시예에 따른 컬럼 억세스 동작을 나타낸 타이밍도이다.
도 7 및 도 8을 참조하여, 본 발명의 다른 실시예에 따른 컬럼 억세스 동작을 설명하면 다음과 같다.
첫 번째 내부 리드 명령(RADST_CX_PRE)이 입력되면, 연속 리드 인식신호(CX_2ND) 및 마스크 신호(CX_MASK)가 로우 레벨이므로 컬럼 억세스 차단신호(CX)는 로우 레벨로 유지된다.
컬럼 억세스 차단신호(CX)가 로우 레벨이므로 입출력 스트로브 신호(IOSTB) 가 정상적으로 생성될 수 있다.
도시하지 않았으나, 컬럼 선택신호(YI) 또한 정해진 타이밍에 생성될 수 있다.
입출력 스트로브 신호(IOSTB)에 의한 데이터 버스 센스앰프(20)의 동작으로 글로벌 데이터 라인(GIO)이 해당 데이터 레벨로 구동되고, 그에 따라 GIO 래치(70)의 출력도 리프레쉬될 수 있다.
첫 번째 내부 리드 명령(RADST_CX_PRE)과 동일한 어드레스 신호(ADD)에 따른 두 번째 내부 리드 명령(RADST_CX_PRE)이 입력되면, 비교 신호(CX_CMP) 및 연속 리드 인식신호(CX_2ND)가 하이 레벨로 천이함에 따라 제 1 로직 게이트(260)의 출력 신호는 로우 레벨로 천이될 수 있으며, 카운트 신호(C<1:0>)의 값이 '1'(십진수)로 증가될 수 있다.
이때 두 번째 이후의 내부 리드 명령들(RADST_CX_PRE)이 갭 리스 리드 명령으로 인식될 수 있으며, 두 번째 내부 리드 명령(RADST_CX_PRE)이 갭 리스 리드 명령의 첫 번째 명령에 해당할 수 있다.
카운트 신호(C<1:0>)의 값이 '1'(십진수) 이므로 마스크 신호(CX_MASK)는 로우 레벨로 유지될 수 있다.
제 1 로직 게이트(260)의 출력 신호 및 마스크 신호(CX_MASK)가 로우 레벨이므로 컬럼 억세스 차단신호(CX)는 하이 레벨로 천이될 수 있다.
컬럼 억세스 차단신호(CX)가 하이 레벨이므로 두 번째 내부 리드 명령(RADST_CX_PRE)에 해당하는 입출력 스트로브 신호(IOSTB)의 생성이 차단될 수 있다.
도시하지 않았으나, 컬럼 선택신호(YI)의 생성 또한 차단될 수 있다.
첫 번째 내부 리드 명령(RADST_CX_PRE)과 동일한 어드레스 신호(ADD)에 따른 세 번째 내부 리드 명령(RADST_CX_PRE) 즉, 갭 리스 리드 명령의 두 번째 명령의 경우에도 컬럼 억세스 차단신호(CX)가 하이 레벨이므로 그에 해당하는 입출력 스트로브 신호(IOSTB)의 생성이 차단될 수 있다.
한편, 첫 번째 내부 리드 명령(RADST_CX_PRE)과 동일한 어드레스 신호(ADD)에 따른 네 번째 내부 리드 명령(RADST_CX_PRE) 즉, 갭 리스 리드 명령의 세 번째 명령이 입력되면,
제 1 로직 게이트(260)의 출력 신호는 로우 레벨로 유지되나, 카운트 신호(C<1:0>)의 값이 '3'(십진수)으로 증가됨에 따라 마스크 신호(CX_MASK)가 하이 레벨로 천이될 수 있다.
마스크 신호(CX_MASK)가 하이 레벨이므로 컬럼 억세스 차단신호(CX)가 로우 레벨로 천이될 수 있다.
컬럼 억세스 차단신호(CX)가 로우 레벨이므로 네 번째 내부 리드 명령(RADST_CX_PRE)에 해당하는 입출력 스트로브 신호(IOSTB)가 정상적으로 생성될 수 있다.
두 번째 및 세 번째 내부 리드 명령(RADST_CX_PRE)이 생성이 차단됨에 따라 GIO 래치(70)의 출력 레벨이 저하될 수 있다.
그러나 네 번째 내부 리드 명령(RADST_CX_PRE)에 해당하는 입출력 스트로브 신호(IOSTB)에 의한 데이터 버스 센스앰프(20)의 동작으로 글로벌 데이터 라인(GIO)이 해당 데이터 레벨로 구동되고, 그에 따라 GIO 래치(70)의 출력도 리프레쉬될 수 있다.
이후, 첫 번째 내부 리드 명령(RADST_CX_PRE)과 동일한 어드레스 신호(ADD)에 따른 다섯 번째 내부 리드 명령(RADST_CX_PRE)이 입력됨에 따라 카운트 신호(C<1:0>)의 값이 '0'(십진수)으로 리셋되므로 마스크 신호(CX_MASK)가 로우 레벨로 천이될 수 있다.
마스크 신호(CX_MASK)가 로우 레벨이므로 컬럼 억세스 차단신호(CX)가 다시 하이 레벨로 천이될 수 있다.
컬럼 억세스 차단신호(CX)가 하이 레벨이므로 다섯 번째 내부 리드 명령(RADST_CX_PRE)에 해당하는 입출력 스트로브 신호(IOSTB)의 생성이 차단될 수 있다.
본 발명의 다른 실시예는 갭 리스 리드 명령에 해당하는 명령들 중에서 N 번째에 해당하는 명령에 대해서만 입출력 스트로브 신호(IOSTB) 및 컬럼 선택신호(YI)를 정상적으로 생성하고, 나머지 명령들에 대해서는 입출력 스트로브 신호(IOSTB) 및 컬럼 선택신호(YI)의 생성을 차단할 수 있다.
따라서 메모리 셀에서 읽어낸 데이터 대신 GIO 래치(70)에 래치된 데이터를 출력함에 따라 종래의 문제 즉, 갭 리스 리드 동작에 따라 비트 라인(BL)과 비트 바 라인(BLB)의 데이터가 원래의 레벨과 반대로 바뀌게 되는 문제를 해결함은 물론이고, 갭 리스 리드 동작 시 입출력 스트로브 신호들(IOSTB)의 생성을 차단한 경우 GIO의 누설 전류의 양이 GIO 래치(70)의 구동력을 초과하여 리드 동작 패일을 유발하는 문제 또한 해결할 수 있어 안정적이고 신뢰성 있는 갭 리스 동작을 가능하게 한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (15)

  1. 컬럼 억세스 차단신호의 비 활성화 시 입출력 스트로브 신호를 활성화시키고, 상기 컬럼 억세스 차단신호의 활성화 시 상기 입출력 스트로브 신호를 비 활성화시키도록 구성된 컬럼 제어신호 생성회로; 및
    갭 리스 리드명령이 입력되면 상기 컬럼 억세스 차단신호를 활성화시키고, 상기 갭 리스 리드명령 중에서 N(이때, N은 2 보다 큰 자연수) 번째의 리드 명령에 해당하는 구간 동안 상기 컬럼 억세스 차단신호를 비 활성화시키도록 구성된 컬럼 억세스 차단신호 생성회로를 포함하며,
    상기 갭 리스 리드 명령은 동일한 어드레스 신호에 따라 2회 이상 연속 입력되는 리드 명령인 컬럼 제어회로.
  2. 제 1 항에 있어서,
    상기 컬럼 제어신호 생성회로는
    컬럼 억세스 스트로브 신호 및 상기 컬럼 억세스 차단신호에 따라 상기 입출력 스트로브 신호를 생성하도록 구성된 입출력 스트로브 신호 생성회로, 및
    상기 컬럼 억세스 스트로브 신호, 상기 컬럼 억세스 차단신호 및 어드레스 신호에 따라 컬럼 선택신호를 생성하도록 구성된 컬럼 선택신호 생성회로를 포함하는 컬럼 제어회로.
  3. 제 1 항에 있어서,
    상기 컬럼 억세스 차단신호 생성회로는
    이전 어드레스 신호와 현재 어드레스 신호를 비교하여 비교 신호를 생성하도록 구성된 어드레스 비교회로,
    클럭 신호에 따라 외부 리드 커맨드를 래치하여 내부 리드 명령을 생성하고, 상기 내부 리드 명령에 따라 연속 리드 인식신호를 생성하도록 구성된 연속 리드 인식회로,
    상기 내부 리드 명령을 카운트하여 카운트 신호를 생성하고, 상기 카운트 신호를 조합하여 마스크 신호를 생성하도록 구성된 마스크 신호 생성회로, 및
    상기 비교 신호, 상기 연속 리드 인식신호 및 상기 마스크 신호를 조합하여 상기 컬럼 억세스 차단신호를 생성하도록 구성된 신호 조합 회로를 포함하는 컬럼 제어회로.
  4. 제 3 항에 있어서,
    상기 어드레스 비교회로는
    상기 외부 리드 커맨드에 따라 어드레스 신호를 래치하여 출력하도록 구성된 플립플롭, 및
    상기 어드레스 신호와 상기 플립플롭의 출력 신호를 비교하여 상기 비교 신호를 생성하도록 구성된 비교 회로를 포함하는 컬럼 제어회로.
  5. 제 3 항에 있어서,
    상기 연속 리드 인식회로는
    상기 클럭 신호에 따라 상기 외부 리드 커맨드를 래치하여 상기 내부 리드 명령을 생성하도록 구성된 플립플롭,
    상기 내부 리드 명령에 따라 상기 연속 리드 인식신호를 셋시키도록 구성된 래치를 포함하는 컬럼 제어회로.
  6. 제 3 항에 있어서,
    상기 마스크 신호 생성회로는
    상기 내부 리드 명령을 카운트하여 상기 카운트 신호를 생성하고, 상기 카운트 신호의 비트들을 논리곱한 결과를 상기 마스크 신호로서 출력하도록 구성된 카운터를 포함하는 컬럼 제어회로.
  7. 컬럼 선택신호에 따라 데이터를 출력하도록 구성된 메모리 셀 어레이 영역;
    상기 메모리 셀 어레이 영역에서 출력된 데이터를 입출력 스트로브 신호에 따라 글로벌 데이터 라인으로 전송하도록 구성된 데이터 버스 센스앰프; 및
    갭 리스 리드명령이 입력되면 상기 입출력 스트로브 신호를 비 활성화시키되, 상기 갭 리스 리드명령 중에서 N(이때, N은 2 보다 큰 자연수) 번째의 리드 명령에 해당하는 구간 동안 상기 입출력 스트로브 신호를 활성화시키도록 구성된 컬럼 제어회로를 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 글로벌 데이터 라인의 데이터 레벨을 래치하도록 구성된 글로벌 데이터 라인 래치를 더 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 갭 리스 리드명령이 입력되면, 상기 글로벌 데이터 라인 래치의 출력을 반도체 장치 외부로 출력하도록 구성되는 반도체 장치.
  10. 제 7 항에 있어서,
    상기 컬럼 제어회로는
    컬럼 억세스 차단신호의 비 활성화 시 상기 입출력 스트로브 신호를 활성화시키고, 상기 컬럼 억세스 차단신호의 활성화 시 상기 입출력 스트로브 신호를 비 활성화시키도록 구성된 컬럼 제어신호 생성회로, 및
    갭 리스 리드명령이 입력되면 상기 컬럼 억세스 차단신호를 활성화시키고, 상기 갭 리스 리드명령 중에서 N(이때, N은 2 보다 큰 자연수) 번째의 리드 명령에 해당하는 구간 동안 상기 컬럼 억세스 차단신호를 비 활성화시키도록 구성된 컬럼 억세스 차단신호 생성회로를 포함하며,
    상기 갭 리스 리드 명령은 동일한 어드레스 신호에 따라 2회 이상 연속 입력되는 리드 명령인 반도체 장치.
  11. 제 10 항에 있어서,
    상기 컬럼 제어신호 생성회로는
    컬럼 억세스 스트로브 신호 및 상기 컬럼 억세스 차단신호에 따라 상기 입출력 스트로브 신호를 생성하도록 구성된 입출력 스트로브 신호 생성회로, 및
    상기 컬럼 억세스 스트로브 신호, 상기 컬럼 억세스 차단신호 및 어드레스 신호에 따라 컬럼 선택신호를 생성하도록 구성된 컬럼 선택신호 생성회로를 포함하는 반도체 장치.
  12. 제 10 항에 있어서,
    상기 컬럼 억세스 차단신호 생성회로는
    이전 어드레스 신호와 현재 어드레스 신호를 비교하여 비교 신호를 생성하도록 구성된 어드레스 비교회로,
    클럭 신호에 따라 외부 리드 커맨드를 래치하여 내부 리드 명령을 생성하고, 상기 내부 리드 명령에 따라 연속 리드 인식신호를 생성하도록 구성된 연속 리드 인식회로,
    상기 내부 리드 명령을 카운트하여 카운트 신호를 생성하고, 상기 카운트 신호를 조합하여 마스크 신호를 생성하도록 구성된 마스크 신호 생성회로, 및
    상기 비교 신호, 상기 연속 리드 인식신호 및 상기 마스크 신호를 조합하여 상기 컬럼 억세스 차단신호를 생성하도록 구성된 신호 조합 회로를 포함하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 어드레스 비교회로는
    상기 외부 리드 커맨드에 따라 어드레스 신호를 래치하여 출력하도록 구성된 플립플롭, 및
    상기 어드레스 신호와 상기 플립플롭의 출력 신호를 비교하여 상기 비교 신호를 생성하도록 구성된 비교 회로를 포함하는 반도체 장치.
  14. 제 12 항에 있어서,
    상기 연속 리드 인식회로는
    상기 클럭 신호에 따라 상기 외부 리드 커맨드를 래치하여 상기 내부 리드 명령을 생성하도록 구성된 플립플롭,
    상기 내부 리드 명령에 따라 상기 연속 리드 인식신호를 셋시키도록 구성된 래치를 포함하는 반도체 장치.
  15. 제 12 항에 있어서,
    상기 마스크 신호 생성회로는
    상기 내부 리드 명령을 카운트하여 상기 카운트 신호를 생성하고, 상기 카운트 신호의 비트들을 논리곱한 결과를 상기 마스크 신호로서 출력하도록 구성된 카운터를 포함하는 반도체 장치.
KR1020190109925A 2019-09-05 2019-09-05 컬럼 제어회로 및 이를 포함하는 반도체 장치 KR20210028856A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190109925A KR20210028856A (ko) 2019-09-05 2019-09-05 컬럼 제어회로 및 이를 포함하는 반도체 장치
US16/809,266 US11049534B2 (en) 2019-09-05 2020-03-04 Column control circuit and semiconductor device including the same
CN202010285349.XA CN112447211A (zh) 2019-09-05 2020-04-13 列控制电路及包括列控制电路的半导体器件
US17/331,368 US11527273B2 (en) 2019-09-05 2021-05-26 Column control circuit and semiconductor device including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190109925A KR20210028856A (ko) 2019-09-05 2019-09-05 컬럼 제어회로 및 이를 포함하는 반도체 장치

Publications (1)

Publication Number Publication Date
KR20210028856A true KR20210028856A (ko) 2021-03-15

Family

ID=74733234

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190109925A KR20210028856A (ko) 2019-09-05 2019-09-05 컬럼 제어회로 및 이를 포함하는 반도체 장치

Country Status (3)

Country Link
US (2) US11049534B2 (ko)
KR (1) KR20210028856A (ko)
CN (1) CN112447211A (ko)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100753400B1 (ko) 2001-05-10 2007-08-30 주식회사 하이닉스반도체 래치를 갖는 반도체 메모리 장치의 센스 앰프
KR100518604B1 (ko) * 2003-12-13 2005-10-04 삼성전자주식회사 데이터의 독출 간격에 따라 반전 처리 동작을 수행하는반도체 장치의 데이터 반전회로 및 데이터 반전방법
KR101047000B1 (ko) 2009-05-28 2011-07-06 주식회사 하이닉스반도체 모드레지스터리드 제어회로 및 이를 이용한 반도체 메모리 장치
KR101145784B1 (ko) * 2010-10-11 2012-05-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그를 포함하는 메모리 시스템
KR102223132B1 (ko) * 2014-12-08 2021-03-05 에스케이하이닉스 주식회사 어드레스 비교회로 및 이를 포함하는 메모리 장치 및 메모리 시스템

Also Published As

Publication number Publication date
US11527273B2 (en) 2022-12-13
US20210280227A1 (en) 2021-09-09
US11049534B2 (en) 2021-06-29
US20210074339A1 (en) 2021-03-11
CN112447211A (zh) 2021-03-05

Similar Documents

Publication Publication Date Title
US7035152B1 (en) System and method for redundancy memory decoding
US8472263B2 (en) Mode-register reading controller and semiconductor memory device
US8050118B2 (en) Semiconductor memory device
KR100902125B1 (ko) 저전력 디램 및 그 구동방법
KR100546362B1 (ko) 메모리 클럭 신호의 주파수를 선택적으로 가변시키는메모리 컨트롤러 및 이를 이용한 메모리의 데이터 독출동작 제어방법
US9373379B2 (en) Active control device and semiconductor device including the same
KR20200100951A (ko) 메모리 장치 및 이를 포함하는 데이터 처리 시스템
US20140003183A1 (en) Memory device and method for operating the same
US10600498B1 (en) Reduced footprint fuse circuit
US6982923B2 (en) Semiconductor memory device adaptive for use circumstance
US11467965B2 (en) Processing-in-memory (PIM) device
US11573916B2 (en) Apparatuses and methods for writing data to a memory
US6839291B2 (en) Method for controlling column decoder enable timing in synchronous semiconductor device and apparatus thereof
KR100851991B1 (ko) 반도체 메모리 장치의 리드/라이트 동작 제어회로 및 방법
US7554857B2 (en) Data output multiplexer
KR100328594B1 (ko) 늦은 라이트 타입 반도체 메모리 장치에서의 바이패스 동작 에러방지 및 사이클 타임구간 개선방법과 그에 따른 멀티플렉서 회로
KR100732241B1 (ko) 테스트 효율이 높은 반도체 메모리 장치, 반도체 메모리장치의 테스트 방법, 및 이를 구비한 테스트 시스템
GB2371663A (en) Semiconductor memory device
KR20200052649A (ko) 반도체 메모리 장치 및 그의 동작 방법
KR100402388B1 (ko) 칩선택 출력 시간이 단축된 반도체 메모리 장치
KR20210028856A (ko) 컬럼 제어회로 및 이를 포함하는 반도체 장치
KR100892668B1 (ko) 뱅크 선택 제어 블록을 포함하는 반도체 집적 회로
US10545822B2 (en) Semiconductor device
KR20020054506A (ko) 레이트 선택 동기 파이프라인 타입 반도체 메모리장치에서의 데이터 코히런시 유지방법 및 그에 따른데이터 코히런시 유지회로
US20120081982A1 (en) Verifying a data path in a semiconductor apparatus

Legal Events

Date Code Title Description
A201 Request for examination