KR20230032217A - 데이터 출력 제어 회로 및 이를 포함하는 반도체 장치 - Google Patents

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KR20230032217A
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Abstract

본 기술은 리드 인에이블 신호들을 분주하여 다중 위상 클럭 신호를 생성하도록 구성된 분주 회로; 워밍업 사이클 정보 및 상기 다중 위상 클럭 신호에 따라 복수의 타이밍 신호들을 생성하도록 구성된 타이밍 신호 생성 회로; 및 상기 다중 위상 클럭 신호 및 상기 복수의 타이밍 신호들에 따라 데이터 출력 제어 신호들을 생성하도록 구성된 제어 신호 생성 회로를 포함할 수 있다.

Description

데이터 출력 제어 회로 및 이를 포함하는 반도체 장치{DATA OUTPUT CONTROL CIRCUIT AND SEMICONDUCTOR APPARATUS INCLUDING THE SAME}
본 발명은 반도체 회로에 관한 것으로서, 특히 데이터 출력 제어 회로 및 이를 포함하는 반도체 장치에 관한 것이다.
반도체 장치 예를 들어, 반도체 메모리 장치는 외부에서 제공된 데이터를 메모리 영역에 저장하고, 상기 메모리 영역에 저장된 데이터를 반도체 메모리 장치 외부로 출력할 수 있다. 반도체 메모리 장치의 고속 동작 및 동작 신뢰성 향상을 위해서는 데이터 입출력 타이밍 제어가 매우 중요하다.
본 발명의 실시예는 데이터 출력 타이밍 제어 성능을 향상시킬 수 있는 데이터 출력 제어 회로 및 이를 포함하는 반도체 장치를 제공한다.
본 발명의 실시예는 리드 인에이블 신호들을 분주하여 다중 위상 클럭 신호를 생성하도록 구성된 분주 회로; 워밍업 사이클 정보 및 상기 다중 위상 클럭 신호에 따라 복수의 타이밍 신호들을 생성하도록 구성된 타이밍 신호 생성 회로; 및 상기 다중 위상 클럭 신호 및 상기 복수의 타이밍 신호들에 따라 데이터 출력 제어 신호들을 생성하도록 구성된 제어 신호 생성 회로를 포함할 수 있다.
본 발명의 실시예는 메모리 셀 어레이; 데이터 출력 제어 신호들에 응답하여 상기 메모리 셀 어레이에서 제공되는 데이터를 반도체 장치 외부로 출력하도록 구성된 데이터 입출력 회로; 및 상기 반도체 장치 외부에서 제공되는 리드 인에이블 신호들을 분주하여 다중 위상 클럭 신호를 생성하고, 상기 반도체 장치에 설정된 워밍업 사이클 정보에 맞도록 상기 다중 위상 클럭 신호를 선택적으로 마스킹하여 상기 데이터 출력 제어 신호들을 생성하도록 구성된 제어 회로를 포함할 수 있다.
본 기술은 데이터 출력 동작 성능을 향상시킬 수 있고, 그에 따라 반도체 장치의 고속 동작 특성 또한 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 시스템(10)의 구성을 나타낸 도면이다.
도 2는 반도체 장치의 워밍업 사이클에 따른 데이터 출력 타이밍을 나타낸 도면이다.
도 3은 본 발명의 실시예에 따른 반도체 장치(100)의 구성을 나타낸 도면이다.
도 4는 본 발명의 실시예에 따른 데이터 출력 제어 회로(131)의 구성을 나타낸 도면이다.
도 5는 본 발명의 실시예에 따른 데이터 출력 제어 회로(131)의 동작 타이밍도이다.
도 6은 본 발명의 다른 실시예에 따른 데이터 출력 제어 회로(132)의 구성을 나타낸 도면이다.
도 7은 도 6의 타이밍 신호 생성 회로(400)의 구성을 나타낸 도면이다.
도 8은 도 6의 제어 신호 생성 회로(500)의 구성을 나타낸 도면이다.
도 9A 및 도 9B는 본 발명의 다른 실시예에 따른 데이터 출력 제어 회로(132)의 동작 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 시스템(10)의 구성을 나타낸 도면이다.
도 1을 참조하면, 반도체 시스템(10)은 반도체 장치(100) 및 컨트롤러(101)를 포함할 수 있다. 반도체 장치(100)는 컨트롤러(101)의 제어에 따라 동작할 수 있다. 반도체 장치(100)는 컨트롤러(101)에서 제공되는 라이트 명령에 응답하여 메모리 셀 어레이(110)에 데이터를 기입할 수 있다. 컨트롤러(101)로부터 라이트 명령, 어드레스 및 데이터가 수신되면, 반도체 장치(100)는 어드레스에 상응하는 메모리 셀들에 데이터를 기입할 수 있다.
컨트롤러(101)에서 제공되는 리드 명령에 응답하여, 반도체 장치(100)는 읽기 동작을 수행할 수 있다. 컨트롤러(101)로부터 리드 명령 및 어드레스가 수신되면, 반도체 장치(100)는 어드레스에 상응하는 메모리 셀들의 데이터를 읽어 컨트롤러(101)로 출력할 수 있다.
반도체 장치(100)는 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND, 이하, 'VNAND'라고 함), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등 중에서 적어도 하나를 포함할 수 있다. 본 발명의 반도체 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
컨트롤러(101)는 반도체 장치(100)와 호스트 사이에 연결될 수 있다. 호스트는 CPU, GPU 등을 포함할 수 있다. 컨트롤러(101)는 호스트와 반도체 장치(100)를 인터페이싱하도록 구성된다. 컨트롤러(101)는 호스트의 제어에 따라 반도체 장치(100)에 라이트 명령과 리드 명령을 전송할 수 있다.
컨트롤러(101)와 반도체 장치(100) 사이에는 데이터(DQ[7:0])의 전송을 위한 신호 라인들, 데이터 스트로브 신호(DQS)의 전송을 위한 신호 라인 및 리드 인에이블 신호(RE)의 전송을 위한 신호 라인이 연결될 수 있다. 리드 인에이블 신호(RE)는 컨트롤러(101)에서 제공될 수 있다. 리드 인에이블 신호(RE)는 상보 형태의 신호들을 포함할 수 있으며, 외부 클럭 신호라 칭할 수 있다. 도 1의 실시예는 데이터(DQ[7:0])가 8 비트로 구성된 예를 든 것일 뿐, 데이터는 16 비트, 32 비트 등으로 구성될 수 있다.
데이터 스트로브 신호(DQS)는 양방향 신호일 수 있다. 반도체 장치(100)의 데이터 출력 동작 동안 데이터 스트로브(DQS) 신호는 반도체 장치(100)에서 컨트롤러(101)에 제공될 수 있다. 반도체 장치(100)로 데이터가 입력되는 동안 데이터 스트로브(DQS) 신호는 컨트롤러(101)가 반도체 장치(100)에 제공할 수 있다.
리드 인에이블(RE) 신호가 반도체 장치(100)로 입력되고, 이후 데이터 스트로브(DQS) 신호에 따라 데이터(DQ[7:0])가 출력될 수 있다. 컨트롤러(101)와 반도체 장치(100) 사이의 데이터 전송 동작 시, 반도체 장치(100)의 동작 규격 상으로 정해진 워밍업 사이클(Warmup Cycle)에 의해 데이터 전송 타이밍이 조정될 수 있다. 반도체 장치(100)의 동작 규격에는 리드 인에이블 신호(RE)를 기준으로 워밍업 사이클 경과 후에 데이터 출력이 이루어지도록 정해져 있다.
워밍업 사이클은 '0', '1', '2'와 '4' 중에서 하나로 설정될 수 있다. 워밍업 사이클이 '0'인 경우, 워밍업을 수행하지 않고 리드 인에이블 신호(RE)의 첫번째 사이클에 데이터 출력이 바로 이루어진다. 워밍업 사이클이 '1'인 경우, 리드 인에이블 신호(RE)의 첫번째 사이클에는 데이터 출력이 지연되고 리드 인에이블 신호(RE)의 두번째 사이클에 데이터 출력이 이루어진다. 워밍업 사이클이 '2'인 경우, 리드 인에이블 신호(RE)의 첫번째 사이클 및 두번째 사이클까지 데이터 출력이 지연되고 리드 인에이블 신호(RE)의 세번째 사이클에 데이터 출력이 이루어진다. 워밍업 사이클이 '4'인 경우, 리드 인에이블 신호(RE)의 첫번째에서 네번째 사이클까지 데이터 출력이 지연되고 리드 인에이블 신호(RE)의 다섯번째 사이클에 데이터 출력이 이루어진다.
도 2는 반도체 장치의 워밍업 사이클에 따른 데이터 출력 타이밍을 나타낸 도면이다. 도 2에는 리드 인에이블 신호(RE_N), 데이터(DQ[7:0]) 및 데이터 스트로브 신호(DQS)가 도시되어 있다. 기 언급한 바와 같이 리드 인에이블 신호(RE)는 상보 형태의 신호들을 포함할 수 있으며, 도 2에는 상보 형태의 신호들 중 하나인 RE_N이 도시되어 있다.
도 2와 같이, 워밍업 사이클이 '2'로 설정된 경우, 리드 인에이블 신호(RE_N)의 두번째 사이클(0 cycle - 1 cycle)까지는 데이터 출력이 지연되고, 세번째 사이클(2 cycle)에 데이터 스트로브 신호(DQS)에 따라 데이터(DQ[7:0]) 출력이 이루어진다.
본 발명의 실시예에 따른 반도체 장치(100)는 워밍업 사이클에 상응하는 데이터 출력이 이루어지도록 리드 인에이블 신호(RE_N)의 타이밍을 내부적으로 조정할 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 장치(100)의 구성을 나타낸 도면이다.
도 3을 참조하면, 반도체 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 회로(130)을 포함할 수 있다. 주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)를 포함할 수 있다.
메모리 셀 어레이(110)는 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결되고, 비트 라인들(BL1~BLm)을 통해 읽기 및 쓰기 회로(123)에 연결될 수 있다. 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(200)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1~BLm)을 통해 읽기 및 쓰기 회로(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들은 불휘발성 메모리 셀들일 수 있다. 메모리 셀 어레이(100)에 포함되는 각각의 메모리 블록들은 다수의 페이지를 포함할 수 있다. 복수의 메모리 셀들 중에서 동일 워드 라인에 연결된 메모리 셀들이 하나의 페이지로 정의될 수 있다.
반도체 메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(100)에 연결될 수 있다. 어드레스 디코더(121)는 제어 회로(130)의 제어에 응답하여 동작하도록 구성될 수 있다. 어드레스 디코더(121) 제어 회로(130)로부터 어드레스(ADDR)를 제공받을 수 있다.
어드레스 디코더(121)는 어드레스(ADDR) 중에서 블록 어드레스를 디코딩할 수 있다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택할 수 있다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 전압 생성부(122)로부터 제공받은 전압들을 적어도 하나의 워드 라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
어드레스 디코더(121)는 선택된 워드 라인에 프로그램 전압(Vpgm)을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 패스 전압(Vpass)을 인가함으로써 프로그램 동작을 수행할 수 있다.
어드레스 디코더(121)는 선택된 워드 라인에 읽기 전압(Vread)을 인가하고, 비선택된 워드 라인들에 읽기 전압(Vread)보다 높은 패스 전압(Vpass)을 인가함으로써 읽기 동작을 수행할 수 있다.
반도체 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행될 수 있다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드 라인에 접지 전압을 인가하고, 선택된 메모리 블록이 형성된 벌크 영역에 소거 전압(Vers)을 인가함으로써 소거 동작을 수행할 수 있다.
전압 생성부(122)는 반도체 메모리 장치(100)의 동작에 필요한 다양한 전압들을 생성할 수 있다. 전압 생성부(122)는 리드 전압(Vread), 패스 전압(Vpass), 프로그램 전압(Vpgm) 및 소거 전압(Vers) 등을 생성하여 어드레스 디코더(121)에 제공할 수 있다. 예를 들면, 전압 생성부(122)는 복수의 펌핑 커패시터들을 포함하고, 제어 회로(130)의 제어에 따라 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 수 있다.
읽기 및 쓰기 회로(123)는 복수의 페이지 버퍼들 예를 들어, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함할 수 있다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(100)에 연결될 수 있다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 회로(130)로부터 수신되는 제어 신호들(CTRL)에 응답하여 동작할 수 있다.
제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터 통신을 수행할 수 있다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 저장될 데이터를 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 수신하여 메모리 셀 어레이(110)로 전달함으로써 프로그램 동작을 수행할 수 있다. 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터를 읽고, 읽어진 데이터를 데이터 입출력 회로(124)로 출력함으로써 읽기 동작을 수행할 수 있다. 읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 플로팅(floating) 시킴으로써 소거 동작을 수행할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결될 수 있다. 데이터 입출력 회로(124)는 제어 회로(130)로부터 수신되는 제어 신호들(CTRL)에 응답하여 데이터 입력 및 출력 동작을 수행할 수 있다. 데이터 입출력 회로(124)는 읽기 동작 시 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터를 기 언급한 워밍업 사이클에 따른 타이밍에 컨트롤러(101)로 출력할 수 있다.
제어 회로(130)는 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)와 연결될 수 있다. 제어 회로(130)는 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 회로(130)는 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다. 제어 회로(130)는 읽기 동작 시, 워밍업 사이클에 상응하는 데이터 출력이 이루어지도록 리드 인에이블 신호(RE_N)의 타이밍을 내부적으로 조정하여 생성한 데이터 출력 제어 신호를 제어 신호들(CTRL) 중 하나로서 출력할 수 있다. 제어 회로(130)는 리드 인에이블 신호(RE_N)의 펄스들 중에서 워밍업 사이클에 해당하는 펄스들을 마스킹한 타이밍을 갖는 신호를 데이터 출력 제어 신호로서 출력할 수 있다.
도 4는 본 발명의 실시예에 따른 데이터 출력 제어 회로(131)의 구성을 나타낸 도면이고, 도 5는 본 발명의 실시예에 따른 데이터 출력 제어 회로(131)의 동작 타이밍도이다.
이하, 도 4 및 도 5를 참조하여, 본 발명의 실시예에 따른 데이터 출력 제어 회로(131)의 구성 및 동작을 설명하기로 한다.
본 발명의 실시예에 따른 데이터 출력 제어 회로(131)는 도 3의 제어 회로(130)에 포함될 수 있다. 다만, 데이터 출력 제어 회로(131)가 제어 회로(130)에 포함되는 것은 하나의 예 일뿐, 데이터 출력 제어 회로(131)의 배치가 한정되는 것은 아니다.
도 4를 참조하면, 본 발명의 실시예에 따른 데이터 출력 제어 회로(131)는 디코더(210), 타이밍 신호 생성 회로(220) 및 제어 신호 생성 회로(230)를 포함할 수 있다.
디코더(210)는 워밍업 사이클을 설정하기 위한 워밍업 사이클 예비 정보(LTC<0:1>)를 디코딩하여 워밍업 사이클 정보(LTC00, LTC01, LTC10, LTC11)를 생성할 수 있다. LTC00은 워밍업 사이클 '0'에 대응되고, LTC01은 워밍업 사이클 '1'에 대응되며, LTC10은 워밍업 사이클 '2'에 대응되고, LTC11은 워밍업 사이클 '4'에 대응될 수 있다. 예를 들어, 워밍업 사이클 정보(LTC00, LTC01, LTC10, LTC11) 중에서 LTC00 만이 하이 레벨이면 반도체 장치(100)의 워밍업 사이클이 '0'으로 설정되어 있음을 의미하고, LTC01 만이 하이 레벨이면 반도체 장치(100)의 워밍업 사이클이 '1'로 설정되어 있음을 의미하며, LTC10 만이 하이 레벨이면 반도체 장치(100)의 워밍업 사이클이 '2'로 설정되어 있음을 의미하고, LTC11 만이 하이 레벨이면 반도체 장치(100)의 워밍업 사이클이 '4'로 설정되어 있음을 의미한다.
타이밍 신호 생성 회로(220)는 리드 인에이블 신호(RE_N)에 따라 예비 타이밍 신호들(LTEN10, LTEN20, LTEN30, LTEN40)을 생성하고, 워밍업 사이클 정보(LTC00, LTC01, LTC10, LTC11)에 따라 예비 타이밍 신호들(LTEN10, LTEN20, LTEN30, LTEN40) 중에서 하나를 타이밍 신호(LTEN)로서 출력할 수 있다. 타이밍 신호 생성 회로(220)는 로직 게이트(221), 쉬프트 레지스터(222) 및 다중화기(223)를 포함할 수 있다.
로직 게이트(221)는 리드 인에이블 신호(RE_N)를 반전시켜 반전된 리드 인에이블 신호(RE_N_B)를 생성할 수 있다.
쉬프트 레지스터(222)는 반전된 리드 인에이블 신호(RE_N_B)에 따라 전원 전압(VCCD)을 쉬프트시켜 예비 타이밍 신호들(LTEN10, LTEN20, LTEN30, LTEN40)을 생성할 수 있다. 쉬프트 레지스터(222)는 복수의 플립플롭들 예를 들어, 제 1 내지 제 4 플립플롭들(222-1 - 222-4)을 포함할 수 있다. 제 1 내지 제 4 플립플롭들(222-1 - 222-4)은 공통적으로 반전된 리드 인에이블 신호(RE_N_B)를 쉬프팅 동작을 위한 기준 신호 즉, 클럭 신호로서 입력 받을 수 있다. 제 1 플립플롭(222-1)은 반전된 리드 인에이블 신호(RE_N_B)의 천이에 응답하여 전원 전압(VCCD)의 레벨을 래치하고, 래치된 신호를 예비 타이밍 신호(LTEN10)로서 출력할 수 있다. 제 2 플립플롭(222-2)은 반전된 리드 인에이블 신호(RE_N_B)의 천이에 응답하여 예비 타이밍 신호(LTEN10)를 래치하고, 래치된 신호를 예비 타이밍 신호(LTEN20)로서 출력할 수 있다. 제 3 플립플롭(222-3)은 반전된 리드 인에이블 신호(RE_N_B)의 천이에 응답하여 예비 타이밍 신호(LTEN20)를 래치하고, 래치된 신호를 예비 타이밍 신호(LTEN30)로서 출력할 수 있다. 제 4 플립플롭(222-4)은 반전된 리드 인에이블 신호(RE_N_B)의 천이에 응답하여 예비 타이밍 신호(LTEN30)를 래치하고, 래치된 신호를 예비 타이밍 신호(LTEN40)로서 출력할 수 있다.
도 5를 참조하면, 한 쌍의 리드 인에이블 신호(RE_N, RE_C)가 입력될 수 있다. RE_C와 RE_N는 서로 반대의 위상을 가질 수 있다. 반전된 리드 인에이블 신호(RE_N_B)는 RE_C와 동일한 위상을 가질 수 있다.
반전된 리드 인에이블 신호(RE_N_B)의 라이징 엣지를 기준으로 예비 타이밍 신호들(LTEN10, LTEN20, LTEN30, LTEN40)이 순차적으로 하이 레벨로 천이될 수 있다.
다중화기(223)는 워밍업 사이클 정보(LTC00, LTC01, LTC10, LTC11)에 따라 예비 타이밍 신호들(LTEN10, LTEN20, LTEN40) 중에서 하나를 타이밍 신호(LTEN)로서 출력할 수 있다. 이때 도 4는 기 언급한 바와 같이 반도체 장치(100)가 동작 규격으로 정해진 워밍업 사이클 '0', '1', '2' 및 '4'를 지원하면 되므로 다중화기(223)에 예비 타이밍 신호(LTEN30)가 입력되지 않도록 회로를 설계한 예를 든 것이다. 다중화기(223)는 워밍업 사이클 정보(LTC00, LTC01, LTC10, LTC11) 중에서 LTC01이 하이 레벨이면 예비 타이밍 신호(LTEN10)를 타이밍 신호(LTEN)로서 출력하고, LTC10이 하이 레벨이면 예비 타이밍 신호(LTEN20)를 타이밍 신호(LTEN)로서 출력하며, LTC11이 하이 레벨이면 예비 타이밍 신호(LTEN40)를 타이밍 신호(LTEN)로서 출력할 수 있다. 한편, 다중화기(223)는 워밍업 사이클 정보(LTC00, LTC01, LTC10, LTC11) 중에서 LTC00이 하이 레벨이면 즉, 워밍업 사이클이 적용되지 않으면 타이밍 신호(LTEN)를 예비 타이밍 신호(LTEN10)가 하이 레벨로 천이하는 타이밍 보다 앞선 타이밍에 하이 레벨로 출력할 수 있다.
제어 신호 생성 회로(230)는 타이밍 신호(LTEN)에 따라 리드 인에이블 신호(RE_N)의 펄스 들 중에서 워밍업 사이클에 해당하는 펄스들을 마스킹한 신호를 이용하여 데이터 출력 제어 신호들(RE_RDP, RE_FDP)을 생성할 수 있다. 이하, 데이터 출력 제어 신호들(RE_RDP, RE_FDP) 중에서 RE_RDP를 제 1 데이터 출력 제어 신호라 칭하고, RE_FDP를 제 2 데이터 출력 제어 신호라 칭하기로 한다.
제어 신호 생성 회로(230)는 지연기(231), 로직 게이트들(232, 233) 및 오실레이터들(234, 235)을 포함할 수 있다.
지연기(231)는 리드 인에이블 신호(RE_N)는 기설정된 시간만큼 지연시켜 추력할 수 있다. 지연기(231)는 타이밍 신호 생성 회로(220)의 신호 처리 지연을 보상하기 위해 구성될 수 있다. 즉, 지연기(231)는 타이밍 신호 생성 회로(220)의 신호 처리 지연만큼의 지연시간이 설정되도록 설계될 수 있다.
제 1 로직 게이트(232)는 지연기(231)의 출력 신호와 타이밍 신호(LTEN)를 부정 논리곱한 신호(RE_N_LT)를 출력할 수 있다. 제 2 로직 게이트(233)는 제 1 로직 게이트(232)의 출력 신호(RE_N_LT)를 반전시켜 출력할 수 있다.
도 5를 참조하면, 제 1 로직 게이트(232)의 출력 신호(RE_N_LT)는 워밍업 사이클이 '0'인 경우 리드 인에이블 신호(RE_N)와 동일한 파형을 가지고, 워밍업 사이클이 '1'인 경우 리드 인에이블 신호(RE_N)의 첫번째 사이클을 마스킹한 파형을 가지게 되며, 워밍업 사이클이 '2'인 경우 리드 인에이블 신호(RE_N)의 첫번째 및 두번째 사이클을 마스킹한 파형을 가지게 되고, 워밍업 사이클이 '4'인 경우 리드 인에이블 신호(RE_N)의 첫번째 사이클에서 네번째 사이클을 마스킹한 파형을 가지게 된다.
제 1 오실레이터(234)는 제 2 로직 게이트(233)의 출력 신호에 응답하여 발진 동작을 수행하여 데이터 출력 제어 신호들(RE_RDP, RE_FDP) 중에서 제 1 데이터 출력 제어 신호(RE_RDP)를 생성할 수 있다. 제 1 오실레이터(234)는 플립플롭(234-1) 및 로직 게이트(234-2)를 포함할 수 있다. 플립플롭(234-1)은 제 2 로직 게이트(233)의 출력 신호를 클럭 신호로서 제공받고, 로직 게이트(234-2)에 의해 반전된 출력단 레벨을 제 2 로직 게이트(233)의 출력 신호의 천이에 따라 피드백 받는 동작을 반복하여 제 1 데이터 출력 제어 신호(RE_RDP)를 생성할 수 있다.
도 5를 참조하면, 제 1 데이터 출력 제어 신호(RE_RDP)는 워밍업 사이클 '0', '1', '2', '4' 각각에 따른 출력 신호(RE_N_LT)의 라이징 엣지를 기준으로 천이가 개시되며, 출력 신호(RE_N_LT)의 1/2에 해당하는 주파수를 가지게 된다.
제 2 오실레이터(235)는 제 1 로직 게이트(232)의 출력 신호에 응답하여 발진 동작을 수행하여 데이터 출력 제어 신호들(RE_RDP, RE_FDP) 중에서 제 2 데이터 출력 제어 신호(RE_FDP)를 생성할 수 있다. 제 2 오실레이터(235)는 플립플롭(235-1) 및 로직 게이트(235-2)를 포함할 수 있다. 플립플롭(235-1)은 제 1 로직 게이트(232)의 출력 신호를 클럭 신호로서 제공받고, 로직 게이트(235-2)에 의해 반전된 출력단 레벨을 제 1 로직 게이트(232)의 출력 신호의 천이에 따라 피드백 받는 동작을 반복하여 제 2 데이터 출력 제어 신호(RE_FDP)를 생성할 수 있다.
도 5를 참조하면, 제 2 데이터 출력 제어 신호(RE_FDP)는 워밍업 사이클 '0', '1', '2', '4' 각각에 따른 출력 신호(RE_N_LT)의 폴링 엣지를 기준으로 천이가 개시되며, 출력 신호(RE_N_LT)의 1/2에 해당하는 주파수를 가지게 된다.
상술한 바와 같이, 본 발명의 실시예에 따른 데이터 출력 제어 회로(131)는 워밍업 사이클에 맞도록 리드 인에이블 신호(RE_N)의 펄스들을 마스킹한 신호에 따라 데이터 출력 제어 신호들(RE_RDP, RE_FDP)을 생성할 수 있다.
따라서 반도체 장치(100)는 워밍업 사이클이 '0'이면 즉, 워밍업 사이클이 적용되지 않으면 리드 인에이블 신호(RE_N)의 첫번째 사이클부터 데이터 출력 제어 신호들(RE_RDP, RE_FDP)에 따라 데이터를 출력할 수 있다.
반도체 장치(100)는 워밍업 사이클이 '1'이면 리드 인에이블 신호(RE_N)의 두번째 사이클부터 데이터 출력 제어 신호들(RE_RDP, RE_FDP)에 따라 데이터를 출력할 수 있다.
반도체 장치(100)는 워밍업 사이클이 '2'이면 리드 인에이블 신호(RE_N)의 세번째 사이클부터 데이터 출력 제어 신호들(RE_RDP, RE_FDP)에 따라 데이터를 출력할 수 있다.
반도체 장치(100)는 워밍업 사이클이 '4'이면 리드 인에이블 신호(RE_N)의 다섯번째 사이클부터 데이터 출력 제어 신호들(RE_RDP, RE_FDP)에 따라 데이터를 출력할 수 있다.
이하, 도 6 내지 도 9B를 참조하여, 본 발명의 다른 실시예에 따른 데이터 출력 제어 회로(132)의 구성 및 동작을 설명하기로 한다.
본 발명의 다른 실시예에 따른 데이터 출력 제어 회로(132)는 도 3의 제어 회로(130)에 포함될 수 있다. 다만, 데이터 출력 제어 회로(132)가 제어 회로(130)에 포함되는 것은 하나의 예 일뿐, 데이터 출력 제어 회로(132)의 배치가 한정되는 것은 아니다. 본 발명의 다른 실시예에 따른 데이터 출력 제어 회로(132)는 리드 인에이블 신호(RE_N, RE_C)를 분주하여 생성한 다중 위상 클럭 신호에 따라 리드 인에이블 신호(RE_N)의 펄스들 중에서 워밍업 사이클에 해당하는 펄스들을 마스킹한 타이밍을 갖는 신호를 데이터 출력 제어 신호로서 출력할 수 있다. 따라서 도 4를 참조하여 설명한 바와 같이 리드 인에이블 신호(RE_N)에 따른 마스킹 동작을 수행하는 데이터 출력 제어 회로(131)에 비하여 저전압 조건(동작 전압이 낮은 경우)과 고속 동작(동작 주파수가 높은 경우) 시 타이밍 마진을 2배 확보하여 안정적인 동작이 가능하다.
도 6은 본 발명의 다른 실시예에 따른 데이터 출력 제어 회로(132)의 구성을 나타낸 도면이고, 도 7은 도 6의 타이밍 신호 생성 회로(400)의 구성을 나타낸 도면이고, 도 8은 도 6의 제어 신호 생성 회로(500)의 구성을 나타낸 도면이고, 도 9A 및 도 9B는 본 발명의 다른 실시예에 따른 데이터 출력 제어 회로(132)의 동작 타이밍도이다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 데이터 출력 제어 회로(132)는 디코더(310), 분주 회로(320), 타이밍 신호 생성 회로(400) 및 제어 신호 생성 회로(500)를 포함할 수 있다.
디코더(310)는 워밍업 사이클을 설정하기 위한 워밍업 사이클 예비 정보(LTC<0:1>)를 디코딩하여 워밍업 사이클 정보(LTC00, LTC01, LTC10, LTC11)를 생성할 수 있다.
분주 회로(320)는 한 쌍의 리드 인에이블 신호(RE_N, RE_C)를 분주 및 위상 분리하여 다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)를 생성할 수 있다. 이하, 다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 중에서 ICLK를 제 1 위상 클럭 신호, QCLK를 제 2 위상 클럭 신호, ICLKB를 제 3 위상 클럭 신호, 그리고 QCLKB를 제 4 위상 클럭 신호라 칭하기로 한다.
다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)는 리드 인에이블 신호(RE_N)의 1/2에 해당하는 주파수를 가지게 된다. 분주 회로(320)는 제 1 플립플롭(321) 및 제 2 플립플롭(322)을 포함할 수 있다.
제 1 플립플롭(321)은 한 쌍의 리드 인에이블 신호(RE_N, RE_C) 중에서 RE_N을 클럭 신호로서 입력 받고, 비반전 입력으로서 QCLK를 입력받으며 반전 입력으로서 QCLKB를 입력 받아 ICLK 및 ICLKB를 생성할 수 있다. 제 1 플립플롭(321)은 리드 인에이블 신호(RE_N)의 천이에 응답하여 입력 신호들(QCLK, QCLKB)을 래치하여 ICLK 및 ICLKB를 생성할 수 있다.
제 2 플립플롭(322)은 한 쌍의 리드 인에이블 신호(RE_N, RE_C) 중에서 RE_C를 클럭 신호로서 입력 받고, 비반전 입력으로서 ICLK를 입력받으며 반전 입력으로서 ICLKB를 입력 받아 QCLK 및 QCLKB를 생성할 수 있다. 제 2 플립플롭(322)은 리드 인에이블 신호(RE_C)의 천이에 응답하여 입력 신호들(ICLK, ICLKB)을 래치하여 QCLK 및 1CLKB를 생성할 수 있다.
타이밍 신호 생성 회로(400)는 다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 및 워밍업 사이클 정보(LTC00, LTC01, LTC10, LTC11)에 따라 복수의 타이밍 신호들(LTENS<0:3>)을 생성할 수 있다.
제어 신호 생성 회로(500)는 다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 및 복수의 타이밍 신호들(LTENS<0:3>)에 따라 데이터 출력 제어 신호들(RE_RDP, RE_FDP)을 생성할 수 있다.
도 7을 참조하면, 타이밍 신호 생성 회로(400)는 다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)에 따라 예비 타이밍 신호들(LTEN10_I, LTEN20_I, LTEN40_I, LTEN10_Q, LTEN20_Q, LTEN40_Q)을 생성하고, 워밍업 사이클 정보(LTC00, LTC01, LTC10, LTC11)에 따라 예비 타이밍 신호들(LTEN10_I, LTEN20_I, LTEN40_I, LTEN10_Q, LTEN20_Q, LTEN40_Q)을 선택적으로 조합하여 복수의 타이밍 신호들(LTENS<0:3>)을 생성할 수 있다.
타이밍 신호 생성 회로(400)는 제 1 쉬프트 레지스터(410), 제 2 쉬프트 레지스터(420) 및 다중화기(430)를 포함할 수 있다.
제 1 쉬프트 레지스터(410)는 제 1 위상 클럭 신호(ICLK) 및 제 3 위상 클럭 신호(ICLKB)에 따라 전원 전압(VCCD)을 쉬프트시켜 예비 타이밍 신호들(LTEN10_I, LTEN20_I, LTEN40_I)을 생성할 수 있다. 제 1 쉬프트 레지스터(410)는 복수의 플립플롭들 예를 들어, 제 1 내지 제 3 플립플롭(411 - 413)을 포함할 수 있다. 제 1 플립플롭(411)은 제 1 위상 클럭 신호(ICLK)의 천이에 응답하여 전원 전압(VCCD)의 레벨을 래치하고, 래치된 신호를 LTEN10_I로서 출력할 수 있다. 제 2 플립플롭(412)은 제 3 위상 클럭 신호(ICLKB)의 천이에 응답하여 전원 전압(VCCD)의 레벨을 래치하고, 래치된 신호를 LTEN20_I로서 출력할 수 있다. 제 3 플립플롭(413)은 제 3 위상 클럭 신호(ICLKB)의 천이에 응답하여 LTEN20_I를 래치하고, 래치된 신호를 LTEN40_I로서 출력할 수 있다.
제 2 쉬프트 레지스터(420)는 제 2 위상 클럭 신호(QCLK) 및 제 4 위상 클럭 신호(QCLKB)에 따라 전원 전압(VCCD)을 쉬프트시켜 예비 타이밍 신호들(LTEN10_Q, LTEN20_Q, LTEN40_Q)을 생성할 수 있다. 제 2 쉬프트 레지스터(420)는 복수의 플립플롭들 예를 들어, 제 1 내지 제 3 플립플롭(421 - 423)을 포함할 수 있다. 제 1 플립플롭(421)은 제 2 위상 클럭 신호(QCLK)의 천이에 응답하여 전원 전압(VCCD)의 레벨을 래치하고, 래치된 신호를 LTEN10_Q로서 출력할 수 있다. 제 2 플립플롭(422)은 제 4 위상 클럭 신호(QCLKB)의 천이에 응답하여 전원 전압(VCCD)의 레벨을 래치하고, 래치된 신호를 LTEN20_Q로서 출력할 수 있다. 제 3 플립플롭(423)은 제 4 위상 클럭 신호(QCLKB)의 천이에 응답하여 LTEN20_Q를 래치하고, 래치된 신호를 LTEN40_Q로서 출력할 수 있다.
다중화기(430)는 워밍업 사이클 정보(LTC00, LTC01, LTC10, LTC11)에 따라 예비 타이밍 신호들(LTEN10_I, LTEN20_I, LTEN40_I, LTEN10_Q, LTEN20_Q, LTEN40_Q)을 선택적으로 조합하여 복수의 타이밍 신호들(LTENS<0:3>)을 생성할 수 있다. 이하, 복수의 타이밍 신호들(LTENS<0:3>) 중에서 LTENS<0>을 제 1 타이밍 신호, LTENS<1>을 제 2 타이밍 신호, LTENS<2>를 제 3 타이밍 신호, LTENS<3>을 제 4 타이밍 신호라 칭하기로 한다.
다중화기(430)는 복수의 로직 게이트들(431-1 - 431-6, 432-1 - 432-6)을 포함할 수 있다. 복수의 로직 게이트들(431-1 - 431-6, 432-1 - 432-6)은 제 1 로직 게이트 그룹과 제 2 로직 게이트 그룹으로 구분될 수 있다. 제 1 로직 게이트 그룹은 제 1 내지 제 6 로직 게이트((431-1 - 431-6)를 포함하고, 제 2 로직 게이트 그룹은 제 7 내지 제 12 로직 게이트(432-1 - 432-6)를 포함할 수 있다.
제 1 로직 게이트 그룹은 예비 타이밍 신호들(LTEN10_I, LTEN20_I, LTEN40_I)과 워밍업 사이클 정보(LTC00, LTC01, LTC10, LTC11)을 조합하여 제 1 타이밍 신호(LETNS<0>) 및 제 2 타이밍 신호(LETNS<1>)를 생성할 수 있다. 제 1 로직 게이트(431-1)는 전원 전압(VCCD)과 워밍업 사이클 정보(LTC00)을 부정 논리곱하여 출력할 수 있다. 제 2 로직 게이트(431-2)는 예비 타이밍 신호(LTEN20_I)와 워밍업 사이클 정보(LTC10)을 부정 논리곱하여 출력할 수 있다. 제 3 로직 게이트(431-3)는 예비 타이밍 신호(LTEN40_I)와 워밍업 사이클 정보(LTC11)을 부정 논리곱하여 출력할 수 있다. 제 4 로직 게이트(431-4)는 제 1 내지 제 3 로직 게이트(431-1 - 431-3)의 출력들을 부정 논리곱한 결과를 제 1 타이밍 신호(LTENS0)로서 출력할 수 있다. 제 5 로직 게이트(431-5)는 예비 타이밍 신호(LTEN10_I)와 워밍업 사이클 정보(LTC01)을 부정 논리곱하여 출력할 수 있다. 제 6 로직 게이트(431-6)는 제 5 로직 게이트(431-5)의 출력을 반전시킨 신호를 제 2 타이밍 신호(LTENS1)로서 출력할 수 있다.
제 2 로직 게이트 그룹은 예비 타이밍 신호들(LTEN10_Q, LTEN20_Q, LTEN40_Q)과 워밍업 사이클 정보(LTC00, LTC01, LTC10, LTC11)을 조합하여 제 3 타이밍 신호(LETNS<2>) 및 제 4 타이밍 신호(LETNS<3>)를 생성할 수 있다. 제 7 로직 게이트(432-1)는 전원 전압(VCCD)과 워밍업 사이클 정보(LTC00)을 부정 논리곱하여 출력할 수 있다. 제 8 로직 게이트(432-2)는 예비 타이밍 신호(LTEN20_Q)와 워밍업 사이클 정보(LTC10)을 부정 논리곱하여 출력할 수 있다. 제 9 로직 게이트(432-3)는 예비 타이밍 신호(LTEN40_Q)와 워밍업 사이클 정보(LTC11)을 부정 논리곱하여 출력할 수 있다. 제 10 로직 게이트(432-4)는 제 7 내지 제 9 로직 게이트(432-1 - 432-3)의 출력들을 부정 논리곱한 결과를 제 3 타이밍 신호(LTENS2)로서 출력할 수 있다. 제 11 로직 게이트(432-5)는 예비 타이밍 신호(LTEN10_Q)와 워밍업 사이클 정보(LTC01)을 부정 논리곱하여 출력할 수 있다. 제 12 로직 게이트(432-6)는 제 11 로직 게이트(432-5)의 출력을 반전시킨 신호를 제 4 타이밍 신호(LTENS3)로서 출력할 수 있다.
도 8을 참조하면, 제어 신호 생성 회로(500)는 복수의 타이밍 신호들(LTENS<0:3>)에 따라 다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)를 선택적으로 마스킹하여 복수의 보정 클럭 신호들(ICLK_A, QCLK_A, ICLK_B, QCLK_B)을 생성하고, 복수의 보정 클럭 신호들(ICLK_A, QCLK_A, ICLK_B, QCLK_B)에 따라 출력단을 구동하여 데이터 출력 제어 신호들(RE_RDP, RE_FDP)을 생성할 수 있다. 이하, 복수의 보정 클럭 신호들(ICLK_A, QCLK_A, ICLK_B, QCLK_B) 중에서 ICLK_A를 제 1 보정 클럭 신호, QCLK_A를 제 2 보정 클럭 신호, ICLK_B를 제 3 보정 클럭 신호, QCLK_B를 제 4 보정 클럭 신호라 칭하기로 한다. 제어 신호 생성 회로(500)는 복수의 로직 게이트들(511 - 514), 제 1 드라이버(520) 및 제 2 드라이버(530)를 포함할 수 있다.
복수의 로직 게이트들(511 - 514)은 복수의 타이밍 신호들(LTENS<0:3>)에 따라 다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)를 선택적으로 마스킹하여 복수의 보정 클럭 신호들(ICLK_A, QCLK_A, ICLK_B, QCLK_B)을 생성할 수 있다.
제 1 로직 게이트(511)는 제 1 위상 클럭 신호(ICLK)와 제 1 타이밍 신호(LTENS0)를 부정 논리곱한 결과를 제 1 보정 클럭 신호(ICLK_A)로서 출력할 수 있다. 제 2 로직 게이트(512)는 제 3 위상 클럭 신호(ICLKB)와 제 2 타이밍 신호(LTENS1)를 부정 논리곱한 결과를 제 3 보정 클럭 신호(ICLK_B)로서 출력할 수 있다. 제 3 로직 게이트(513)는 제 2 위상 클럭 신호(QCLK)와 제 3 타이밍 신호(LTENS2)를 부정 논리곱한 결과를 제 2 보정 클럭 신호(QCLK_A)로서 출력할 수 있다. 제 4 로직 게이트(514)는 제 4 위상 클럭 신호(QCLKB)와 제 4 타이밍 신호(LTENS3)를 부정 논리곱한 결과를 제 4 보정 클럭 신호(QCLK_B)로서 출력할 수 있다.
제 1 드라이버(520)는 제 1 보정 클럭 신호(ICLK_A)와 제 3 보정 클럭 신호(ICLK_B)에 따라 출력단(521)을 전원 전압 레벨 또는 접지 전압 레벨로 구동함으로써 제 1 데이터 출력 제어 신호(RE_RDP)를 생성할 수 있다. 제 1 드라이버(520)는 복수의 트랜지스터들(522 - 527)을 포함할 수 있다.
제 1 트랜지스터(522)는 전원 전압 단자와 출력단(521) 사이에 연결되며, 제 1 보정 클럭 신호(ICLK_A)에 따라 출력단(521)을 전원 전압 레벨로 구동할 수 있다. 제 2 트랜지스터(523)는 제 1 트랜지스터(522)와 병렬로 전원 전압 단자와 출력단(521) 사이에 연결되며, 제 3 보정 클럭 신호(ICLK_B)에 따라 출력단(521)을 전원 전압 레벨로 구동할 수 있다. 제 3 및 제 4 트랜지스터(524, 525)는 제 1 트랜지스터(522)와 접지단 사이에 직렬 연결되며, 제 1 보정 클럭 신호(ICLK_A)와 제 3 보정 클럭 신호(ICLK_B) 각각에 따라 출력단(521)을 접지 전압 레벨로 구동할 수 있다. 제 5 및 제 6 트랜지스터(526, 527)는 제 2 트랜지스터(523)와 접지단 사이에 직렬 연결되며, 제 3 보정 클럭 신호(ICLK_B)와 제 1 보정 클럭 신호(ICLK_A) 각각에 따라 출력단(521)을 접지 전압 레벨로 구동할 수 있다.
제 2 드라이버(530)는 제 2 보정 클럭 신호(QCLK_A)와 제 4 보정 클럭 신호(QCLK_B)에 따라 출력단(531)을 전원 전압 레벨 또는 접지 전압 레벨로 구동함으로써 제 2 데이터 출력 제어 신호(RE_FDP)를 생성할 수 있다. 제 2 드라이버(530)는 복수의 트랜지스터들(532 - 537)을 포함할 수 있다.
제 1 트랜지스터(532)는 전원 전압 단자와 출력단(531) 사이에 연결되며, 제 2 보정 클럭 신호(QCLK_A)에 따라 출력단(531)을 전원 전압 레벨로 구동할 수 있다. 제 2 트랜지스터(533)는 제 1 트랜지스터(532)와 병렬로 전원 전압 단자와 출력단(531) 사이에 연결되며, 제 4 보정 클럭 신호(QCLK_B)에 따라 출력단(531)을 전원 전압 레벨로 구동할 수 있다. 제 3 및 제 4 트랜지스터(534, 535)는 제 1 트랜지스터(532)와 접지단 사이에 직렬 연결되며, 제 2 보정 클럭 신호(QCLK_A)와 제 4 보정 클럭 신호(QCLK_B) 각각에 따라 출력단(531)을 접지 전압 레벨로 구동할 수 있다. 제 5 및 제 6 트랜지스터(536, 537)는 제 2 트랜지스터(533)와 접지단 사이에 직렬 연결되며, 제 4 보정 클럭 신호(QCLK_B)와 제 2 보정 클럭 신호(QCLK_A) 각각에 따라 출력단(531)을 접지 전압 레벨로 구동할 수 있다.
도 9A를 참조하면, 리드 인에이블 신호(RE_N, RE_C)에 따라 다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)가 생성된다.
리드 인에이블 신호(RE_N)를 분주하여 제 1 위상 클럭 신호(ICLK) 및 제 3 위상 클럭 신호(ICLKB)가 생성되고, 리드 인에이블 신호(RE_C)를 분주하여 제 2 위상 클럭 신호(QCLK) 및 제 4 위상 클럭 신호(QCLKB)가 생성될 수 있다.
제 1 위상 클럭 신호(ICLK)와 제 3 위상 클럭 신호(ICLKB)를 기준으로 예비 타이밍 신호들(LTEN10_I, LTEN20_I, LTEN40_I)이 생성된다.
예비 타이밍 신호들(LTEN10_I, LTEN20_I, LTEN40_I)에 따라 워밍업 사이클에 맞는 제 1 데이터 출력 제어 신호(RE_RDP)가 생성된다.
제 1 데이터 출력 제어 신호(RE_RDP)는 워밍업 사이클이 '1'인 경우 리드 인에이블 신호(RE_N)의 첫번째 사이클을 마스킹한 파형을 가지게 되며, 워밍업 사이클이 '2'인 경우 리드 인에이블 신호(RE_N)의 첫번째 및 두번째 사이클을 마스킹한 파형을 가지게 되고, 워밍업 사이클이 '4'인 경우 리드 인에이블 신호(RE_N)의 첫번째 사이클에서 네번째 사이클을 마스킹한 파형을 가지게 된다.
제 2 위상 클럭 신호(QCLK)와 제 4 위상 클럭 신호(QCLKB)를 기준으로 예비 타이밍 신호들(LTEN10_Q, LTEN20_Q, LTEN40_Q)이 생성된다.
예비 타이밍 신호들(LTEN10_Q, LTEN20_Q, LTEN40_Q)에 따라 워밍업 사이클에 맞는 제 2 데이터 출력 제어 신호(RE_FDP)가 생성된다.
제 2 데이터 출력 제어 신호(RE_FDP)는 워밍업 사이클이 '1'인 경우 리드 인에이블 신호(RE_C)의 첫번째 사이클을 마스킹한 파형을 가지게 되며, 워밍업 사이클이 '2'인 경우 리드 인에이블 신호(RE_C)의 첫번째 및 두번째 사이클을 마스킹한 파형을 가지게 되고, 워밍업 사이클이 '4'인 경우 리드 인에이블 신호(RE_C)의 첫번째 사이클에서 네번째 사이클을 마스킹한 파형을 가지게 된다.
다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)가 리드 인에이블 신호(RE_N, RE_C)에 비해 1/2의 주파수를 가지므로 반도체 장치(100)의 동작 조건에 상관없이 즉, 반도체 장치(100)가 저전압/고주파 조건에서 동작하여도 제 1 데이터 출력 제어 신호(RE_RDP) 및 제 2 데이터 출력 제어 신호(RE_FDP)를 안정적으로 생성할 수 있다.
도 9B와 같이, 반도체 장치(100)는 워밍업 사이클이 '0'이면 즉, 워밍업 사이클이 적용되지 않으면 리드 인에이블 신호(RE_N)의 첫번째 사이클부터 데이터 출력 제어 신호들(RE_RDP, RE_FDP) 각각에 따라 데이터를 출력할 수 있다.
반도체 장치(100)는 워밍업 사이클이 '1'이면 리드 인에이블 신호(RE_N)의 두번째 사이클부터 데이터 출력 제어 신호들(RE_RDP, RE_FDP) 각각에 따라 데이터를 출력할 수 있다.
반도체 장치(100)는 워밍업 사이클이 '2'이면 리드 인에이블 신호(RE_N)의 세번째 사이클부터 데이터 출력 제어 신호들(RE_RDP, RE_FDP) 각각에 따라 데이터를 출력할 수 있다.
반도체 장치(100)는 워밍업 사이클이 '4'이면 리드 인에이블 신호(RE_N)의 다섯번째 사이클부터 데이터 출력 제어 신호들(RE_RDP, RE_FDP) 각각에 따라 데이터를 출력할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (15)

  1. 리드 인에이블 신호들을 분주하여 다중 위상 클럭 신호를 생성하도록 구성된 분주 회로;
    워밍업 사이클 정보 및 상기 다중 위상 클럭 신호에 따라 복수의 타이밍 신호들을 생성하도록 구성된 타이밍 신호 생성 회로; 및
    상기 다중 위상 클럭 신호 및 상기 복수의 타이밍 신호들에 따라 데이터 출력 제어 신호들을 생성하도록 구성된 제어 신호 생성 회로를 포함하는 데이터 출력 제어 회로.
  2. 제 1 항에 있어서,
    워밍업 사이클을 설정하기 위한 워밍업 사이클 예비 정보를 디코딩하여 상기 워밍업 사이클 정보를 생성하도록 구성된 디코더를 더 포함하는 데이터 출력 제어 회로.
  3. 제 1 항에 있어서,
    상기 분주 회로는
    상기 리드 인에이블 신호들 중에서 제 1 신호의 천이에 응답하여 입력 신호들을 래치하여 상기 다중 위상 클럭 신호 중에서 제 1 위상 클럭 신호 및 제 3 위상 클럭 신호를 생성하도록 구성된 제 1 플립플롭, 및
    상기 리드 인에이블 신호들 중에서 제 2 신호의 천이에 응답하여 입력 신호들을 래치하여 상기 다중 위상 클럭 신호 중에서 제 2 위상 클럭 신호 및 제 4 위상 클럭 신호를 생성하도록 구성된 제 2 플립플롭을 포함하는 데이터 출력 제어 회로.
  4. 제 1 항에 있어서,
    상기 타이밍 신호 생성 회로는
    상기 다중 위상 클럭 신호에 따라 예비 타이밍 신호들을 생성하고, 상기 워밍업 사이클 정보에 따라 상기 예비 타이밍 신호들을 선택적으로 조합하여 상기 복수의 타이밍 신호들을 생성하도록 구성되는 데이터 출력 제어 회로.
  5. 제 1 항에 있어서,
    상기 타이밍 신호 생성 회로는
    상기 다중 위상 클럭 신호 중에서 제 1 위상 클럭 신호 및 제 3 위상 클럭 신호에 따라 전원 전압을 쉬프트시켜 예비 타이밍 신호들 중에서 일부를 생성하도록 구성된 제 1 쉬프트 레지스터,
    상기 다중 위상 클럭 신호 중에서 제 2 위상 클럭 신호 및 제 4 위상 클럭 신호에 따라 전원 전압을 쉬프트시켜 상기 예비 타이밍 신호들 중에서 나머지를 생성하도록 구성된 제 2 쉬프트 레지스터, 및
    상기 워밍업 사이클 정보에 따라 상기 예비 타이밍 신호들을 선택적으로 조합하여 상기 복수의 타이밍 신호들을 생성하도록 구성된 다중화기를 포함하는 데이터 출력 제어 회로.
  6. 제 1 항에 있어서,
    상기 제어 신호 생성 회로는
    상기 복수의 타이밍 신호들에 따라 상기 다중 위상 클럭 신호를 선택적으로 마스킹하여 복수의 보정 클럭 신호들을 생성하고, 상기 복수의 보정 클럭 신호들에 따라 출력단을 구동하여 상기 데이터 출력 제어 신호들을 생성하도록 구성되는 데이터 출력 제어 회로.
  7. 제 1 항에 있어서,
    상기 제어 신호 생성 회로는
    상기 복수의 타이밍 신호들에 따라 상기 다중 위상 클럭 신호를 선택적으로 마스킹하여 복수의 보정 클럭 신호들을 생성하도록 구성된 복수의 로직 게이트들,
    상기 복수의 보정 클럭 신호들 중에서 제 1 보정 클럭 신호와 제 3 보정 클럭 신호에 따라 출력단을 전원 전압 레벨 또는 접지 전압 레벨로 구동함으로써 상기 데이터 출력 제어 신호들 중에서 제 1 데이터 출력 제어 신호를 생성하도록 구성된 제 1 드라이버, 및
    상기 복수의 보정 클럭 신호들 중에서 제 2 보정 클럭 신호와 제 4 보정 클럭 신호에 따라 출력단을 전원 전압 레벨 또는 접지 전압 레벨로 구동함으로써 상기 데이터 출력 제어 신호들 중에서 제 2 데이터 출력 제어 신호를 생성하도록 구성된 제 2 드라이버를 포함하는 데이터 출력 제어 회로.
  8. 메모리 셀 어레이;
    데이터 출력 제어 신호들에 응답하여 상기 메모리 셀 어레이에서 제공되는 데이터를 반도체 장치 외부로 출력하도록 구성된 데이터 입출력 회로; 및
    상기 반도체 장치 외부에서 제공되는 리드 인에이블 신호들을 분주하여 다중 위상 클럭 신호를 생성하고, 상기 반도체 장치에 설정된 워밍업 사이클 정보에 맞도록 상기 다중 위상 클럭 신호를 선택적으로 마스킹하여 상기 데이터 출력 제어 신호들을 생성하도록 구성된 제어 회로를 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 메모리 셀 어레이는
    복수의 메모리 블록들을 포함하고, 상기 복수의 메모리 블록들 각각은 복수의 페이지를 포함하는 반도체 장치.
  10. 제 8 항에 있어서,
    비트 라인들을 통해 상기 메모리 셀 어레이와 연결되며, 복수의 페이지 버퍼들을 포함하는 읽기 및 쓰기 회로를 더 포함하는 반도체 장치.
  11. 제 8 항에 있어서,
    상기 제어 회로는
    워밍업 사이클을 설정하기 위한 워밍업 사이클 예비 정보를 디코딩하여 상기 워밍업 사이클 정보를 생성하도록 구성된 디코더,
    상기 리드 인에이블 신호들을 분주하여 상기 다중 위상 클럭 신호를 생성하도록 구성된 분주 회로,
    상기 워밍업 사이클 정보 및 상기 다중 위상 클럭 신호에 따라 복수의 타이밍 신호들을 생성하도록 구성된 타이밍 신호 생성 회로, 및
    상기 다중 위상 클럭 신호 및 상기 복수의 타이밍 신호들에 따라 상기 데이터 출력 제어 신호들을 생성하도록 구성된 제어 신호 생성 회로를 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 타이밍 신호 생성 회로는
    상기 다중 위상 클럭 신호에 따라 예비 타이밍 신호들을 생성하고, 상기 워밍업 사이클 정보에 따라 상기 예비 타이밍 신호들을 선택적으로 조합하여 상기 복수의 타이밍 신호들을 생성하도록 구성되는 반도체 장치.
  13. 제 11 항에 있어서,
    상기 타이밍 신호 생성 회로는
    상기 다중 위상 클럭 신호 중에서 제 1 위상 클럭 신호 및 제 3 위상 클럭 신호에 따라 전원 전압을 쉬프트시켜 예비 타이밍 신호들 중에서 일부를 생성하도록 구성된 제 1 쉬프트 레지스터,
    상기 다중 위상 클럭 신호 중에서 제 2 위상 클럭 신호 및 제 4 위상 클럭 신호에 따라 전원 전압을 쉬프트시켜 상기 예비 타이밍 신호들 중에서 나머지를 생성하도록 구성된 제 2 쉬프트 레지스터, 및
    상기 워밍업 사이클 정보에 따라 상기 예비 타이밍 신호들을 선택적으로 조합하여 상기 복수의 타이밍 신호들을 생성하도록 구성된 다중화기를 포함하는 반도체 장치.
  14. 제 11 항에 있어서,
    상기 제어 신호 생성 회로는
    상기 복수의 타이밍 신호들에 따라 상기 다중 위상 클럭 신호를 선택적으로 마스킹하여 복수의 보정 클럭 신호들을 생성하고, 상기 복수의 보정 클럭 신호들에 따라 출력단을 구동하여 상기 데이터 출력 제어 신호들을 생성하도록 구성되는 반도체 장치.
  15. 제 11 항에 있어서,
    상기 제어 신호 생성 회로는
    상기 복수의 타이밍 신호들에 따라 상기 다중 위상 클럭 신호를 선택적으로 마스킹하여 복수의 보정 클럭 신호들을 생성하도록 구성된 복수의 로직 게이트들,
    상기 복수의 보정 클럭 신호들 중에서 제 1 보정 클럭 신호와 제 3 보정 클럭 신호에 따라 출력단을 전원 전압 레벨 또는 접지 전압 레벨로 구동함으로써 상기 데이터 출력 제어 신호들 중에서 제 1 데이터 출력 제어 신호를 생성하도록 구성된 제 1 드라이버, 및
    상기 복수의 보정 클럭 신호들 중에서 제 2 보정 클럭 신호와 제 4 보정 클럭 신호에 따라 출력단을 전원 전압 레벨 또는 접지 전압 레벨로 구동함으로써 상기 데이터 출력 제어 신호들 중에서 제 2 데이터 출력 제어 신호를 생성하도록 구성된 제 2 드라이버를 포함하는 반도체 장치.
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