JP5742627B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置および半導体装置の製造方法に関するものであり、より特定的には、活性領域の外側に位置する半導体層の表層部の電位を固定することができる半導体装置、および当該半導体装置を製造することができる半導体装置の製造方法に関するものである。
近年、電力エネルギーの変換や制御に用いられるパワーデバイスの高効率化や低損失化が要求されている。パワースイッチングデバイスとしてのＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）については、素子構造の改善や材料の選択によるオン抵抗の低減などが検討されており、たとえばプレーナ（平面）型の素子構造に代えて、トレンチ（溝）型の素子構造を採用することなどが進められている。トレンチ型の素子構造とは、素子表面に形成されたトレンチの壁面に沿ったチャネル領域の形成を特徴とする素子構造である。
パワースイッチングデバイスとしてのＭＯＳＦＥＴは、高電圧の変換や制御などに用いられるため、高効率、低損失であると同時に高耐圧であることが要求される。トレンチ型の素子構造によれば、オン抵抗の低減による素子の低損失化が達成される一方、形成されるトレンチの形状不良などに起因して素子の耐圧が低下するおそれがある。具体的には、トレンチの形状不良の発生部分において局所的な電界集中が起こり、これに起因する高電界によりトレンチ壁面上に形成されたゲート絶縁膜が破壊され易くなる場合がある。このようなトレンチ構造に起因した素子の耐圧低下を抑制するため、たとえば素子の活性領域となる領域を活性領域内のトレンチとは別のトレンチにより取り囲むような構造を採用したＭＯＳＦＥＴが提案されている（たとえば、特許文献１参照）。
特開２００５−３２２９４９号公報
特許文献１にて提案されているＭＯＳＦＥＴにおいては、活性領域を取り囲むトレンチを電界緩和部として機能させることにより、素子の耐圧を向上させることができる。しかし、このＭＯＳＦＥＴでは、たとえば１ｋＶ（キロボルト）程度の高電圧が印加される場合、十分な電界緩和機能を発揮することは困難である。そのため、このような高電圧の印加に対する素子の耐性を得るため、素子構造のさらなる改善が要求される。
本発明は、上記課題に鑑みてなされたものであり、その目的は、活性領域の外側に位置する半導体層の電位を固定することにより耐圧特性を向上させることができる半導体装置、および当該半導体装置を製造することができる半導体装置の製造方法を提供することである。
本発明に従った半導体装置は、一方の主表面にトレンチが形成された半導体基板と、トレンチの壁面上に接触して配置された第１絶縁膜と、第１絶縁膜上に接触して配置されたゲート電極と、上記一方の主表面上に配置された第１配線とを備えている。半導体基板は、第１導電型のドリフト層と、ドリフト層から見て上記一方の主表面側に配置された第２導電型のボディ層とを含んでいる。トレンチは、ボディ層を貫通してドリフト層に達するように形成されている。トレンチは、平面的に見て活性領域を取り囲むように配置される外周トレンチを含んでいる。外周トレンチから見て活性領域とは反対側の上記一方の主表面にはボディ層が露出した電位固定領域が形成されている。第１配線は、平面的に見て活性領域に重なるように配置されている。電位固定領域は、第１配線と電気的に接続されている。半導体装置は、電位固定領域上に配置された第２絶縁膜と、平面的に見て前記電位固定領域に重なるように第２絶縁膜上に配置された第２配線とをさらに備える。
本発明に従った半導体装置には、活性領域と、活性領域の外側に位置する電位固定領域とが形成されている。そして、電位固定領域は、活性領域に重なるように配置された第１配線と電気的に接続されている。したがって、本発明に従った半導体装置においては、活性領域の外側に位置する半導体領域の電位を、第１配線の電位と同電位に固定することができる。その結果、本発明に従った半導体装置によれば、耐圧特性に優れた半導体装置を提供することができる。
上記半導体装置のドリフト層において外周トレンチに接触する領域には、第２導電型の電界緩和領域が形成されていてもよい。電界緩和領域は、電位固定領域に接続されていてもよい。
これにより、電界緩和領域と電界緩和領域以外のドリフト層の領域との界面にはｐｎ接合が形成され、またドリフト層内には当該ｐｎ接合より伸張する空乏層が形成される。その結果、当該ｐｎ接合より伸張する空乏層の電界緩和効果により、外周トレンチの壁面上に配置される第１絶縁膜へ印加される電界を緩和することができる。また、電界緩和領域は、第１配線の電位と同電位に固定された電位固定領域に接続されることにより、その電位が固定される。
上記半導体装置において、電位固定領域は、第１配線下にまで延在する電位固定領域延在部を含んでいてもよい。ゲート電極は、第２配線下にまで延在するゲート電極延在部を含んでいてもよい。電位固定領域は、電位固定領域延在部において第１配線に電気的に接続されていてもよい。ゲート電極は、ゲート電極延在部において第２配線に電気的に接続されていてもよい。
上記半導体装置において、第１配線は、外周トレンチ上を越えて電位固定領域上にまで延在する第１配線延在部を含んでいてもよい。第２配線は、外周トレンチ上を越えてゲート電極上にまで延在する第２配線延在部を含んでいてもよい。第１配線は、第１配線延在部において電位固定領域と電気的に接続されていてもよい。第２配線は、第２配線延在部においてゲート電極と電気的に接続されていてもよい。
このようにすれば、電位固定領域の電位を第１配線の電位に固定しつつ、電位固定領域上に配置された第２配線とゲート電極との電気的な接続を容易に達成することができる。
上記半導体装置において、トレンチの側壁面と上記一方の主表面とがなす角は、１００°〜１６０°であってもよい。このように、トレンチの側壁面をなだらかに形成することにより、トレンチ底付近の電界集中を抑制することができる。なお、トレンチの側壁面と一方の主表面とがなす角とは、半導体基板内において、トレンチの側壁面と一方の主表面とがなす角を意味するものとする。
上記半導体装置において、半導体基板は、炭化珪素からなっていてもよい。このように、本発明に従った半導体装置は、半導体基板が炭化珪素からなる炭化珪素半導体装置において好適に用いることができる。
本発明に従った半導体装置の製造方法は、第１導電型のドリフト層と、一方の主表面を含むようにドリフト層上に形成された第２導電型のボディ層とを含む半導体基板を準備する工程と、上記一方の主表面側に開口し、ボディ層を貫通するとともにドリフト層に達するようにトレンチを形成する工程と、トレンチの壁面を含むように第１絶縁膜を形成する工程と、第１絶縁膜上に接触するようにゲート電極を形成する工程と、上記一方の主表面上に第１配線を形成する工程とを備えている。トレンチを形成する工程では、平面的に見て活性領域を取り囲むように配置される外周トレンチが形成される。第１配線を形成する工程では、平面的に見て活性領域に重なるとともに、外周トレンチから見て活性領域とは反対側の上記一方の主表面に露出するボディ層である電位固定領域に電気的に接続されるように、第１配線が形成される。半導体装置の製造方法は、電位固定領域上に第２絶縁膜を形成する工程と、平面的に見て電位固定領域に重なるように第２絶縁膜上に第２配線を形成する工程とをさらに備える。
本発明に従った半導体装置の製造方法によれば、活性領域の外側に位置する半導体層の表層部の電位が固定された上記本発明に従った半導体装置を製造することができる。
上記半導体装置の製造方法において、トレンチを形成する工程では、外周トレンチが、外周トレンチ以外のトレンチと同時に形成されてもよい。これにより、上記工程をより効率的に実施することができる。
上記半導体装置の製造方法は、ドリフト層において外周トレンチに接触するように延在し、電位固定領域に到達する第２導電型の電界緩和領域を形成する工程をさらに備えていてもよい。電界緩和領域を形成する工程では、イオン注入により電界緩和領域が形成されてもよい。
これにより、外周トレンチの壁面上に配置される第１絶縁膜へ印加される電界を緩和することが可能な半導体装置を容易に製造することができる。
上記半導体装置の製造方法において、半導体基板を準備する工程では、炭化珪素からなる半導体基板が準備されてもよい。このように、本発明に従った半導体装置の製造方法は、炭化珪素からなる半導体基板を備える炭化珪素半導体装置の製造方法において好適に用いることができる。
以上の説明から明らかなように、本発明に従った半導体装置によれば、活性領域の外側に位置する半導体層の表層部の電位を固定することにより耐圧特性を向上させることができる。また、本発明に従った半導体装置の製造方法によれば、上記本発明に従った半導体装置を製造することができる。
図４中の線分Ａ−Ａに沿うＭＯＳＦＥＴの断面構造を示す概略図である。 図４中の線分Ｂ−Ｂに沿うＭＯＳＦＥＴの断面構造を示す概略図である。 ＭＯＳＦＥＴの構造を部分的に示す概略上面図である。 ＭＯＳＦＥＴの構造を部分的に示す概略上面図である。 ＭＯＳＦＥＴの製造方法を概略的に示すフローチャートである。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 図１９中の線分Ｃ−Ｃに沿うＭＯＳＦＥＴの断面構造を示す概略図である。 図１９中の線分Ｄ−Ｄに沿うＭＯＳＦＥＴの断面構造を示す概略図である。 実施の形態２に係るＭＯＳＦＥＴの構造を部分的に示す概略上面図である。 実施の形態２に係るＭＯＳＦＥＴの構造を部分的に示す概略上面図である。 実施の形態２に係るＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態２に係るＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態２に係るＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態２に係るＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態２に係るＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態２に係るＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態２に係るＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態２に係るＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態２に係るＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態２に係るＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
（実施の形態１）
まず、本発明の実施の形態１に係る半導体装置および半導体装置の製造方法について説明する。はじめに、本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１の構造について、図１〜図４を参照して説明する。ここで、図３は、ＭＯＳＦＥＴ１に備えられた半導体基板１０の上面図である。また、図４は、ＭＯＳＦＥＴ１の構造を部分的に示す上面図である。
図１および図２を参照して、ＭＯＳＦＥＴ１は、主表面１０Ａを有する半導体基板１０と、第１絶縁膜としてのゲート酸化膜３０と、第２絶縁膜としての保護酸化膜３１と、ゲート電極４０と、層間絶縁膜３２と、ソース電極５０と、ドレイン電極５１と、第１配線としてのソース配線６０と、第２配線としてのゲート配線７０と、ドレインパッド電極８０とを備えている。半導体基板１０は、ベース基板１１と、ドリフト層１２と、ボディ層１３と、コンタクト領域１４，１５と、ソース領域１６とを含んでいる。また、半導体基板１０は、炭化珪素からなっていてもよい。
半導体基板１０には、主表面１０Ａ側に開口するトレンチ２０が形成されている。トレンチ２０は、ボディ層１３およびドリフト層１２にわたるように、具体的にはボディ層１３を貫通してドリフト層１２に達するように形成されている。
また、トレンチ２０の側壁面と主表面１０Ａとがなす角は、１００°〜１６０°であってもよい。このように、トレンチ２０の側壁面をなだらかに形成することにより、トレンチ２０の底付近の電界集中を抑制することができる。より具体的には、図１および図２においては、トレンチ２０の側壁面と主表面１０Ａとがなす角が９０°となる例を示しているが、この角を１００°〜１６０°とすることによりトレンチ２０の側壁面と主表面１０Ａに平行に形成された底面とのなす角も１００°〜１６０°となる。このように、トレンチ２０の側壁面と底面とがなす角を鈍角とすることにより、トレンチ２０の底付近の電界集中を抑制することができる。なお、トレンチ２０の側壁面と主表面１０Ａとがなす角とは、半導体基板１０内において、トレンチ２０の側壁面と主表面１０Ａとがなす角を意味するものとする。
ドリフト層１２は、ベース基板１１の一方の主表面上に形成されている。ベース基板１１およびドリフト層１２は、たとえばＰ（リン）などのｎ型不純物を含み、その濃度値は、ドリフト層１２に比べてベース基板１１の方が高い値となっている。ボディ層１３は、トレンチ２０の側壁面を含み、ドリフト層１２と接触しつつ延在するように形成されている。ボディ層１３に含まれるｐ型不純物は、たとえばＡｌ（アルミニウム）、Ｂ（硼素）などである。
ソース領域１６は、ボディ層１３から見てドリフト層１２とは反対側において主表面１０Ａを含むように形成されている。ソース領域１６は、トレンチ２０の側壁面を含み、ボディ層１３に接触するように形成されている。ソース領域１６に含まれるｎ型不純物は、たとえばＰ（リン）などであって、その濃度値は、ドリフト層１２よりも高い値となっている。
コンタクト領域１４，１５は、ボディ層１３に接触しつつ主表面１０Ａを含むように形成されている。また、コンタクト領域１４は、ソース領域１６に隣接して形成されている。コンタクト領域１４，１５に含まれるｐ型不純物は、たとえばＡｌ、Ｂなどであって、その濃度値は、ボディ層１３よりも高い値となっている。
図３を参照して、半導体基板１０の主表面１０Ａの上方より平面的に見て、トレンチ２０は、活性領域１０Ｂを取り囲むように配置される外周トレンチ２２と、外周トレンチ２２以外のトレンチ２０としての内部トレンチ２１とを含んでいる。活性領域１０Ｂとは、主表面１０Ａを含む領域にコンタクト領域１４およびソース領域１６が形成された領域である。この活性領域１０Ｂが、デバイスとして動作する。また、外周トレンチ２２から見て活性領域１０Ｂとは反対側、すなわち活性領域１０Ｂの外側に位置する主表面１０Ａには、ボディ層１３が露出した電位固定領域１０Ｃが形成されている。電位固定領域１０Ｃにおいて、主表面１０Ａを含む領域にはコンタクト領域１５が形成されている。また、電位固定領域１０Ｃは、平面的に見て活性領域１０Ｂ側へ延在する電位固定領域延在部１０Ｄを含むように形成されている。また、外周トレンチ２２は、電位固定領域延在部１０Ｄに沿って、電位固定領域延在部１０Ｄと互い違いに電位固定領域１０Ｃ側へ延在する外周トレンチ延在部２２Ａを含むように形成されている。
図１および図２を参照して、ゲート酸化膜３０は、トレンチ２０の壁面上に接触して配置されている。保護酸化膜３１は、電位固定領域１０Ｃ上において、主表面１０Ａに接触して配置されている。ゲート酸化膜３０および保護酸化膜３１は、たとえば二酸化珪素（ＳｉＯ２）からなっている。
ゲート電極４０は、ゲート酸化膜３０上に接触して配置されている。より具体的には、ゲート電極４０は、ゲート酸化膜３０が形成されたトレンチ２０を充填するように形成されている。また、ゲート電極４０は、外周トレンチ延在部２２Ａを充填するように形成されたゲート電極延在部４０Ａを含んでいる。ゲート電極４０は、たとえば不純物が添加されたポリシリコン、Ａｌなどの導電体からなっている。
ソース電極５０は、主表面１０Ａ上において、コンタクト領域１４またはコンタクト領域１５と、ソース領域１６とに接触するように配置されている。ソース電極５０は、ソース領域１６に対してオーミック接触することができる材料、たとえばＮｉｘＳｉｙ（ニッケルシリサイド）、ＴｉｘＳｉｙ（チタンシリサイド）、ＡｌｘＳｉｙ（アルミシリサイド）およびＴｉｘＡｌｙＳｉｚ（チタンアルミシリサイド）などからなっており、ソース領域１６に対して電気的に接続されている。
ドレイン電極５１は、ベース基板１１から見てドリフト層１２とは反対側の主表面に接触するように配置されている。ドレイン電極５１は、ベース基板１１に対してオーミック接触することができる材料、たとえばソース電極５０と同様の材料からなっており、ベース基板１１に対して電気的に接続されている。
層間絶縁膜３２は、ゲート電極４０および保護酸化膜３１上に接触して配置されており、ゲート電極４０をソース電極５０に対して電気的に絶縁している。層間絶縁膜３２は、たとえば二酸化珪素（ＳｉＯ２）からなっている。
図１および図４を参照して、ソース配線６０は、平面的に見て活性領域１０Ｂに重なるように配置されている。具体的には、ソース配線６０は、たとえばＡｌなどの導電体からなっており、ソース電極５０を介してソース領域１６と電気的に接続されている。また、図２および図４を参照して、電位固定領域１０Ｃは、ソース配線６０下にまで延在する電位固定領域延在部１０Ｄを含み、電位固定領域延在部１０Ｄにおいてソース配線６０と電気的に接続されている。具体的には、電位固定領域１０Ｃは、電位固定領域延在部１０Ｄに形成されたコンタクト領域１５において、ソース電極５０を介してソース配線６０に電気的に接続されている。これにより、電位固定領域１０Ｃの電位が、ソース配線６０の電位と同電位に固定されている。
図１、図２および図４を参照して、ゲート配線７０は、平面的に見て電位固定領域１０Ｃに重なるとともに、ソース配線６０とは離れて配置されている。また、ゲート電極４０は、ゲート配線７０下にまで延在するゲート電極延在部４０Ａを含み、ゲート電極延在部４０Ａにおいてゲート配線７０と電気的に接続されている。ゲート配線７０は、たとえばソース配線６０と同様の材料からなっている。また、ゲート電極延在部４０Ａと電位固定領域延在部１０Ｄとは、ソース配線６０の外周に沿った方向（図１および図２において紙面に垂直な方向）において、交互に形成されている。
図１および図２を参照して、ドレインパッド電極８０は、ドレイン電極５１を覆うように配置されている。ドレインパッド電極８０は、たとえばソース配線６０およびゲート配線７０と同様の材料からなっており、ドレイン電極５１を介してベース基板１１と電気的に接続されている。
すなわち、本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１は、主表面１０Ａにトレンチ２０が形成された半導体基板１０と、トレンチ２０の壁面上に接触して配置されたゲート酸化膜３０と、ゲート酸化膜３０上に接触して配置されたゲート電極４０と、主表面１０Ａ上に配置されたソース配線６０とを備えている。半導体基板１０は、導電型がｐ型のドリフト層１２と、ドリフト層１２から見て主表面１０Ａ側に配置された導電型がｎ型のボディ層１３とを含んでいる。トレンチ２０は、ボディ層１３を貫通してドリフト層１２に達するように形成されている。トレンチ２０は、平面的に見て活性領域１０Ｂを取り囲むように配置される外周トレンチ２２を含んでいる。外周トレンチ２２から見て活性領域１０Ｂとは反対側の主表面１０Ａにはボディ層１３が露出した電位固定領域１０Ｃが形成されている。ソース配線６０は、平面的に見て活性領域１０Ｂに重なるように配置されている。電位固定領域１０Ｃは、ソース配線６０と電気的に接続されている。このように、ＭＯＳＦＥＴ１は、活性領域１０Ｂの外側に位置する半導体領域である電位固定領域１０Ｃの電位がソース配線６０の電位と同電位に固定されることにより耐圧特性が向上した半導体装置となっている。
また、上記本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１において、ドリフト層１２において外周トレンチ２２に接触する領域には、ｐ型の電界緩和領域１７が形成されている。また、電界緩和領域１７は、電位固定領域１０Ｃに接続されている。
電界緩和領域１７は、本発明の半導体装置において必須の構成ではないが、これを備えることにより、電界緩和領域１７と電界緩和領域１７以外のドリフト層１２の領域との界面にはｐｎ接合が形成され、またドリフト層１２内には当該ｐｎ接合より伸張する空乏層が形成される。その結果、当該ｐｎ接合より伸張する空乏層の電界緩和効果により、外周トレンチ２２の壁面上に配置されるゲート酸化膜３０へ印加される電界を緩和することができる。また、電界緩和領域１７は、ソース配線６０の電位と同電位に固定された電位固定領域１０Ｃに接続されることにより、その電位が固定される。
次に、本実施の形態に係る半導体装置の製造方法について、図１〜図１５を参照して説明する。ここで、図６、図８、図１０、図１２および図１４は、図４中の線分Ａ−Ａに沿ったＭＯＳＦＥＴ１の断面構造を部分的に示し、図７、図９、図１１、図１３および図１５は、図４中の線分Ｂ−Ｂに沿ったＭＯＳＦＥＴ１の断面構造を部分的に示している。また、本実施の形態に係る半導体装置の製造方法においては、上記本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１が製造される。
図５を参照して、はじめに、工程（Ｓ１０）として、半導体基板準備工程が実施される。この工程（Ｓ１０）では、図６および図７を参照して、まず、ベース基板１１が準備される。次に、たとえばエピタキシャル成長により、ベース基板１１の一方の主表面上に導電型がｎ型の半導体層１８が形成される。次に、たとえばＡｌイオンが半導体層１８の表層部を含む領域に注入され、ボディ層１３が形成される。そして、半導体層１８においてボディ層１３が形成されなかった領域は、ドリフト層１２となる。このようにして、導電型がｎ型のドリフト層１２と、主表面１０Ａを含むようにドリフト層１２上に形成された導電型がｐ型のボディ層１３とを含む半導体基板１０が準備される。また、この工程（Ｓ１０）では、たとえば炭化珪素からなる半導体基板１０が準備される。
次に、工程（Ｓ２０）として、トレンチ形成工程が実施される。この工程（Ｓ２０）では、図８および図９を参照して、主表面１０Ａ側に開口するトレンチ２０が半導体基板１０に形成される。具体的には、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）または熱エッチング、あるいはこれらを組み合わせたエッチング方法により、ボディ層１３を貫通するとともにドリフト層１２に達するようにトレンチ２０が形成される。また、図３を参照して、この工程（Ｓ２０）では、半導体基板１０の主表面１０Ａの上方より平面的に見て、後の工程（Ｓ３０）にて活性領域１０Ｂが形成されるべき領域を取り囲むように配置される外周トレンチ２２と、活性領域１０Ｂが形成されるべき上記領域内に配置されるトレンチ２０であって外周トレンチ２２以外のトレンチ２０である内部トレンチ２１とが形成される。外周トレンチ２２は、平面的に見て、後の工程（Ｓ３０）にて電位固定領域１０Ｃが形成されるべき領域側へ突出する外周トレンチ延在部２２Ａを有するように形成される。
また、この工程（Ｓ２０）では、外周トレンチ２２が、内部トレンチ２１と同時に形成されてもよい。これにより、上記工程をより効率的に実施することができる。
次に、工程（Ｓ３０）として、イオン注入工程が実施される。この工程（Ｓ３０）では、工程（Ｓ３１）としての電界緩和領域形成工程と、工程（Ｓ３２）としてのコンタクト領域形成工程とが実施される。
図１０および図１１を参照して、まず、工程（Ｓ３１）では、たとえばＡｌイオンが、半導体基板１０の主表面１０Ａ、および外周トレンチ延在部２２Ａの壁面を含む領域に注入される。これにより、主表面１０Ａを含む領域にボディ層１３よりもｐ型不純物濃度の高い領域１３Ａが形成されるとともに、ドリフト層１２において外周トレンチ２２に接触するように延在し、導電型がｐ型の電界緩和領域１７が形成される。
次に、工程（Ｓ３２）では、まず、たとえばＰイオンが主表面１０Ａを含む領域に注入され、ソース領域１６が形成される。そして、たとえばＡｌイオンが主表面１０Ａを含む領域にさらに注入され、コンタクト領域１４，１５が形成される。これにより、半導体基板１０において、コンタクト領域１４とソース領域１６とを含む活性領域１０Ｂと、コンタクト領域１５を含みボディ層１３が露出した電位固定領域１０Ｃとが形成される（図３参照）。また、上記工程（Ｓ２０）において、外周トレンチ２２は、外周トレンチ延在部２２Ａを有するように形成されるため、電位固定領域１０Ｃは、活性領域１０Ｂ側へ延在する電位固定領域延在部１０Ｄを含むように形成される。
次に、工程（Ｓ４０）として、活性化アニール工程が実施される。この工程（Ｓ４０）では、半導体基板１０を加熱することにより、上記工程（Ｓ３０）において導入された不純物が活性化される。これにより、不純物が導入された領域において所望のキャリアが生成する。
次に、工程（Ｓ５０）として、酸化膜形成工程が実施される。この工程（Ｓ５０）では、図１２および図１３を参照して、たとえば酸素を含む雰囲気中において半導体基板１０が加熱されることにより、トレンチ２０の壁面および主表面１０Ａを含む領域にわたり、二酸化珪素（ＳｉＯ２）からなるゲート酸化膜３０および保護酸化膜３１が形成される。
次に、工程（Ｓ６０）として、ゲート電極形成工程が実施される。この工程（Ｓ６０）では、図１４および図１５を参照して、たとえばＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、トレンチ２０内を充填するようにポリシリコン膜が形成される。これにより、ゲート酸化膜３０に接触するゲート電極４０が形成される。また、この工程（Ｓ６０）では、ゲート電極４０は、外周トレンチ延在部２２Ａを充填するように形成されるため、電位固定領域１０Ｃ側へ延在するゲート電極延在部４０Ａを含むように形成される。
次に、工程（Ｓ７０）として、層間絶縁膜形成工程が実施される。この工程（Ｓ７０）では、たとえばＰ（Ｐｌａｓｍａ）−ＣＶＤ法により、絶縁体である二酸化珪素（ＳｉＯ２）からなる層間絶縁膜３２が、ゲート電極４０および保護酸化膜３１上に接触するように形成される。
次に、工程（Ｓ８０）として、オーミック電極形成工程が実施される。図１および図２を参照して、この工程（Ｓ８０）では、まず、たとえばＲＩＥなどのエッチング方法により層間絶縁膜３２および保護酸化膜３１が部分的に除去され、コンタクト領域１４，１５およびソース領域１６が露出したコンタクトホールが形成される。次に、たとえば蒸着法により、上記コンタクトホール内にＮｉからなる膜が形成される。一方、ベース基板１１のドリフト層１２が形成された側とは反対側の主表面上にＮｉからなる膜が同様に形成される。その後、合金加熱処理が施され、上記Ｎｉからなる膜の少なくとも一部がシリサイド化することにより、ソース電極５０およびドレイン電極５１が形成される。
次に、工程（Ｓ９０）として、ソース配線形成工程が実施される。この工程（Ｓ９０）では、図１、図２および図４を参照して、たとえば蒸着法により、導電体であるＡｌからなるソース配線６０が活性領域１０Ｂおよび電位固定領域延在部１０Ｄに重なるように形成される。
次に、工程（Ｓ１００）として、ゲート配線形成工程が実施される。この工程（Ｓ１００）では、たとえば蒸着法により、Ａｌからなるゲート配線７０が電位固定領域１０Ｃおよびゲート電極延在部４０Ａに重なるように形成される。
次に、工程（Ｓ１１０）として、ドレインパッド電極形成工程が実施される。この工程（Ｓ１１０）では、たとえば蒸着法により、Ａｌからなるドレインパッド電極８０がドレイン電極５１を覆うように形成される。上記工程（Ｓ１０）〜（Ｓ１１０）を実施することによりＭＯＳＦＥＴ１が製造され、本実施の形態に係る半導体装置の製造方法が完了する。このように、本実施の形態に係る半導体装置の製造方法によれば、活性領域の外側に位置する半導体層の表層部の電位を固定することができる上記本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１を製造することができる。
（実施の形態２）
次に、本発明の実施の形態２に係る半導体装置および半導体装置の製造方法について説明する。はじめに、本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ２の構造について、図１６〜図１９を参照して説明する。ここで、図１８は、ＭＯＳＦＥＴ２に備えられた半導体基板１０の上面を示す平面図である。また、図１９は、ＭＯＳＦＥＴ２の上面を示す平面図である。図１６および図１７を参照して、ＭＯＳＦＥＴ２は、基本的には上記実施の形態１に係る半導体装置としてのＭＯＳＦＥＴ１と同様の構造を有し、かつ同様の効果を奏する。しかし、ＭＯＳＦＥＴ２は、電位固定領域とソース配線の接続、およびゲート電極とゲート配線との接続においてＭＯＳＦＥＴ１とは異なっている。
図１９を参照して、ソース配線６０は、実施の形態１と同様に、平面的に見て活性領域１０Ｂに重なるように配置され、ソース電極５０を介してソース領域１６と電気的に接続されている。ここで、本実施の形態においては、ソース配線６０は、外周トレンチ２２上を越えて電位固定領域１０Ｃ上にまで延在する第１配線延在部としてのソース配線延在部６０Ａを含み、ソース配線延在部６０Ａにおいて電位固定領域１０Ｃと電気的に接続されている。
ゲート配線７０は、実施の形態１と同様に、平面的に見て電位固定領域１０Ｃに重なるように配置されている。ここで、本実施の形態においては、ゲート配線７０は、外周トレンチ２２上を超えてゲート電極４０上にまで延在する第２配線延在部としてのゲート配線延在部７０Ａを含み、ゲート配線延在部７０Ａにおいてゲート電極４０と電気的に接続されている。
次に、本実施の形態に係る半導体装置の製造方法について、図５および図１６〜図２９に基づいて説明する。ここで、図２０、図２２、図２４、図２６および図２８は、図１９中の線分Ｃ−Ｃに沿ったＭＯＳＦＥＴ２の断面構造を部分的に示し、図２１、図２３、図２５、図２７および図２９は、図１９中の線分Ｄ−Ｄに沿ったＭＯＳＦＥＴ２の断面構造を部分的に示している。本実施の形態に係る半導体装置の製造方法は、基本的には実施の形態１に係る半導体装置の製造方法と同様の工程により実施され、かつ同様の効果を奏する。また、本実施の形態に係る半導体装置の製造方法においては、上記本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ２が製造される。
図５を参照して、まず、工程（Ｓ１０）として、半導体基板準備工程が実施される。図２０および図２１を参照して、この工程（Ｓ１０）では、実施の形態１と同様に、ベース基板１１と、ドリフト層１２と、ボディ層１３とを含む半導体基板１０が準備される。
次に、工程（Ｓ２０）として、トレンチ形成工程が実施される。図２２および図２３を参照して、この工程（Ｓ２０）では、実施の形態１と同様に、主表面１０Ａ側に開口し、ボディ層１３を貫通するとともにドリフト層１２に達するトレンチ２０が半導体基板１０に形成される。また、図１８を参照して、この工程（Ｓ２０）では、後の工程（Ｓ３０）にて活性領域１０Ｂが形成されるべき領域の外周を取り囲む外周トレンチ２２と、活性領域１０Ｂが形成されるべき上記領域内に配置されるトレンチ２０であって外周トレンチ２２以外の内部トレンチ２１とが形成される。ここで、本実施の形態においては、外周トレンチ２２は、後の工程（Ｓ３０）にて電位固定領域１０Ｃが形成されるべき領域側へ延在することなく形成される。
次に、工程（Ｓ３０）として、イオン注入工程が実施される。この工程（Ｓ３０）では、実施の形態１と同様に、工程（Ｓ３１）としての電界緩和領域形成工程と、工程（Ｓ３２）としてのコンタクト領域形成工程とが実施される。
図２４および図２５を参照して、まず、工程（Ｓ３１）では、ドリフト層１２において外周トレンチ２２に接触するように延在する電界緩和領域１７が形成される。次に、工程（Ｓ３２）では、主表面１０Ａを含む領域にコンタクト領域１４，１５と、ソース領域１６とが形成される。これにより、コンタクト領域１４およびソース領域１６を含む活性領域１０Ｂと、コンタクト領域１５を含み、ボディ層１３が露出した電位固定領域１０Ｃとが形成される（図１８参照）。ここで、本実施の形態において、外周トレンチ２２は、電位固定領域１０Ｃ側へ延在することなく形成されるため、電位固定領域１０Ｃは、活性領域１０Ｂ側へ延在することなく形成される。
次に、工程（Ｓ４０）として、活性化アニール工程が実施される。この工程（Ｓ４０）では、実施の形態１と同様に、半導体基板１０が加熱される。次に、工程（Ｓ５０）として、酸化膜形成工程が実施される。図２６および図２７を参照して、この工程（Ｓ５０）では、実施の形態１と同様に、トレンチ２０の壁面および主表面１０Ａを含む領域にわたり、ゲート酸化膜３０および保護酸化膜３１が形成される。
次に、工程（Ｓ６０）として、ゲート電極形成工程が実施される。図２８および図２９を参照して、この工程（Ｓ６０）では、実施の形態１と同様に、ゲート酸化膜３０に接触するゲート電極４０が形成される。ここで、本実施の形態においては、外周トレンチ２２は、電位固定領域１０Ｃ側へ延在することなく形成されるため、ゲート電極４０は、電位固定領域１０Ｃ側へ延在することなく形成される。
次に、工程（Ｓ７０）として、層間絶縁膜形成工程が実施される。この工程（Ｓ７０）では、実施の形態１と同様に、層間絶縁膜３２がゲート電極４０および保護酸化膜３１に接触するように形成される。
次に、工程（Ｓ８０）として、オーミック電極形成工程が実施される。図１６および図１７を参照して、この工程（Ｓ８０）では、実施の形態１と同様に、ソース電極５０およびドレイン電極５１が形成される。
次に、工程（Ｓ９０）として、ソース配線形成工程が実施される。この工程（Ｓ９０）では、図１６〜図１９を参照して、たとえば蒸着法により、導電体であるＡｌからなるソース配線６０が活性領域１０Ｂに重なるように形成される。そして、本実施の形態においては、ソース配線６０は、外周トレンチ２２上を越えて電位固定領域１０Ｃ上にまで延在するソース配線延在部６０Ａを含むように形成される。
次に、工程（Ｓ１００）として、ゲート配線形成工程が実施される。この工程（Ｓ１００）では、たとえば蒸着法により、導電体であるＡｌからなるゲート配線７０が電位固定領域１０Ｃ上に重なるように形成される。そして、本実施の形態においては、ゲート配線７０は、外周トレンチ２２を越えてゲート電極４０上にまで延在するゲート配線延在部７０Ａを含むように形成される。
次に、工程（Ｓ１１０）として、ドレインパッド電極形成工程が実施される。この工程（Ｓ１１０）では、実施の形態１と同様に、ドレインパッド電極８０がドレイン電極５１を覆うように形成される。上記工程（Ｓ１０）〜（Ｓ１１０）を実施することによりＭＯＳＦＥＴ２が製造され、本実施の形態に係る半導体装置の製造方法が完了する。
以上のように、上記本発明の実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１，２には、活性領域１０Ｂと、活性領域１０Ｂの外側に位置する半導体層である電位固定領域１０Ｃとが形成されている。そして、電位固定領域１０Ｃは、活性領域１０Ｂに重なるように配置されたソース配線６０と電気的に接続されている。したがって、上記本発明の実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１，２においては、活性領域１０Ｂの外側の位置する半導体層の表層部の電位を、ソース配線６０の電位と同電位に固定することができる。その結果、上記本発明の実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１，２によれば、耐圧特性に優れた半導体装置を提供することができる。
また、上記本発明の実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１，２によれば、電位固定領域１０Ｃの電位をソース配線６０の電位に固定しつつ、電位固定領域１０Ｃ上に配置されたゲート配線７０とゲート電極４０との電気的な接続を容易に達成することができる。そして、ＭＯＳＦＥＴ１，２は、電位固定領域１０Ｃとソース配線６０との接続、およびゲート配線７０とゲート電極４０との接続において以下のように異なっている。
まず、ＭＯＳＦＥＴ１において、ソース配線６０は、電位固定領域１０Ｃ上にまで延在することなく電位固定領域１０Ｃと電気的に接続されている。また、ゲート配線７０は、ゲート電極４０上にまで延在することなくゲート電極４０と電気的に接続されている。したがって、ＭＯＳＦＥＴ１においては、ソース配線６０とゲート配線７０とを、平面的に見て間隔を保持しつつ配置することが容易となる。その結果、ＭＯＳＦＥＴ１によれば、ソース配線６０とゲート配線７０との接触を回避することが容易となり、ソース配線６０とゲート配線７０との短絡を抑制することができる。
また、ＭＯＳＦＥＴ２において、電位固定領域１０Ｃは、ソース配線６０下にまで延在することなくソース配線６０と電気的に接続されている。そのため、電位固定領域１０Ｃとソース配線６０との電気的な接続に際し、電位固定領域１０Ｃをソース配線６０下にまで延在させる場合に比べて、電位固定領域１０Ｃをより容易に形成することができる。また、ゲート電極４０は、ゲート配線７０下にまで延在することなくゲート配線７０と電気的に接続されている。そのため、ゲート電極４０とゲート配線７０との電気的な接続に際し、ゲート電極４０をゲート配線７０下にまで延在させる場合に比べて、ゲート電極４０をより容易に形成することができる。その結果、ＭＯＳＦＥＴ２によれば、半導体基板１０内の構造を、より形成容易なものとすることができる。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
本発明の半導体装置および半導体装置の製造方法は、活性領域の外側に位置する半導体層の表層部の電位を固定することが要求される半導体装置、および当該半導体装置の製造方法において特に有利に適用され得る。
１，２ ＭＯＳＦＥＴ、１０ 半導体基板、１０Ａ 主表面、１０Ｂ 活性領域、１０Ｃ 電位固定領域、１０Ｄ 電位固定領域延在部、１１ ベース基板、１２ ドリフト層、１３ ボディ層、１３Ａ 領域、１４，１５ コンタクト領域、１６ ソース領域、１７ 電界緩和領域、１８ 半導体層、２０ トレンチ、２１ 内部トレンチ、２２ 外周トレンチ、２２Ａ 外周トレンチ延在部、３０ ゲート酸化膜、３１ 保護酸化膜、３２ 層間絶縁膜、４０ ゲート電極、４０Ａ ゲート電極延在部、５０ ソース電極、５１ ドレイン電極、６０ ソース配線、７０ ゲート配線、８０ ドレインパッド電極。

Claims (10)

  1. 一方の主表面にトレンチが形成された半導体基板と、
    前記トレンチの壁面上に接触して配置された第１絶縁膜と、
    前記第１絶縁膜上に接触して配置されたゲート電極と、
    前記一方の主表面上に配置された第１配線とを備え、
    前記半導体基板は、
    第１導電型のドリフト層と、
    前記ドリフト層から見て前記一方の主表面側に配置された第２導電型のボディ層とを含み、
    前記トレンチは、前記ボディ層を貫通して前記ドリフト層に達するように形成され、
    前記トレンチは、平面的に見て活性領域を取り囲むように配置される外周トレンチを含み、
    前記外周トレンチから見て前記活性領域とは反対側の前記一方の主表面には前記ボディ層が露出した電位固定領域が形成されており、
    前記第１配線は、平面的に見て前記活性領域に重なるように配置され、
    前記電位固定領域は、前記第１配線と電気的に接続されており、
    前記電位固定領域上に配置された第２絶縁膜と、
    平面的に見て前記電位固定領域に重なるように前記第２絶縁膜上に配置された第２配線とをさらに備えた、半導体装置。
  2. 前記ドリフト層において前記外周トレンチに接触する領域には、第２導電型の電界緩和領域が形成されており、
    前記電界緩和領域は、前記電位固定領域に接続されている、請求項１に記載の半導体装置。
  3. 前記電位固定領域は、前記第１配線下にまで延在する電位固定領域延在部を含み、
    前記ゲート電極は、前記第２配線下にまで延在するゲート電極延在部を含み、
    前記電位固定領域は、前記電位固定領域延在部において前記第１配線に電気的に接続され、
    前記ゲート電極は、前記ゲート電極延在部において前記第２配線に電気的に接続されている、請求項１または２に記載の半導体装置。
  4. 前記第１配線は、前記外周トレンチ上を越えて前記電位固定領域上にまで延在する第１配線延在部を含み、
    前記第２配線は、前記外周トレンチ上を越えて前記ゲート電極上にまで延在する第２配線延在部を含み、
    前記第１配線は、前記第１配線延在部において前記電位固定領域と電気的に接続され、
    前記第２配線は、前記第２配線延在部において前記ゲート電極と電気的に接続されている、請求項１または２に記載の半導体装置。
  5. 前記トレンチの側壁面と前記一方の主表面とがなす角は、１００°〜１６０°である、請求項１〜４のいずれか１項に記載の半導体装置。
  6. 前記半導体基板は、炭化珪素からなっている、請求項１〜５のいずれか１項に記載の半導体装置。
  7. 第１導電型のドリフト層と、一方の主表面を含むように前記ドリフト層上に形成された第２導電型のボディ層とを含む半導体基板を準備する工程と、
    前記一方の主表面側に開口し、前記ボディ層を貫通するとともに前記ドリフト層に達するようにトレンチを形成する工程と、
    前記トレンチの壁面を含むように第１絶縁膜を形成する工程と、
    前記第１絶縁膜上に接触するようにゲート電極を形成する工程と、
    前記一方の主表面上に第１配線を形成する工程とを備え、
    前記トレンチを形成する工程では、平面的に見て活性領域を取り囲むように配置される外周トレンチが形成され、
    前記第１配線を形成する工程では、平面的に見て前記活性領域に重なるとともに、前記外周トレンチから見て前記活性領域とは反対側の前記一方の主表面に露出する前記ボディ層である電位固定領域に電気的に接続されるように、前記第１配線が形成され、
    前記電位固定領域上に第２絶縁膜を形成する工程と、
    平面的に見て前記電位固定領域に重なるように前記第２絶縁膜上に第２配線を形成する工程とをさらに備えた、半導体装置の製造方法。
  8. 前記トレンチを形成する工程では、前記外周トレンチが、前記外周トレンチ以外の前記トレンチと同時に形成される、請求項７に記載の半導体装置の製造方法。
  9. 前記ドリフト層において前記外周トレンチに接触するように延在し、前記電位固定領域に到達する第２導電型の電界緩和領域を形成する工程をさらに備え、
    前記電界緩和領域を形成する工程では、イオン注入により前記電界緩和領域が形成される、請求項７または８に記載の半導体装置の製造方法。
  10. 前記半導体基板を準備する工程では、炭化珪素からなる半導体基板が準備される、請求項７〜９のいずれか１項に記載の半導体装置の製造方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6135436B2 (ja) * 2013-10-04 2017-05-31 住友電気工業株式会社 炭化珪素半導体装置
US9443851B2 (en) 2014-01-03 2016-09-13 Samsung Electronics Co., Ltd. Semiconductor devices including finFETs and local interconnect layers and methods of fabricating the same
US10453951B2 (en) 2014-09-26 2019-10-22 Mitsubishi Electric Corporation Semiconductor device having a gate trench and an outside trench
WO2019092870A1 (ja) * 2017-11-13 2019-05-16 新電元工業株式会社 ワイドギャップ半導体装置
US11158703B2 (en) * 2019-06-05 2021-10-26 Microchip Technology Inc. Space efficient high-voltage termination and process for fabricating same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0917863A (ja) * 1995-06-29 1997-01-17 Rohm Co Ltd 半導体装置および半導体装置の配線方法
JP4491875B2 (ja) * 1999-12-13 2010-06-30 富士電機システムズ株式会社 トレンチ型ｍｏｓ半導体装置
US6781194B2 (en) * 2001-04-11 2004-08-24 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions and insulated trench-based electrodes therein
WO2003021684A1 (en) * 2001-09-04 2003-03-13 Koninklijke Philips Electronics N.V. Method for producing a semiconductor device having an edge structure
JP2003086801A (ja) * 2001-09-13 2003-03-20 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置およびその製造方法
JP3673231B2 (ja) * 2002-03-07 2005-07-20 三菱電機株式会社 絶縁ゲート型半導体装置及びゲート配線構造の製造方法
TWI268549B (en) * 2002-05-10 2006-12-11 General Semiconductor Inc A surface geometry for a MOS-gated device that allows the manufacture of dice having different sizes and method for using same
JP4158453B2 (ja) * 2002-08-22 2008-10-01 株式会社デンソー 半導体装置及びその製造方法
JP3945368B2 (ja) * 2002-10-22 2007-07-18 日産自動車株式会社 炭化珪素半導体装置
JP5017768B2 (ja) * 2004-05-31 2012-09-05 富士電機株式会社 炭化珪素半導体素子
JP2005322949A (ja) * 2005-08-05 2005-11-17 Renesas Technology Corp 半導体装置
JP5017823B2 (ja) * 2005-09-12 2012-09-05 富士電機株式会社 半導体素子の製造方法
US7800185B2 (en) * 2007-01-28 2010-09-21 Force-Mos Technology Corp. Closed trench MOSFET with floating trench rings as termination
JP6037499B2 (ja) * 2011-06-08 2016-12-07 ローム株式会社 半導体装置およびその製造方法

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