JP5731417B2 - 半導体デバイスの検査装置 - Google Patents

Description

本発明は、半導デバイスの検査装置に関する。

従来から半導体デバイスの製造工程では、半導体ウエハの状態及びパッケージングされた状態の半導体デバイスの状態を検査する半導体デバイスの検査装置（テスタ）が用いられている。このような半導体デバイスの検査装置では、所定の検査信号を被検査半導体デバイスに出力し、被検査半導体デバイスの出力信号を測定して被検査半導体デバイスから所定の信号が出力されているかを検査する（例えば、特許文献１参照。）。

特開２０１１−５３１８０号公報

半導体デバイスの検査装置では、検査する半導体デバイスの種類によって、夫々異なる検査用の電子回路を必要とする。従来このような検査用の電子回路は、プリント配線基板等の上に形成された大型のものであった。しかしながら、このような大型の検査用の電子回路は、検査する半導体デバイスの近傍に設置することが難しく、ある程度離れた位置に設置することになる。このため、検査用の電子回路と検査する半導体デバイスとの間の伝送線路が長くなり、高速な検査を行うことが困難になるという問題がある。

半導体デバイスの検査装置の電子回路をワンチップ化して小型化することで、次のような効果を期待することができる。
１：ドライバ回路をチップ内に集積することで、本来基板上に広い面積を要して構成していたリレーやスイッチが必要なくなり、部品点数を集約化して減らすことができる。
２：チップ内にドライバ回路を集積することで、検査装置が自己の発熱に伴う温度の上昇や、半導体デバイスの機能を電気的にテストするプロセスによってチップ内の温度分布やプロセスを実行する回路の動作のばらつきが一様となり、コントロールしやすくなる。

なお、基板上に広い面積に亘って構成する従来の方法では、それぞれの部分のばらつきは相互に関係しないため、プロセスの内容を修正する為に特定の部品を交換することでプロセス内容を変更していく管理を実行することが難しい。

以上のような半導体デバイスの検査装置の電子回路のワンチップ化は、優れた効果を期待できるが、逆に、小型化するためには、電子回路を狭い面積の中に形成して、占有面積を減少させて初めて達成できる技術である為、各電子回路部が占める面積を削減して小型化を図る必要がある。

一方、広い入力電圧範囲をカバーするためには、高電圧系（例えば２０Ｖ系）の信号を処理する機能が必要とされる。しかし、この場合、低電圧系（例えば１．８Ｖ系）に比べてトランジスタ素子等のサイズが大きくなり、高速（例えば、１ナノ秒等）な動作を行うことが困難になるとともに、トランジスタ素子等の占める面積が増大し、小型化を図ることが難しいという問題がある。更に、上記高電圧系の信号処理として、例えば２０Ｖ系の信号を処理するコンパレータを例として従来技術の問題点を説明すると、コンパレータの中の前段として高電圧系差動アンプを用いた場合、高いゲインを得ることができない。また、このようなコンパレータにおける比較精度は、前段のアンプのゲインが高いほど良くなるので、高電圧系のアンプで高精度のコンパレータを構成することが難しいという問題があった。

本発明は、上記従来の事情に対処してなされたもので、広い入力電圧範囲をカバーすることができるとともに、検査用の電子回路を小型化してワンチップ化することができ、かつ高速な処理を行うことのできる半導体デバイスの検査装置を提供することを目的とする。

本発明の半導体デバイスの検査装置の一態様は、被測定半導体デバイスの電気的な検査を行う半導体デバイスの検査装置であって、１つの半導体チップ内に少なくとも、デジタル・アナログ変換器と、タイミングジェネレータと、前記タイミングジェネレータのテストタイミングに基づき前記被測定半導体デバイスに検査信号を供給するための検査信号供給回路と、前記被測定半導体デバイスからの出力信号と基準値とを比較して前記被測定半導体デバイスの状態を検査するための比較回路と、前記被測定半導体デバイスにＤＣ電圧又はＤＣ電流を印加するＤＣ回路と、前記被測定半導体デバイスに電源を供給する電源回路と、を形成した半導体チップを有し、前記比較回路が、前記被測定半導体デバイスからの第１の電圧系の出力信号を受ける第１差動アンプと、当該第１差動アンプからの出力信号を、前記第１の電圧系より低い第２の電圧系の電圧レベルに低下させるレベルシフターと、前記レベルシフターからの出力を受ける前記第２の電圧系の第２差動アンプと、を具備したことを特徴とする。

本発明によれば、広い入力電圧範囲をカバーすることができるとともに、検査用の電子回路を小型化してワンチップ化することができ、かつ高速な処理を行うことのできる半導体デバイスの検査装置を提供することができる。

本発明の一実施形態の半導体デバイスの検査装置の概略構成を示す図。 図１の半導体デバイスの検査装置の要部概略構成を示す図。 図２のコンパレータ回路の動作タイミングを示す図。

以下、本発明の実施形態を、図面を参照して説明する。

図１は、本発明の一実施形態に係る半導体検査装置の概略構成を模式的に示すものである。半導体検査装置１００は、回路基板１１０に、半導体チップ１２０を搭載して構成されており、伝送線路１５０を介して被検査半導体デバイス（DUT(Device Under Test））２００と接続され、その検査を行うよう構成されている。

半導体チップ１２０には、タイミングジェネレータ１２１、デジタル・アナログ変換器（ＤＡＣ）１２２、複数のピンドライバ回路１２３、コンパレータ回路（比較回路）１２４、ＤＣ回路１２５、ＶＣ回路１２６、ドライババッファ回路１２７が配設されている。また、半導体チップ１２０が搭載された回路基板１１０には、各ピンドライバ回路１２３に対応して抵抗素子１１１が配設されている。また、図１において１３０，１３１はフォースラインであり、１４０、１４１はセンスラインである。

複数のピンドライバ回路１２３からは、タイミングジェネレータ１２１のテストタイミングに基づき、抵抗素子１１１及び伝送線１５０を介して被検査半導体デバイス２００に所定の検査信号が印加される。すなわち、ピンドライバ回路１２３は、検査信号供給回路として作用する。

そして、ピンドライバ回路１２３から供給される検査信号に基づいて被検査半導体デバイス２００から出力される出力信号をコンパレータ回路１２４で基準値と比較することによって、被検査半導体デバイス２００から正常な信号が出力されているかを検査する。なお、半導体チップ１２０に形成されたＤＣ回路１２５は、被検査半導体デバイス２００にＤＣ電圧又は電流を印加するためのものであり、ＶＣ回路１２６は被検査半導体デバイス２００に電源を供給するものである。

複数のピンドライバ回路１２３からは、抵抗素子１１１及び伝送線１５０を介して被検査半導体デバイス２００に所定の検査信号が印加される。この際、例えば、伝送線１５０のインピーダンスが５０Ωの場合、ピンドライバ回路１２３の出力インピーダンスを１４Ω、抵抗素子１１１のインピーダンスを３６Ω等とし、合計のインピーダンスが５０Ωとなるようにしてインピーダンスのマッチングを行っている。

コンパレータ回路１２４は、図２に示すように、前段差動アンプ１６１と、レベルシフター１６２と、後段差動アンプ１６３と、ラッチ回路１６４とを具備している。前段差動アンプ１６１は、高電圧系（本実施形態では２０Ｖ系）のものであり、スイッチＳ１を介してリファレンス信号（ＲＥＦ）が入力されるとともに、スイッチＳ２を介してデータ信号（ＤＡＴＡ）が入力されるようになっている。本実施形態では、このように、コンパレータ回路１２４の前段差動アンプ１６１が２０Ｖ系のもので構成されているので、広い入力電圧範囲をカバーすることができる。

一方、後段差動アンプ１６３は、低電圧系（本実施形態では１．８Ｖ系）のものとされており、これによって、後段差動アンプ１６３を高電圧系のものとした場合に比べて高速な処理（例えば、ナノ秒オーダの処理速度）が行えるとともに、小型化を図ることができるようになっている。

また。前段差動アンプ１６１と後段差動アンプ１６３との間には、レベルシフター１６２が介挿されている。そして、前段差動アンプ１６１の出力信号は、レベルシフター１６２に入力され、低電圧系（本実施形態では１．８Ｖ系）の信号にレベルシフトされる。そして、このレベルシフトされた信号が、コンデンサＣ１、コンデンサＣ２を介して、低電圧系（本実施形態では１．８Ｖ系）の後段差動アンプ１６３に入力されるようになっている。前段差動アンプ１６１は高電圧系のアンプであるので高いゲインを得ることができない。コンパレータの比較精度は、アンプのゲインが高いほど良くなるので、高電圧系のアンプで高精度のコンパレータを構成するのは難しい。そこで、前段差動アンプ１６１では高いゲインを期待せずに、レベルシフター１６２後の低電圧系の差動アンプを多段とすることで、高いゲインを得ている。オフセットキャンセル回路とこの高いゲインにより、高精度のコンパレータを構成することができる。

図３に上記構成のコンパレータ回路１２４動作タイミングを示す。上記構成のコンパレータ回路１２４では、φ１がオン（スイッチＳ３、スイッチＳ４、スイッチＳ５、スイッチＳ６がオン）で、φ２がオフ（スイッチＳ１、スイッチＳ２がオフ）の時に、前段差動アンプ１６１、後段差動アンプ１６３のオフセット電圧分が、コンデンサＣ１、コンデンサＣ２にチャージされる（図３に示すｔ１：オフセット、ＲＥＦ電圧サンプリングフェーズ）。

そして、φ１がオフ（スイッチＳ３、スイッチＳ４、スイッチＳ５、スイッチＳ６がオフ）で、φ２がオン（スイッチＳ１、スイッチＳ２がオン）の時に、リファレンス信号（ＲＥＦ）とデータ信号（ＤＡＴＡ）の電圧が比較され、得られた出力電圧に対し、φ２の立ち下がりでラッチ回路１６４によりラッチされるようになっている（図３に示すｔ３：オートゼロ及び比較フェーズ）。なお、図３に示されるｔ２は、同時オン禁止区間である。

以上のとおり、本実施形態の半導体検査装置１００では、タイミングジェネレータ１２１、デジタル・アナログ変換器（ＤＡＣ）１２２、複数のピンドライバ回路１２３、コンパレータ回路１２４、ＤＣ回路１２５、ＶＣ回路１２６、ドライババッファ回路１２７等を１つの半導体チップ１２０内に形成した構成となっており、従来に比べて検査回路を小型化することができる。これによって、半導体検査装置１００をより被検査半導体デバイス（DUT(Device Under Test））２００の近くに配置することが可能となり、伝送線路１５０を短くすることができ、高速な検査を行うことが可能となる。

また、図２に示すように、コンパレータ回路１２４が、前段差動アンプ１６１と、レベルシフター１６２と、後段差動アンプ１６３と、ラッチ回路１６４とを具備した構成となっており、前段差動アンプ１６１は、高電圧系（本実施形態では２０Ｖ系）、後段差動アンプ１６３は、低電圧系（本実施形態では１．８Ｖ系）となっている。

このように、コンパレータ回路１２４の前段差動アンプ１６１が２０Ｖ系のもので構成されているので、広い入力電圧範囲をカバーすることができる。

また、後段差動アンプ１６３は、低電圧系（本実施形態では１．８Ｖ系）のものとし、レベルシフター１６２によってレベルシフトして後段差動アンプ１６３以降の１．８Ｖ系で信号処理する構成となっている。これによって、後段差動アンプ１６３以降も２０Ｖ系とした場合に比べて高速な処理（例えば、ナノ秒オーダの処理速度）が行えるとともに、小型化を図ることができる。

なお、半導体チップ１２０上において占有する面積を比較すると、２０Ｖ系の素子で構成されたアンプ２段と、１．８Ｖ系の素子で構成されたアンプ４段が、ほぼ等しい面積となっている。

なお、本発明は、上記実施形態に限定されるものではなく、種々の変形が可能であることは勿論である。

１００……半導体検査装置、１１０……回路基板、１１１……抵抗素子、１２０……半導体チップ、１２１……タイミングジェネレータ、１２２……デジタル・アナログ変換器（ＤＡＣ）、１２３……ピンドライバ回路、１２４……コンパレータ回路、１２５……ＤＣ回路、１２６……ＶＣ回路、１２７……ドライババッファ回路、１３０，１３１……フォースライン、１４０，１４１……センスライン、１５０……伝送線路、２００……被検査半導体デバイス（DUT(Device Under Test））。

Claims (2)

1. 被測定半導体デバイスの電気的な検査を行う半導体デバイスの検査装置であって、
   １つの半導体チップ内に少なくとも、
   デジタル・アナログ変換器と、
   タイミングジェネレータと、
   前記タイミングジェネレータのテストタイミングに基づき前記被測定半導体デバイスに検査信号を供給するための検査信号供給回路と、
   前記被測定半導体デバイスからの出力信号と基準値とを比較して前記被測定半導体デバイスの状態を検査するための比較回路と、
   前記被測定半導体デバイスにＤＣ電圧又はＤＣ電流を印加するＤＣ回路と、
   前記被測定半導体デバイスに電源を供給する電源回路と、
   を形成した半導体チップを有し、
   前記比較回路が、
   前記被測定半導体デバイスからの第１の電圧系の出力信号を受ける第１差動アンプと、
   当該第１差動アンプからの出力信号を、前記第１の電圧系より低い第２の電圧系の電圧レベルに低下させるレベルシフターと、
   前記レベルシフターからの出力を受ける前記第２の電圧系の第２差動アンプと、
   を具備したことを特徴とする半導体デバイスの検査装置。
2. 請求項１記載の半導体デバイスの検査装置であって、
   前記第１の電圧系が２０Ｖ系であり、前記第２の電圧系が１．８Ｖ系であることを特徴とする半導体デバイスの検査装置。

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