JP5730997B2 - 液晶表示装置およびその駆動方法 - Google Patents

Description

本発明は、半導体層に酸化物半導体（ＩＧＺＯ）を用いた薄膜トランジスタを有するモノリシック化されたゲートドライバを備える液晶表示装置およびその駆動方法に関する。

一般に、アクティブマトリクス型の液晶表示装置は、液晶層を挟持する２枚の基板からなる液晶パネルを備えており、当該２枚の基板のうち一方の基板には、複数本のゲートバスライン（走査信号線）と複数本のソースバスライン（映像信号線）とが格子状に配置され、それら複数本のゲートバスラインと複数本のソースバスラインとの交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部が設けられている。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されるとともに当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）や、画素値を保持するための画素容量などを含んでいる。また、上記２枚の基板のうち他方の基板には、上記複数の画素形成部に共通的に設けられた対向電極である共通電極が設けられる場合もある。アクティブマトリクス型の液晶表示装置には、さらに、上記複数本のゲートバスラインを駆動するゲートドライバ（走査信号線駆動回路）と上記複数本のソースバスラインを駆動するソースドライバ（映像信号線駆動回路）とが設けられている。

画素値を示す映像信号はソースバスラインによって伝達されるが、各ソースバスラインは複数行分の画素値を示す映像信号を一時（同時）に伝達することができない。このため、上述のマトリクス状に配置された画素形成部内の画素容量への映像信号の書き込みは１行ずつ順次に行われる。そこで、複数本のゲートバスラインが所定期間ずつ順次に選択されるように、ゲートドライバは複数段からなるシフトレジスタによって構成されている。

このような液晶表示装置において、利用者によって電源がオフされたにもかかわらず、直ちに表示がクリアされず、残像のような画像が残ることがある。この理由は、装置の電源がオフされると画素容量に保持された電荷の放電経路が遮断され、画素形成部内に残留電荷が蓄積されるからである。また、画素形成部内に残留電荷が蓄積された状態で装置の電源がオンされると、その残留電荷に基づく不純物の偏りに起因するフリッカの発生など表示品位の低下が生じる。そこで、電源オフの際に、例えば、全てのゲートバスラインを選択状態（オン状態）にしてソースバスラインに黒電圧を印加することによって、パネル上の電荷を放電することがなされている。

また、液晶表示装置に関し、近年、ゲートドライバのモノリシック化が進んでいる。従来、ゲートドライバは液晶パネルを構成する基板の周辺部にＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップとして搭載されることが多かったが、近年、基板上に直接的にゲートドライバを形成することが徐々に多くなされている。このようなゲートドライバは「モノリシックゲートドライバ」などと呼ばれている。また、モノリシックゲートドライバを備えたパネルは「ゲートドライバモノリシックパネル」などと呼ばれている。

ゲートドライバモノリシックパネルにおいては、パネル上の電荷の放電に関し、上述した手法を採用することができない。そこで、国際公開２０１１／０５５５８４号パンフレットには、次のような液晶表示装置の発明が開示されている。ゲートドライバ内のシフトレジスタを構成する双安定回路に、ゲートバスラインに接続されたドレイン端子，基準電位を伝達する基準電位配線に接続されたソース端子，およびシフトレジスタを動作させるクロック信号が与えられるゲート端子を有する薄膜トランジスタが設けられる。このような構成において、外部からの電源電圧の供給が遮断されると、クロック信号をハイレベルにして上記薄膜トランジスタをオン状態にするとともに、基準電位のレベルがゲートオフ電位からゲートオン電位にまで高められる。これにより、各ゲートバスラインの電位がゲートオン電位にまで高められ、全ての画素形成部内の残留電荷が放電される。

国際公開２０１１／０５５５８４号パンフレット

ところで、近年、ＩＧＺＯ−ＴＦＴ液晶パネル（薄膜トランジスタの半導体層に酸化物半導体の一種であるＩＧＺＯを用いた液晶パネル）の開発が進んでいる。ＩＧＺＯ−ＴＦＴ液晶パネルにおいても、モノリシック化されたゲートドライバの開発が進められている。なお、以下においては、ＩＧＺＯ−ＴＦＴ液晶パネルに設けられているモノリシックゲートドライバのことを「ＩＧＺＯ−ＧＤＭ」という。ａ−ＳｉＴＦＴはオフ特性が良好ではないため、ａ−ＳｉＴＦＴ液晶パネルでは、画素形成部以外の部分の浮遊電荷については数秒で放電される。従って、ａ−ＳｉＴＦＴ液晶パネルにおいては、画素形成部以外の部分の浮遊電荷については特に問題とはならない。ところが、ＩＧＺＯ−ＴＦＴは、オン特性のみならずオフ特性も優れている。特にゲートへのバイアス電圧が０Ｖ（すなわちバイアス無し）のときのオフ特性がａ−ＳｉＴＦＴと比較して顕著に優れているため、ＴＦＴと接続されているノードの浮遊電荷がゲートオフ時に当該ＴＦＴを介して放電することがない。その結果、回路内に電荷が長時間残ることとなる。或る試算によると、後述する図８に示す構成を採用するＩＧＺＯ−ＧＤＭにおいて、ｎｅｔＡ上の浮遊電荷の放電に要する時間は数時間（数千秒〜数万秒）となっている。また、ＩＧＺＯ−ＧＤＭのＢＴ（Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験によれば、ＩＧＺＯ−ＴＦＴの閾値シフトの大きさは１時間で数Ｖとなっている。このことから、ＩＧＺＯ−ＧＤＭにおいては残留電荷の存在がＩＧＺＯ−ＴＦＴの閾値シフトの大きな要因となることが把握される。以上より、ＩＧＺＯ−ＧＤＭのシフトレジスタにおいてシフト動作が途中で停止すると、或る１つの段においてのみＴＦＴの閾値シフトが生じるおそれがある。その結果、シフトレジスタが正常に動作しなくなり、画面への画像表示が行われなくなる。

また、ゲートドライバがＩＣチップである場合には、パネル内のＴＦＴは画素形成部内のＴＦＴだけである。従って、電源オフの際には画素形成部内の電荷およびゲートバスライン上の電荷を放電すれば足りる。しかしながら、モノリシックゲートドライバの場合には、パネル内のＴＦＴとしてゲートドライバ内にもＴＦＴが存在している。そして、例えば図８に示す構成においては、符号ｎｅｔＡおよび符号ｎｅｔＢで示す２つの浮遊ノードが存在する。従って、ＩＧＺＯ−ＧＤＭにおいては、電源オフの際、画素形成部内の電荷，ゲートバスライン上の電荷，ｎｅｔＡ上の電荷，およびｎｅｔＢ上の電荷を放電する必要がある。

そこで、本発明は、電源がオフされたときにパネル内の残留電荷を速やかに除去することのできる、ＩＧＺＯ−ＧＤＭを備えた液晶表示装置およびその駆動方法を提供することを目的とする。

本発明の第１の局面は、表示パネルを構成する基板と、前記基板上に形成された複数のトランジスタとを有し、前記複数のトランジスタを構成する半導体層に酸化物半導体が用いられている液晶表示装置であって、
映像信号を伝達する複数の映像信号線と、
前記複数の映像信号線と交差する複数の走査信号線と、
前記複数の映像信号線と前記複数の走査信号線に対応してマトリクス状に配置された複数の画素形成部と、
前記複数の走査信号線と１対１で対応するように設けられ位相の異なる２つのクロック信号である第１クロック信号および第２クロック信号に基づいて順次にパルスを出力する複数の双安定回路からなるシフトレジスタを含み、該シフトレジスタから出力されるパルスに基づいて前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と、
外部から与えられる電源のオン／オフ状態を検出する電源状態検出部と、
前記第１クロック信号と、前記第２クロック信号と、前記複数の双安定回路の動作の基準となる電位である基準電位と、前記複数の双安定回路の状態を初期化するためのクリア信号とを出力し、前記走査信号線駆動回路の動作を制御する駆動制御部と
を備え、
前記複数の映像信号線と前記複数の走査信号線と前記複数の画素形成部と前記走査信号線駆動回路とは、前記基板上に形成され、
各双安定回路は、
前記走査信号線に接続された出力ノードと、
第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第１電極に前記第２クロック信号が与えられ、第２電極が前記出力ノードに接続され、第３電極に前記基準電位が与えられる出力ノード制御用トランジスタと、
第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第２電極に前記第１クロック信号が与えられ、第３電極が前記出力ノードに接続された出力制御用トランジスタと、
前記出力制御用トランジスタの第１電極に接続された第１ノードと、
前記複数の双安定回路のうちの先行する双安定回路から出力されるパルスに基づいて前記第１ノードの電位をハイレベルに向けて変化させる第１ノード制御部と、
第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第２電極が前記第１ノードに接続され、第３電極に前記基準電位が与えられる第１の第１ノード制御用トランジスタと、
第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第１電極に前記クリア信号が与えられ、第２電極が前記第１ノードに接続され、第３電極に前記基準電位が与えられる第２の第１ノード制御用トランジスタと、
前記第１の第１ノード制御用トランジスタの第１電極に接続された第２ノードと、
前記第２クロック信号がハイレベルになったときに前記第１ノードの電位がローレベルであれば前記第２ノードの電位をハイレベルに向けて変化させる第２ノード制御部と、
第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第１電極に前記第１クロック信号が与えられ、第２電極が前記第２ノードに接続され、第３電極に前記基準電位が与えられる第１の第２ノード制御用トランジスタと
を有し、
前記電源状態検出部は、前記電源のオフ状態を検出すると、所定の電源オフ信号を前記駆動制御部に与え、
前記駆動制御部は、前記電源オフ信号を受け取ると、前記画素形成部内の電荷を放電させる第１の放電処理が行われるよう前記走査信号線駆動回路の動作を制御した後、前記走査信号線上の電荷、前記第２ノードの電荷、および前記第１ノードの電荷を放電させる第２の放電処理が行われるよう前記走査信号線駆動回路の動作を制御することを特徴とする。

本発明の第２の局面は、本発明の第１の局面において、
前記第２の放電処理は、前記走査信号線上の電荷を放電させる走査信号線放電処理と、前記第１ノードの電荷を放電させる第１ノード放電処理と、前記第２ノードの電荷を放電させる第２ノード放電処理とからなり、
前記駆動制御部は、
前記走査信号線放電処理，前記第２ノード放電処理，前記第１ノード放電処理の順序で処理が行われるよう前記走査信号線駆動回路の動作を制御し、
前記走査信号線放電処理の際には、前記第１クロック信号と前記第２クロック信号とをグラウンド電位にするとともに前記クリア信号と前記基準電位とをハイレベルにし、
前記第２ノード放電処理の際には、前記クリア信号をローレベルにするとともに前記第１クロック信号と前記第２クロック信号と前記基準電位とをグラウンド電位にし、
前記第１ノード放電処理の際には、前記クリア信号をハイレベルにするとともに前記第１クロック信号と前記第２クロック信号と前記基準電位とをグラウンド電位にすることを特徴とする。

本発明の第３の局面は、本発明の第２の局面において、
前記駆動制御部は、前記走査信号線放電処理の際、前記第１クロック信号と前記第２クロック信号とを徐々にハイレベルからローレベルに変化させることを特徴とする。

本発明の第４の局面は、本発明の第１の局面において、
各双安定回路は、
第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第１電極に前記クリア信号が与えられ、第２電極が前記第２ノードに接続され、第３電極に前記基準電位が与えられる第２の第２ノード制御用トランジスタと、
第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第１電極に前記クリア信号が与えられ、第２電極が前記出力ノードに接続され、第３電極に前記基準電位が与えられる第２の出力ノード制御用トランジスタと
を更に有し、
前記駆動制御部は、前記第２の放電処理の際には、前記クリア信号をハイレベルにするとともに前記第１クロック信号と前記第２クロック信号と前記基準電位とをグラウンド電位にすることを特徴とする。

本発明の第５の局面は、本発明の第１の局面において、
各双安定回路は、第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第１電極に前記クリア信号が与えられ、第２電極が前記第２ノードに接続され、第３電極に前記基準電位が与えられる第２の第２ノード制御用トランジスタを更に有し、
前記駆動制御部は、前記第２の放電処理の際には、前記走査信号線上の電荷を放電させる処理が行われた後に前記第２ノードの電荷および前記第１ノードの電荷を放電させる処理が行われるよう前記走査信号線駆動回路の動作を制御することを特徴とする。

本発明の第６の局面は、本発明の第１の局面において、
各双安定回路は、第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第１電極に前記クリア信号が与えられ、第２電極が前記出力ノードに接続され、第３電極に前記基準電位が与えられる第２の出力ノード制御用トランジスタを更に有し、
前記駆動制御部は、前記第２の放電処理の際には、前記第２ノードの電荷を放電させる処理が行われた後に前記走査信号線上の電荷および前記第１ノードの電荷を放電させる処理が行われるよう前記走査信号線駆動回路の動作を制御することを特徴とする。

本発明の第７の局面は、本発明の第１の局面において、
前記駆動制御部は、低電圧の信号を高電圧の信号に変換するレベルシフタ回路を含み、
前記レベルシフタ回路は、１つのクロック信号から少なくとも前記第１クロック信号および前記第２クロック信号を含む互いに位相の異なる複数のクロック信号を生成するための論理回路部を含むことを特徴とする。

本発明の第８の局面は、本発明の第１の局面において、
前記駆動制御部は、低電圧の信号を高電圧の信号に変換するレベルシフタ回路を含み、
前記レベルシフタ回路は、タイミングコントローラと２本以上の信号線で接続され、
前記レベルシフタ回路と前記タイミングコントローラとを接続する信号線のうちの２本の信号線で伝送される信号は、垂直同期をとることが可能な信号と水平同期をとることが可能な信号であることを特徴とする。

本発明の第９の局面は、本発明の第７の局面において、
前記レベルシフタ回路は、基本クロックを出力する発振回路部を更に含み、
前記論理回路部は、前記発振回路部から出力される基本クロックに基づいて、前記複数のクロック信号を生成することを特徴とする。

本発明の第１０の局面は、本発明の第７の局面において、
前記レベルシフタ回路は、基本クロックを出力する発振回路部を更に含み、
前記論理回路部のタイミングを生成するための不揮発性メモリが、レベルシフタ回路を含むパッケージＩＣに内蔵されていることを特徴とする。

本発明の第１１の局面は、表示パネルを構成する基板と、前記基板上に形成された複数のトランジスタと、映像信号を伝達する複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線と前記複数の走査信号線に対応してマトリクス状に配置された複数の画素形成部と、前記複数の走査信号線を駆動する走査信号線駆動回路と、前記走査信号線駆動回路の動作を制御する駆動制御部とを有し、前記複数のトランジスタを構成する半導体層に酸化物半導体が用いられている液晶表示装置の駆動方法であって、
外部から与えられる電源のオン／オフ状態を検出する電源状態検出ステップと、
前記表示パネル内の電荷を放電させる電荷放電ステップと
を含み、
前記複数の映像信号線と前記複数の走査信号線と前記複数の画素形成部と前記走査信号線駆動回路とは、前記基板上に形成され、
前記走査信号線駆動回路は、前記複数の走査信号線と１対１で対応するように設けられ位相の異なる２つのクロック信号である第１クロック信号および第２クロック信号に基づいて順次にパルスを出力する複数の双安定回路からなるシフトレジスタを含み、
前記駆動制御部は、前記第１クロック信号と、前記第２クロック信号と、前記複数の双安定回路の動作の基準となる電位である基準電位と、前記複数の双安定回路の状態を初期化するためのクリア信号とを出力し、
各双安定回路は、
前記走査信号線に接続された出力ノードと、
第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第１電極に前記第２クロック信号が与えられ、第２電極が前記出力ノードに接続され、第３電極に前記基準電位が与えられる出力ノード制御用トランジスタと、
第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第２電極に前記第１クロック信号が与えられ、第３電極が前記出力ノードに接続された出力制御用トランジスタと、
前記出力制御用トランジスタの第１電極に接続された第１ノードと、
前記複数の双安定回路のうちの先行する双安定回路から出力されるパルスに基づいて前記第１ノードの電位をハイレベルに向けて変化させる第１ノード制御部と、
第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第２電極が前記第１ノードに接続され、第３電極に前記基準電位が与えられる第１の第１ノード制御用トランジスタと、
第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第１電極に前記クリア信号が与えられ、第２電極が前記第１ノードに接続され、第３電極に前記基準電位が与えられる第２の第１ノード制御用トランジスタと、
前記第１の第１ノード制御用トランジスタの第１電極に接続された第２ノードと、
前記第２クロック信号がハイレベルになったときに前記第１ノードの電位がローレベルであれば前記第２ノードの電位をハイレベルに向けて変化させる第２ノード制御部と、
第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第１電極に前記第１クロック信号が与えられ、第２電極が前記第２ノードに接続され、第３電極に前記基準電位が与えられる第１の第２ノード制御用トランジスタと
を有し、
前記電荷放電ステップは、
前記画素形成部内の電荷を放電させる第１の放電ステップと、
前記走査信号線上の電荷、前記第２ノードの電荷、および前記第１ノードの電荷を放電させる第２の放電ステップと
からなり、
前記電源状態検出ステップで前記電源のオフ状態が検出されると、前記電荷放電ステップが実行されることを特徴とする。

本発明の第１２の局面は、本発明の第１１の局面において、
前記第２の放電ステップは、前記走査信号線上の電荷を放電させる走査信号線放電ステップと、前記第１ノードの電荷を放電させる第１ノード放電ステップと、前記第２ノードの電荷を放電させる第２ノード放電ステップとからなり、
前記駆動制御部は、前記走査信号線放電ステップ，前記第２ノード放電ステップ，前記第１ノード放電ステップの順序で処理が行われるよう前記走査信号線駆動回路の動作を制御し、
前記走査信号線放電ステップでは、前記第１クロック信号と前記第２クロック信号とがグラウンド電位にされるとともに前記クリア信号と前記基準電位とがハイレベルにされ、
前記第２ノード放電ステップでは、前記クリア信号がローレベルにされるとともに前記第１クロック信号と前記第２クロック信号と前記基準電位とがグラウンド電位にされ、
前記第１ノード放電ステップでは、前記クリア信号がハイレベルにされるとともに前記第１クロック信号と前記第２クロック信号と前記基準電位とがグラウンド電位にされることを特徴とする。

本発明の第１３の局面は、本発明の第１２の局面において、
前記走査信号線放電ステップでは、前記第１クロック信号と前記第２クロック信号とが徐々にハイレベルからローレベルに変化することを特徴とする。

本発明の第１４の局面は、本発明の第１１の局面において、
各双安定回路は、
第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第１電極に前記クリア信号が与えられ、第２電極が前記第２ノードに接続され、第３電極に前記基準電位が与えられる第２の第２ノード制御用トランジスタと、
第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第１電極に前記クリア信号が与えられ、第２電極が前記出力ノードに接続され、第３電極に前記基準電位が与えられる第２の出力ノード制御用トランジスタと
を更に有し、
前記第２の放電ステップでは、前記クリア信号がハイレベルにされるとともに前記第１クロック信号と前記第２クロック信号と前記基準電位とがグラウンド電位にされることを特徴とする。

本発明の第１５の局面は、本発明の第１１の局面において、
各双安定回路は、第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第１電極に前記クリア信号が与えられ、第２電極が前記第２ノードに接続され、第３電極に前記基準電位が与えられる第２の第２ノード制御用トランジスタを更に有し、
前記第２の放電ステップでは、前記走査信号線上の電荷を放電させる処理が行われた後に前記第２ノードの電荷および前記第１ノードの電荷を放電させる処理が行われることを特徴とする。

本発明の第１６の局面は、本発明の第１１の局面において、
各双安定回路は、第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第１電極に前記クリア信号が与えられ、第２電極が前記出力ノードに接続され、第３電極に前記基準電位が与えられる第２の出力ノード制御用トランジスタを更に有し、
前記第２の放電ステップでは、前記第２ノードの電荷を放電させる処理が行われた後に前記走査信号線上の電荷および前記第１ノードの電荷を放電させる処理が行われることを特徴とする。

本発明の第１の局面によれば、ＩＧＺＯ−ＧＤＭを備えた液晶表示装置において、電源電圧ＰＷの供給が遮断された際、まず画素形成部内の電荷が放電され、その後、走査信号線上の電荷，シフトレジスタを構成する双安定回路内の第１ノード・第２ノード上の電荷が放電される。これにより、電源がオフされたときにパネル内の残留電荷が速やかに除去され、パネル内の残留電荷の存在に起因する表示不良・動作不良の発生が抑制される。

本発明の第２の局面によれば、走査信号線放電処理の際には、クロック信号がグラウンド電位になっている状態で出力制御用トランジスタがオン状態となる。出力制御用トランジスタについては、第２電極にはクロック信号が与えられ、第３電極は出力ノードに接続されているので、走査信号線上の電荷が放電される。また、第２ノード放電処理の際には、基準電位がグラウンド電位になっている状態で第１の第２ノード制御用トランジスタがオン状態となる。第１の第２ノード制御用トランジスタについては、第２電極は第２ノードに接続され、第３電極には基準電位が与えられているので、第２ノードの電荷が放電される。さらに、第１ノード放電処理の際には、基準電位がグラウンド電位になっている状態で第２の第１ノード制御用トランジスタがオン状態となる。第２の第１ノード制御用トランジスタについては、第２電極は第１ノードに接続され、第３電極には基準電位が与えられているので、第１ノードの電荷が放電される。以上のようにして、電源がオフされた際に、パネル内の各ノード等の電荷が順次に速やかに除去される。

本発明の第３の局面によれば、走査信号線放電処理の際、走査信号線の電位は緩やかに低下する。このため、各画素形成部において引込電圧の影響により画素電極電位が低下することが抑制される。

本発明の第４の局面によれば、第２の放電処理の際にクリア信号がハイレベルになることによって、第２の第１ノード制御用トランジスタと第２の第２ノード制御用トランジスタと第２の出力ノード制御用トランジスタとがオン状態となる。第２の第１ノード制御用トランジスタについては、第２電極は第１ノードに接続され、第３電極には基準電位が与えられている。第２の第２ノード制御用トランジスタについては、第２電極は第２ノードに接続され、第３電極には基準電位が与えられている。第２の出力ノード制御用トランジスタについては、第２電極は出力ノードに接続され、第３電極には基準電位が与えられている。また、第２の放電処理の際には、基準電位がグラウンド電位にされる。以上より、第２の放電処理の際、第１ノードの電荷，第２ノードの電荷，および走査信号線上の電荷が１ステップで放電される。

本発明の第５の局面によれば、第２の放電処理の際、本発明の第１の局面と比較して少ないステップで、第１ノードの電荷，第２ノードの電荷，および走査信号線上の電荷が放電される。

本発明の第６の局面によれば、第２の放電処理の際、本発明の第１の局面と比較して少ないステップで、第１ノードの電荷，第２ノードの電荷，および走査信号線上の電荷が放電される。

本発明の第７の局面によれば、レベルシフタ回路に与える必要のある入力信号の数が従来よりも少なくなる。これにより、コスト低減や小パッケージ化が可能となる。

本発明の第８の局面によれば、本発明の第７の局面と同様、レベルシフタ回路に与える必要のある入力信号の数が従来よりも少なくなる。これにより、コスト低減や小パッケージ化が可能となる。

本発明の第９の局面によれば、複雑な電源オフシーケンスを比較的容易に実現することが可能となる。

本発明の第１０の局面によれば、本発明の第９の局面と同様、複雑な電源オフシーケンスを比較的容易に実現することが可能となる。

本発明の第１１の局面によれば、本発明の第１の局面と同様の効果を液晶表示装置の駆動方法の発明において奏することができる。

本発明の第１２の局面によれば、本発明の第２の局面と同様の効果を液晶表示装置の駆動方法の発明において奏することができる。

本発明の第１３の局面によれば、本発明の第３の局面と同様の効果を液晶表示装置の駆動方法の発明において奏することができる。

本発明の第１４の局面によれば、本発明の第４の局面と同様の効果を液晶表示装置の駆動方法の発明において奏することができる。

本発明の第１５の局面によれば、本発明の第５の局面と同様の効果を液晶表示装置の駆動方法の発明において奏することができる。

本発明の第１６の局面によれば、本発明の第６の局面と同様の効果を液晶表示装置の駆動方法の発明において奏することができる。

本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置における電源遮断時の動作について説明するための信号波形図である。 上記第１の実施形態において、液晶表示装置の全体構成を示すブロック図である。 上記第１の実施形態において、画素形成部の構成を示す回路図である。 上記第１の実施形態において、レベルシフタ回路の構成を示すブロック図である。 上記第１の実施形態において、ゲートドライバの構成を説明するためのブロック図である。 上記第１の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第１の実施形態において、ゲートドライバの動作について説明するための信号波形図である。 上記第１の実施形態において、シフトレジスタに含まれている双安定回路の構成を示す回路図である。 上記第１の実施形態において、双安定回路の動作を説明するための信号波形図である。 ＤｉｓｐｌａｙＯｆｆシーケンスに関する上記第１の実施形態の変形例について説明するための信号波形図である。 ＤｉｓｐｌａｙＯｆｆシーケンスに関する上記第１の実施形態の別の変形例について説明するための信号波形図である。 上記第１の実施形態の変形例において、引込電圧の影響を抑制する方法について説明するための信号波形図である。 上記第１の実施形態におけるレベルシフタ回路近傍の構成を模式的に示すブロック図である。 上記第１の実施形態の変形例におけるレベルシフタ回路近傍の構成を模式的に示すブロック図である。 本発明の第２の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。 上記第２の実施形態において、シフトレジスタに含まれている双安定回路の構成を示す回路図である。 上記第２の実施形態における電源遮断時の動作について説明するための信号波形図である。 上記第２の実施形態において、タイミングの生成について説明するための信号波形図である。 上記第２の実施形態の変形例における電源遮断時の動作について説明するための信号波形図である。 従来構成のレベルシフタ回路における入出力信号について説明するための図である。 タイミング生成ロジック部を備えたレベルシフタ回路における入出力信号について説明するための図である。

以下、添付図面を参照しつつ、本発明の実施形態について説明する。なお、以下の説明においては、薄膜トランジスタのゲート端子（ゲート電極）は第１電極に相当し、ドレイン端子（ドレイン電極）は第２電極に相当し、ソース端子（ソース電極）は第３電極に相当する。また、双安定回路内に設けられている薄膜トランジスタはすべてｎチャネル型であるものとして説明する。

＜１．第１の実施形態＞
＜１．１ 全体構成および動作＞
図２は、本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図２に示すように、この液晶表示装置は、液晶パネル（表示パネル）２０，ＰＣＢ（プリント回路基板）１０，および液晶パネル２０とＰＣＢ１０とに接続されたＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）３０によって構成されている。なお、液晶パネル２０は、ＩＧＺＯ−ＴＦＴ液晶パネルである。また、ＴＡＢ３０は主に中型用から大型用の液晶パネルで採用される実装形態であり、小型用から中型用の液晶パネルではソースドライバの実装形態としてＣＯＧ実装が採用される場合もある。さらにまた、昨今では、ソースドライバ３２，タイミングコントローラ１１，電源回路１５，電源ＯＦＦ検出部１７，およびレベルシフタ回路１３が１チップ化されたシステムドライバ構成も徐々に用いられてきている。

液晶パネル２０は対向する２枚の基板（典型的にはガラス基板であるが、ガラス基板には限定されない）からなり、基板上の所定の領域に、画像を表示するための表示部２２が形成されている。表示部２２には、複数本（ｊ本）のソースバスライン（映像信号線）ＳＬ１〜ＳＬｊと、複数本（ｉ本）のゲートバスライン（走査信号線）ＧＬ１〜ＧＬｉと、それらソースバスラインＳＬ１〜ＳＬｊとゲートバスラインＧＬ１〜ＧＬｉとの交差点にそれぞれ対応して設けられた複数個（ｉ×ｊ個）の画素形成部とが含まれている。図３は、画素形成部の構成を示す回路図である。図３に示すように、各画素形成部には、対応する交差点を通過するゲートバスラインＧＬにゲート端子が接続されるとともに当該交差点を通過するソースバスラインＳＬにソース端子が接続された薄膜トランジスタ（ＴＦＴ）２２０と、その薄膜トランジスタ２２０のドレイン端子に接続された画素電極２２１と、上記複数個の画素形成部に共通的に設けられた共通電極２２２および補助容量電極２２３と、画素電極２２１と共通電極２２２とによって形成される液晶容量２２４と、画素電極２２１と補助容量電極２２３とによって形成される補助容量２２５とが含まれている。また、液晶容量２２４と補助容量２２５とによって画素容量ＣＰが形成されている。そして、各薄膜トランジスタ２２０のゲート端子がゲートバスラインＧＬからアクティブな走査信号を受けたときに当該薄膜トランジスタ２２０のソース端子がソースバスラインＳＬから受ける映像信号に基づいて、画素容量ＣＰに画素値を示す電圧が保持される。

液晶パネル２０には、また、図２に示すように、ゲートバスラインＧＬ１〜ＧＬｉを駆動するためのゲートドライバ２４が形成されている。このゲートドライバ２４は、上述したＩＧＺＯ−ＧＤＭであり、液晶パネル２０を構成する基板上にモノリシックに形成されている。ＴＡＢ３０には、ソースバスラインＳＬ１〜ＳＬｊを駆動するためのソースドライバ３２がＩＣチップの状態で搭載されている。ＰＣＢ１０には、タイミングコントローラ１１，レベルシフタ回路１３，電源回路１５，および電源ＯＦＦ検出部１７が設けられている。なお、図２ではゲートドライバ２４は表示部２２の片側のみに配置されているが、左右均等額縁パネルを要望するユーザも多く、この要望に応えるためゲートドライバ２４を表示部２２の左右両側に配置する構造もよく用いられる。

この液晶表示装置には、水平同期信号ＨＳ，垂直同期信号ＶＳ，データイネーブル信号ＤＥなどのタイミング信号と画像信号ＤＡＴと電源電圧ＰＷとが外部から与えられる。電源電圧ＰＷは、タイミングコントローラ１１と電源回路１５と電源ＯＦＦ検出部１７とに与えられる。なお、本実施形態においては、電源電圧ＰＷは３．３Ｖとなっているが、この電源電圧ＰＷは３．３Ｖに限定されるものではない。また、入力信号についても上記構成には限定されず、タイミング信号や映像データはＬＶＤＳやｍｉｐｉ，ＤＰ信号，ｅＤＰなどの差動インターフェースを利用して転送される場合も多い。

電源回路１５は、電源電圧ＰＷに基づいて、ゲートバスラインを選択状態にするためのゲートオン電位ＶＧＨと、ゲートバスラインを非選択状態にするためのゲートオフ電位ＶＧＬとを生成する。本説明では、ソースドライバ正電源構成としてゲートオン電位ＶＧＨは＋２０Ｖであってゲートオフ電位ＶＧＬは−１０Ｖであると仮定するが、昨今では、ソースドライバの出力電圧がグラウンド電位ＧＮＤを基準にプラス側とマイナス側に等しい大きさで出力される場合もある。この場合、例えば「ゲートオン電位ＶＧＨは＋１５Ｖ、ゲートオフ電位ＶＧＬは−１５Ｖ」というように正電源構成から少しマイナスバイアスされた電位構成となる。ゲートオン電位ＶＧＨおよびゲートオフ電位ＶＧＬは、レベルシフタ回路１３に与えられる。電源ＯＦＦ検出部１７は、電源電圧ＰＷの供給状態（電源のオン／オフ状態）を示す電源状態信号ＳＨＵＴを出力する。電源状態信号ＳＨＵＴは、レベルシフタ回路１３に与えられる。

タイミングコントローラ１１は、水平同期信号ＨＳ，垂直同期信号ＶＳ，データイネーブル信号ＤＥなどのタイミング信号と画像信号ＤＡＴと電源電圧ＰＷとを受け取り、デジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，ゲートスタートパルス信号Ｌ＿ＧＳＰ，およびゲートクロック信号Ｌ＿ＧＣＫを生成する。デジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，およびソースクロック信号ＳＣＫについてはソースドライバ３２に与えられ、ゲートスタートパルス信号Ｌ＿ＧＳＰおよびゲートクロック信号Ｌ＿ＧＣＫについてはレベルシフタ回路１３に与えられる。なお、ゲートスタートパルス信号Ｌ＿ＧＳＰおよびゲートクロック信号Ｌ＿ＧＣＫに関し、ハイレベル側の電位は電源電圧（３．３Ｖ）ＰＷとされ、ローレベル側の電位はグラウンド電位（０Ｖ）ＧＮＤとされる。

レベルシフタ回路１３は、グラウンド電位ＧＮＤと電源回路１５から与えられるゲートオン電位ＶＧＨおよびゲートオフ電位ＶＧＬとを用いて、タイミングコントローラ１１から出力されたゲートスタートパルス信号Ｌ＿ＧＳＰをＩＧＺＯ−ＧＤＭ駆動に最適化されたタイミング信号に変換した信号のレベル変換後の信号Ｈ＿ＧＳＰの生成と、タイミングコントローラ１１から出力されたゲートクロック信号Ｌ＿ＧＣＫに基づく第１のゲートクロック信号Ｈ＿ＧＣＫ１および第２のゲートクロック信号Ｈ＿ＧＣＫ２の生成と、内部信号に基づく基準電位Ｈ＿ＶＳＳおよびクリア信号Ｈ＿ＣＬＲの生成とを行う。そして、レベルシフタ回路１３からゲートドライバ２４に対して、ゲートスタートパルス信号Ｈ＿ＧＳＰ，第１のゲートクロック信号Ｈ＿ＧＣＫ１，第２のゲートクロック信号Ｈ＿ＧＣＫ２，クリア信号Ｈ＿ＣＬＲ，および基準電位Ｈ＿ＶＳＳが出力される。なお、通常動作時には、ゲートスタートパルス信号Ｈ＿ＧＳＰ，第１のゲートクロック信号Ｈ＿ＧＣＫ１，第２のゲートクロック信号Ｈ＿ＧＣＫ２，およびクリア信号Ｈ＿ＣＬＲはゲートオン電位ＶＧＨ（＋２０Ｖ）またはゲートオフ電位ＶＧＬ（−１０Ｖ）に等しくされ、基準電位Ｈ＿ＶＳＳはゲートオフ電位ＶＧＬ（−１０Ｖ）に等しくされる。ところで、本実施形態においては、図４に示すように、レベルシフタ回路１３にはタイミング生成ロジック部１３１とオシレータ１３２とが含まれていて、電源ＯＦＦ検出部１７から出力される電源状態信号ＳＨＵＴがレベルシフタ回路１３に与えられるように構成されている。このような構成により、レベルシフタ回路１３は所定のタイミングに従って上記各種信号の電位を変化させることが可能となっている。所定のタイミングについては、レベルシフタ回路１３を構成するＩＣ内部の不揮発性メモリ及び不揮発性メモリからデータをロードしたレジスタ値に基づいて生成される。なお、このレベルシフタ回路１３についての更に詳しい説明は後述する。

ソースドライバ３２は、タイミングコントローラ１１から出力されるデジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，およびソースクロック信号ＳＣＫを受け取り、各ソースバスラインＳＬ１〜ＳＬｊに駆動用の映像信号を印加する。

ゲートドライバ２４は、レベルシフタ回路１３から出力されるゲートスタートパルス信号Ｈ＿ＧＳＰ，第１のゲートクロック信号Ｈ＿ＧＣＫ１，第２のゲートクロック信号Ｈ＿ＧＣＫ２，クリア信号Ｈ＿ＣＬＲ，および基準電位Ｈ＿ＶＳＳに基づいて、アクティブな走査信号の各ゲートバスラインＧＬ１〜ＧＬｉへの印加を１垂直走査期間を周期として繰り返す。なお、このゲートドライバ２４についての詳しい説明は後述する。

以上のようにして、各ソースバスラインＳＬ１〜ＳＬｊに駆動用の映像信号が印加され、各ゲートバスラインＧＬ１〜ＧＬｉに走査信号が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部２２に表示される。

なお、本実施形態においては、電源ＯＦＦ検出部１７によって電源状態検出部が実現され、タイミングコントローラ１１とレベルシフタ回路１３とによって駆動制御部が実現されている。また、タイミング生成ロジック部１３１によって論理回路部が実現され、オシレータ１３２によって発振回路部が実現されている。

＜１．２ ゲートドライバの構成および動作＞
次に、本実施形態におけるゲートドライバ２４の構成および動作について説明する。図５に示すように、ゲートドライバ２４は複数段からなるシフトレジスタ２４０によって構成されている。表示部２２にはｉ行×ｊ列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と１対１で対応するようにシフトレジスタ２４０の各段が設けられている。また、シフトレジスタ２４０の各段は、各時点において２つの状態のうちのいずれか一方の状態となっていて当該状態を示す信号（以下「状態信号」という。）を出力する双安定回路となっている。なお、シフトレジスタ２４０の各段から出力される状態信号は、対応するゲートバスラインに走査信号として与えられる。

図６は、ゲートドライバ２４内のシフトレジスタ２４０の構成を示すブロック図である。なお、図６には、シフトレジスタ２４０の（ｎ−１）段目，ｎ段目，および（ｎ＋１）段目の双安定回路ＳＲｎ−１，ＳＲｎ，およびＳＲｎ＋１の構成を示している。各双安定回路には、基準電位ＶＳＳ，第１クロックＣＫＡ，第２クロックＣＫＢ，セット信号Ｓ，リセット信号Ｒ，およびクリア信号ＣＬＲを受け取るための入力端子と、状態信号Ｑを出力するための出力端子とが設けられている。本実施形態においては、レベルシフタ回路１３から出力された基準電位Ｈ＿ＶＳＳが基準電位ＶＳＳとして与えられ、レベルシフタ回路１３から出力されたクリア信号Ｈ＿ＣＬＲがクリア信号ＣＬＲとして与えられる。また、レベルシフタ回路１３から出力された第１のゲートクロック信号Ｈ＿ＧＣＫ１および第２のゲートクロック信号Ｈ＿ＧＣＫ２の一方が第１クロックＣＫＡとして与えられ、他方が第２クロックＣＫＢとして与えられる。さらに、前段から出力された状態信号Ｑがセット信号Ｓとして与えられ、次段から出力された状態信号Ｑがリセット信号Ｒとして与えられる。すなわち、ｎ段目に着目すると、（ｎ−１）行目のゲートバスラインに与えられる走査信号ＧＯＵＴｎ−１がセット信号Ｓとして与えられ、（ｎ＋１）行目のゲートバスラインに与えられる走査信号ＧＯＵＴｎ＋１がリセット信号Ｒとして与えられる。なお、レベルシフタ回路１３から出力されたゲートスタートパルス信号Ｈ＿ＧＳＰは、シフトレジスタ２４０の１段目の双安定回路ＳＲ１にセット信号Ｓとして与えられる。

以上のような構成において、シフトレジスタ２４０の１段目にセット信号Ｓとしてのゲートスタートパルス信号Ｈ＿ＧＳＰのパルスが与えられると、オンデューティが５０パーセント前後の値にされた第１のゲートクロック信号Ｈ＿ＧＣＫ１および第２のゲートクロック信号Ｈ＿ＧＣＫ２（図７参照）に基づいて、ゲートスタートパルス信号Ｈ＿ＧＳＰに含まれるパルス（このパルスは各段から出力される状態信号Ｑに含まれる）が１段目からｉ段目へと順次に転送される。そして、このパルスの転送に応じて、各段から出力される状態信号Ｑが順次にハイレベルとなる。そして、それら各段から出力される状態信号Ｑは、走査信号ＧＯＵＴ１〜ＧＯＵＴｉとして各ゲートバスラインＧＬ１〜ＧＬｉに与えられる。これにより、図７に示すように、所定期間ずつ順次にハイレベルとなる走査信号ＧＯＵＴ１〜ＧＯＵＴｉが表示部２２内のゲートバスラインＧＬ１〜ＧＬｉに与えられる。

＜１．３ 双安定回路の構成および動作＞
図８は、シフトレジスタ２４０に含まれている双安定回路の構成（シフトレジスタ２４０のｎ段目の構成）を示す回路図である。図８に示すように、この双安定回路ＳＲｎは、９個の薄膜トランジスタＴＡ，ＴＢ，ＴＣ，ＴＤ，ＴＦ，ＴＩ，ＴＪ，ＴＫ，およびＴＬと、１個のキャパシタＣＡＰ１とを備えている。なお、図８では、第１クロックＣＫＡを受け取るための入力端子には符号４１を付し、第２クロックＣＫＢを受け取るための入力端子には符号４２を付し、セット信号Ｓを受け取るための入力端子には符号４３を付し、リセット信号Ｒを受け取るための入力端子には符号４４を付し、クリア信号ＣＬＲを受け取るための入力端子には符号４５を付し、状態信号Ｑを出力するための出力端子には符号４９を付している。

薄膜トランジスタＴＡのドレイン端子と薄膜トランジスタＴＢのソース端子と薄膜トランジスタＴＣのドレイン端子と薄膜トランジスタＴＩのゲート端子と薄膜トランジスタＴＪのゲート端子と薄膜トランジスタＴＬのドレイン端子とキャパシタＣＡＰ１の一端とは互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＡ」という。薄膜トランジスタＴＣのゲート端子と薄膜トランジスタＴＦのソース端子と薄膜トランジスタＴＪのドレイン端子と薄膜トランジスタＴＫのドレイン端子とは互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＢ」という。

薄膜トランジスタＴＡについては、ゲート端子は入力端子４５に接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は基準電位配線に接続されている。薄膜トランジスタＴＢについては、ゲート端子およびドレイン端子は入力端子４３に接続され（すなわち、ダイオード接続となっている）、ソース端子はｎｅｔＡに接続されている。薄膜トランジスタＴＣについては、ゲート端子はｎｅｔＢに接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は基準電位配線に接続されている。薄膜トランジスタＴＤについては、ゲート端子は入力端子４２に接続され、ドレイン端子は出力端子４９に接続され、ソース端子は基準電位配線に接続されている。薄膜トランジスタＴＦについては、ゲート端子およびドレイン端子は入力端子４２に接続され（すなわち、ダイオード接続となっている）、ソース端子はｎｅｔＢに接続されている。薄膜トランジスタＴＩについては、ゲート端子はｎｅｔＡに接続され、ドレイン端子は入力端子４１に接続され、ソース端子は出力端子４９に接続されている。薄膜トランジスタＴＪについては、ゲート端子はｎｅｔＡに接続され、ドレイン端子はｎｅｔＢに接続され、ソース端子は基準電位配線に接続されている。薄膜トランジスタＴＫについては、ゲート端子は入力端子４１に接続され、ドレイン端子はｎｅｔＢに接続され、ソース端子は基準電位配線に接続されている。薄膜トランジスタＴＬについては、ゲート端子は入力端子４４に接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は基準電位配線に接続されている。キャパシタＣＡＰ１については、一端はｎｅｔＡに接続され、他端は出力端子４９に接続されている。以上のような構成において、図８で符号２４１で示す部分の回路によって、ｎｅｔＡの電位を示す信号の論理反転信号と第２クロックＣＫＢとを入力信号とするＡＮＤ回路が構成されている。

なお、本実施形態においては、ｎｅｔＡによって第１ノードが実現され、ｎｅｔＢによって第２ノードが実現され、出力端子４９によって出力ノードが実現されている。また、薄膜トランジスタＴＩによって出力制御用スイッチング素子が実現され、薄膜トランジスタＴＤによって出力ノード制御用スイッチング素子が実現され、薄膜トランジスタＴＣによって第１の第１ノード制御用スイッチング素子が実現され、薄膜トランジスタＴＡによって第２の第１ノード制御用スイッチング素子が実現され、薄膜トランジスタＴＫによって第１の第２ノード制御用スイッチング素子が実現されている。

次に、電源電圧ＰＷが外部から正常に供給されているときの双安定回路ＳＲｎの動作について、図８および図９を参照しつつ説明する。この液晶表示装置が動作している期間中、双安定回路ＳＲｎには、オンデューティが５０パーセント前後の値にされた第１クロックＣＫＡおよび第２クロックＣＫＢが与えられる。なお、第１クロックＣＫＡおよび第２クロックＣＫＢに関し、ハイレベル側の電位はゲートオン電位ＶＧＨとなっており、ローレベル側の電位はゲートオフ電位ＶＧＬとなっている。

時点ｔ１になり第２クロックＣＫＢがローレベルからハイレベルに変化すると、薄膜トランジスタＴＦは、図８に示すようにダイオード接続となっているので、オン状態となる。この時、ｎｅｔＡの電位はローレベルとなっているので、薄膜トランジスタＴＪはオフ状態となっている。これにより、時点ｔ１にはｎｅｔＢの電位がローレベルからハイレベルに変化する。その結果、薄膜トランジスタＴＣがオン状態となり、ｎｅｔＡの電位は基準電位ＶＳＳへと引き込まれる。また、時点ｔ１には、薄膜トランジスタＴＤもオン状態となる。これにより、出力端子４９の電位（状態信号Ｑの電位）が基準電位ＶＳＳへと引き込まれる。

時点ｔ２に第２クロックＣＫＢがハイレベルからローレベルに変化した後、時点ｔ３になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴＫがオン状態となる。その結果、ｎｅｔＢの電位がハイレベルからローレベルへと変化する。なお、時点ｔ３には、ｎｅｔＡの電位がローレベルになっていることから、薄膜トランジスタＴＩはオフ状態となっている。従って、出力端子４９の電位はローレベルのまま維持される。

時点ｔ４に第１クロックＣＫＡがハイレベルからローレベルに変化した後、時点ｔ５になると、セット信号Ｓがローレベルからハイレベルに変化する。薄膜トランジスタＴＢは図８に示すようにダイオード接続となっているので、セット信号Ｓがハイレベルになることによって薄膜トランジスタＴＢはオン状態となる。これにより、キャパシタＣＡＰ１は充電され、ｎｅｔＡの電位がローレベルからハイレベルに変化する。その結果、薄膜トランジスタＴＩはオン状態となる。ここで、時点ｔ５〜時点ｔ７の期間中、第１クロックＣＫＡはローレベルとなっている。このため、この期間中、出力端子４９はローレベルで維持される。また、この期間中、リセット信号Ｒはローレベルとなっているので薄膜トランジスタＴＬはオフ状態で維持され、かつ、ｎｅｔＢの電位はローレベルとなっているので薄膜トランジスタＴＣはオフ状態で維持される。このため、この期間中にｎｅｔＡの電位が低下することはない。

時点ｔ６にセット信号Ｓがハイレベルからローレベルに変化した後、時点ｔ７になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴＩはオン状態となっているので、入力端子４１の電位の上昇とともに出力端子４９の電位は上昇する。ここで、図８に示すようにｎｅｔＡ−出力端子４９間にはキャパシタＣＡＰ１が設けられているので、出力端子４９の電位の上昇とともにｎｅｔＡの電位も上昇する（ｎｅｔＡがブートストラップされる）。ｎｅｔＡの電位は、理想的にはゲートオン電位ＶＧＨの２倍の電位にまで上昇する。その結果、薄膜トランジスタＴＩのゲート端子には大きな電圧が印加され、出力端子４９の電位は、第１クロックＣＫＡのハイレベルの電位すなわちゲートオン電位ＶＧＨにまで上昇する。これにより、この双安定回路ＳＲｎの出力端子４９に接続されているゲートバスラインが選択状態となる。なお、時点ｔ７〜時点ｔ８の期間中、第２クロックＣＫＢはローレベルとなっているので薄膜トランジスタＴＤはオフ状態で維持される。従って、この期間中に出力端子４９の電位が低下することはない。また、時点ｔ７〜時点ｔ８の期間中、リセット信号Ｒはローレベルとなっているので薄膜トランジスタＴＬはオフ状態で維持され、かつ、ｎｅｔＢの電位はローレベルとなっているので薄膜トランジスタＴＣはオフ状態で維持される。このため、この期間中にｎｅｔＡの電位が低下することはない。

時点ｔ８になると、第１クロックＣＫＡはハイレベルからローレベルに変化する。これにより、入力端子４１の電位の低下とともに出力端子４９の電位すなわち状態信号Ｑの電位は低下する。このため、キャパシタＣＡＰ１を介してｎｅｔＡの電位も低下する。時点ｔ９になると、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴＬはオン状態となる。その結果、ｎｅｔＡの電位はローレベルとなる。また、時点ｔ９には、第２クロックＣＫＢがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴＤはオン状態となる。その結果、状態信号Ｑの電位はローレベルとなる。

以上のような動作がシフトレジスタ２４０内の各双安定回路で行われることにより、所定期間ずつ順次にハイレベルとなる走査信号ＧＯＵＴ１〜ＧＯＵＴｉが表示部２２内のゲートバスラインＧＬ１〜ＧＬｉに与えられる。

＜１．４ 電源遮断時の動作＞
次に、図１，図２，および図８を参照しつつ、外部からの電源電圧ＰＷの供給が遮断されたときの液晶表示装置の動作について説明する。なお、この一連の処理のことを以下「電源オフシーケンス」という。図１には、電源状態信号ＳＨＵＴ，映像信号電位（ソースバスラインＳＬの電位）ＶＳ，共通電極電位ＶＣＯＭＤＣ，ゲートスタートパルス信号Ｈ＿ＧＳＰ，ゲートクロック信号（第１のゲートクロック信号Ｈ＿ＧＣＫ１，第２のゲートクロック信号Ｈ＿ＧＣＫ２），クリア信号Ｈ＿ＣＬＲ，および基準電位Ｈ＿ＶＳＳの波形が示されている。上述したように、ゲートスタートパルス信号Ｈ＿ＧＳＰはシフトレジスタ２４０の１段目の双安定回路にセット信号Ｓとして与えられ、ゲートクロック信号（第１のゲートクロック信号Ｈ＿ＧＣＫ１，第２のゲートクロック信号Ｈ＿ＧＣＫ２）は各双安定回路に第１クロックＣＫＡ，第２クロックＣＫＢとして与えられ、クリア信号Ｈ＿ＣＬＲは各双安定回路にクリア信号ＣＬＲとして与えられ、規準電位Ｈ＿ＶＳＳは各双安定回路に基準電位ＶＳＳとして与えられる。

図１において、「ＤｉｓｐｌａｙＯｆｆシーケンス」と記載している期間は画素形成部内で電荷を放電させるための期間であり、「ＧａｔｅＯｆｆシーケンス」と記載している期間はゲートドライバ２４内で電荷を放電させるための期間である。電源オフシーケンスには、これらＤｉｓｐｌａｙＯｆｆシーケンスとＧａｔｅＯｆｆシーケンスとが含まれている。なお、本説明においては、時点ｔ１０以前には電源電圧ＰＷが正常に供給されていて、時点ｔ１０に電源電圧ＰＷの供給が遮断されたものと仮定する。

電源電圧ＰＷが正常に供給されている期間（時点ｔ１０以前の期間）には、電源状態信号ＳＨＵＴはローレベルで維持される。この期間中、ゲートスタートパルス信号Ｈ＿ＧＳＰ，ゲートクロック信号（第１のゲートクロック信号Ｈ＿ＧＣＫ１，第２のゲートクロック信号Ｈ＿ＧＣＫ２），およびクリア信号Ｈ＿ＣＬＲについてはゲートオン電位ＶＧＨまたはゲートオフ電位ＶＧＬとされ、基準電位Ｈ＿ＶＳＳについてはゲートオフ電位ＶＧＬとされる。

時点ｔ１０に電源電圧ＰＷの供給が遮断されると、電源ＯＦＦ検出部１７は電源状態信号ＳＨＵＴをローレベルからハイレベルに変化させる。電源状態信号ＳＨＵＴがローレベルからハイレベルに変化した時点から所定期間経過後の時点ｔ１１になると、ＤｉｓｐｌａｙＯｆｆシーケンスの期間となる。本実施形態においては、この期間中、ゲートスタートパルス信号Ｈ＿ＧＳＰ，ゲートクロック信号（第１のゲートクロック信号Ｈ＿ＧＣＫ１，第２のゲートクロック信号Ｈ＿ＧＣＫ２），およびクリア信号Ｈ＿ＣＬＲを通常動作時と同様の波形にした状態で、映像信号電位ＶＳおよび共通電極電位ＶＣＯＭＤＣがグラウンド電位ＧＮＤ（０Ｖ）に等しくされる。これにより、１垂直走査期間をかけて、表示部２２内の画素形成部における電荷の放電が行われる。以下、ＤｉｓｐｌａｙＯｆｆシーケンスで行われる処理ステップのことを「画素放電ステップ」という。

時点ｔ１３になると、ＧａｔｅＯｆｆシーケンスの期間となる。時点ｔ１３〜時点ｔ１４の期間には、ゲートスタートパルス信号Ｈ＿ＧＳＰ，ゲートクロック信号（第１のゲートクロック信号Ｈ＿ＧＣＫ１，第２のゲートクロック信号Ｈ＿ＧＣＫ２），およびクリア信号Ｈ＿ＣＬＲについてはゲートオン電位ＶＧＨとされ、基準電位Ｈ＿ＶＳＳについてはゲートオフ電位ＶＧＬとされる。これにより、第１クロックＣＫＡがハイレベルとなって薄膜トランジスタＴＫがオン状態となるので、ｎｅｔＢの電位がローレベルとなる。以下、ＧａｔｅＯｆｆシーケンス中の時点ｔ１３〜時点ｔ１４の期間に行われる処理ステップのことを「ｎｅｔＢ電位低下ステップ」という。

時点ｔ１４〜時点ｔ１５の期間には、ゲートスタートパルス信号Ｈ＿ＧＳＰおよびゲートクロック信号（第１のゲートクロック信号Ｈ＿ＧＣＫ１，第２のゲートクロック信号Ｈ＿ＧＣＫ２）についてはグラウンド電位ＧＮＤとされ、クリア信号Ｈ＿ＣＬＲおよび基準電位Ｈ＿ＶＳＳについてはゲートオン電位ＶＧＨとされる。これにより、クリア信号ＣＬＲがハイレベルとなるので、薄膜トランジスタＴＡはオン状態となる。この状態で基準電位ＶＳＳがゲートオン電位ＶＧＨに等しくされるので、ｎｅｔＡの電位はゲートオン電位ＶＧＨから閾値電圧Ｖｔｈだけ低い電位となる。これにより、薄膜トランジスタＴＩはオン状態となる。また、この期間中、第１クロックＣＫＡの電位はグラウンド電位ＧＮＤとなる。その結果、表示部２２内の各ゲートバスラインで電荷が放電される。以上のように、時点ｔ１４〜時点ｔ１５の期間は、ゲートバスライン上の電荷を放電させるための期間となる。以下、ＧａｔｅＯｆｆシーケンス中の時点ｔ１４〜時点ｔ１５の期間に行われる処理ステップのことを「ゲートバスライン放電ステップ」という。

時点ｔ１５〜時点ｔ１６の期間には、クリア信号Ｈ＿ＣＬＲについてはゲートオフ電位ＶＧＬとされ、ゲートスタートパルス信号Ｈ＿ＧＳＰ，ゲートクロック信号（第１のゲートクロック信号Ｈ＿ＧＣＫ１，第２のゲートクロック信号Ｈ＿ＧＣＫ２），および基準電位Ｈ＿ＶＳＳについてはグラウンド電位ＧＮＤとされる。これにより、基準電位ＶＳＳは０Ｖとなるが、クリア信号ＣＬＲがローレベルとなるので薄膜トランジスタＴＡはオフ状態となる。従って、ｎｅｔＡの電位はハイレベルで維持される。このため、薄膜トランジスタＴＪがオン状態となる。これにより、ｎｅｔＢの電位はグラウンド電位ＧＮＤとなる。以上のように、時点ｔ１５〜時点ｔ１６の期間は、ｎｅｔＢ上の電荷を放電させるための期間となる。以下、ＧａｔｅＯｆｆシーケンス中の時点ｔ１５〜時点ｔ１６の期間に行われる処理ステップのことを「ｎｅｔＢ放電ステップ」という。

時点ｔ１６〜時点ｔ１７の期間には、クリア信号Ｈ＿ＣＬＲについてはゲートオン電位ＶＧＨとされ、ゲートスタートパルス信号Ｈ＿ＧＳＰ，ゲートクロック信号（第１のゲートクロック信号Ｈ＿ＧＣＫ１，第２のゲートクロック信号Ｈ＿ＧＣＫ２），および基準電位Ｈ＿ＶＳＳについてはグラウンド電位ＧＮＤとされる。これにより、基準電位ＶＳＳがグラウンド電位ＧＮＤにされた状態で薄膜トランジスタＴＡがオン状態となる。その結果、ｎｅｔＡの電位はグラウンド電位ＧＮＤとなる。以上のように、時点ｔ１６〜時点ｔ１７の期間は、ｎｅｔＡ上の電荷を放電させるための期間となる。以下、ＧａｔｅＯｆｆシーケンス中の時点ｔ１６〜時点ｔ１７の期間に行われる処理ステップのことを「ｎｅｔＡ放電ステップ」という。

時点ｔ１７〜時点ｔ１８の期間には、ゲートスタートパルス信号Ｈ＿ＧＳＰ，ゲートクロック信号（第１のゲートクロック信号Ｈ＿ＧＣＫ１，第２のゲートクロック信号Ｈ＿ＧＣＫ２），クリア信号Ｈ＿ＣＬＲ，および基準電位Ｈ＿ＶＳＳは、グラウンド電位ＧＮＤとされる。これにより、ＧａｔｅＯｆｆシーケンスは終了する。

なお、本実施形態においては、ＤｉｓｐｌａｙＯｆｆシーケンスおよびＧａｔｅＯｆｆシーケンスの期間に行われるステップによって電荷放電ステップが実現され、画素放電ステップによって第１の放電ステップが実現され、ＧａｔｅＯｆｆシーケンスの期間に行われるステップによって第２の放電ステップが実現されている。また、ゲートバスライン放電ステップによって走査信号線放電ステップが実現され、ｎｅｔＡ放電ステップによって第１ノード放電ステップが実現され、ｎｅｔＢ放電ステップによって第２ノード放電ステップが実現されている。さらに、ハイレベルにされた電源状態信号ＳＨＵＴによって電源オフ信号が実現されている。

ところで、ＧａｔｅＯｆｆシーケンスにおいて各種信号の電位を図１に示すように複数のステップで変化させることができるように、レベルシフタ回路１３には図４に示すようにタイミング生成ロジック部１３１とオシレータ１３２とが含まれている。このような構成において、電源ＯＦＦ検出部１７からレベルシフタ回路１３に与えられる電源状態信号ＳＨＵＴがローレベルからハイレベルに変化すると、タイミング生成ロジック部１３１は、オシレータ１３２によって生成される基本クロックをカウンタでカウントすることによって、各ステップの開始タイミングを取得する。そして、タイミング生成ロジック部１３１は、そのタイミングに従って、各種信号の電位を予め定められた電位に変化させる。このようにして、図１に示すような波形のゲートスタートパルス信号Ｈ＿ＧＳＰ，ゲートクロック信号（第１のゲートクロック信号Ｈ＿ＧＣＫ１，第２のゲートクロック信号Ｈ＿ＧＣＫ２），クリア信号Ｈ＿ＣＬＲ，および基準電位Ｈ＿ＶＳＳが生成される。なお、レベルシフタ回路１３と電源ＯＦＦ検出部１７とが図４で符号６０で示すように１つのＬＳＩ内に格納されていても良い。

＜１．５ 効果＞
本実施形態によれば、ＩＧＺＯ−ＧＤＭを備えた液晶表示装置において、ゲートドライバ２４に各種信号を与えるレベルシフタ回路１３には、タイミング生成ロジック部１３１とオシレータ１３２とが含まれている。電源電圧ＰＷの供給が遮断されると、タイミング生成ロジック部１３１は電源オフシーケンスのための各ステップの開始タイミングを取得する。レベルシフタ回路１３は、タイミング生成ロジック部１３１が取得したタイミングに従って、各種信号の電位を変化させる。このため、電源オフシーケンスの際に容易に複数の処理を行うことが可能となる。そして、上述のように（図１参照）レベルシフタ回路１３が各種信号の電位を変化させることにより、画素放電ステップ，ｎｅｔＢ電位低下ステップ，ゲートバスライン放電ステップ，ｎｅｔＢ放電ステップ，およびｎｅｔＡ放電ステップを含む電源オフシーケンスが行われる。これにより、ＩＧＺＯ−ＧＤＭを備えた液晶表示装置において、電源電圧ＰＷの供給が遮断された際、画素形成部内の電荷，ゲートバスライン上の電荷，ｎｅｔＢ上の電荷，およびｎｅｔＡ上の電荷が順次に放電される。以上のように、電源がオフされたときにパネル内の残留電荷を速やかに除去することのできる、ＩＧＺＯ−ＧＤＭを備えた液晶表示装置が実現される。その結果、ＩＧＺＯ−ＧＤＭを備えた液晶表示装置において、パネル内の残留電荷の存在に起因する表示不良・動作不良の発生が抑制される。

＜１．６ 変形例＞
＜１．６．１ ＤｉｓｐｌａｙＯｆｆシーケンスについて＞
ＤｉｓｐｌａｙＯｆｆシーケンスに関し、上記第１の実施形態においては、ゲートスタートパルス信号Ｈ＿ＧＳＰ，ゲートクロック信号（第１のゲートクロック信号Ｈ＿ＧＣＫ１，第２のゲートクロック信号Ｈ＿ＧＣＫ２），およびクリア信号Ｈ＿ＣＬＲを通常動作時と同様の波形にした状態で、映像信号電位ＶＳおよび共通電極電位ＶＣＯＭＤＣがグラウンド電位ＧＮＤ（０Ｖ）に等しくされている。しかしながら、本発明はこれに限定されない。例えば、図１０に示すように、時点ｔ１２〜時点ｔ１３の期間に、ゲートクロック信号（第１のゲートクロック信号Ｈ＿ＧＣＫ１，第２のゲートクロック信号Ｈ＿ＧＣＫ２）および基準電位Ｈ＿ＶＳＳをゲートオン電位ＶＧＨとし、かつ、ゲートスタートパルス信号Ｈ＿ＧＳＰおよびクリア信号Ｈ＿ＣＬＲをゲートオフ電位ＶＧＬとした状態で、映像信号電位ＶＳおよび共通電極電位ＶＣＯＭＤＣをグラウンド電位ＧＮＤにしても良い。この場合、薄膜トランジスタＴＤがオンになった状態で基準電位ＶＳＳがゲートオン電位ＶＧＨにまで高められるので、各ゲートバスラインの電位がゲートオン電位ＶＧＨとなって、各画素形成部において電荷の放電が行われる。また、例えば、図１１に示すように、時点ｔ１２〜時点ｔ１３の期間に、ゲートスタートパルス信号Ｈ＿ＧＳＰ，ゲートクロック信号（第１のゲートクロック信号Ｈ＿ＧＣＫ１，第２のゲートクロック信号Ｈ＿ＧＣＫ２），クリア信号Ｈ＿ＣＬＲ，および基準電位Ｈ＿ＶＳＳをゲートオン電位ＶＧＨとした状態で、映像信号電位ＶＳおよび共通電極電位ＶＣＯＭＤＣをグラウンド電位ＧＮＤにしても良い。この場合、薄膜トランジスタＴＤがオンになった状態で基準電位ＶＳＳがゲートオン電位ＶＧＨにまで高められ、更に、ｎｅｔＡがハイレベルとなることにより薄膜トランジスタＴＩがオンになった状態で第１クロックＣＫＡの電位がゲートオン電位ＶＧＨにまで高められるので、各ゲートバスラインの電位がゲートオン電位ＶＧＨとなって、各画素形成部において電荷の放電が行われる。

＜１．６．２ 引込電圧への対応＞
上記第１の実施形態においては、ＧａｔｅＯｆｆシーケンスのゲートバスライン放電ステップ（図１のｔ１４）にゲートクロック信号（第１のゲートクロック信号Ｈ＿ＧＣＫ１，第２のゲートクロック信号Ｈ＿ＧＣＫ２）がゲートオン電位ＶＧＨからグラウンド電位ＧＮＤへと変化している。これにより、各双安定回路において第１クロックＣＫＡの電位が速やかに低下するので、ゲートバスラインの電位も速やかに低下する。このため、各画素形成部において、いわゆる引込電圧の影響により画素電極電位が低下することが懸念される。画素電極電位が低下すると、ＤｉｓｐｌａｙＯｆｆシーケンスにて画素形成部内の電荷の放電が行われているにもかかわらず、結局は画素形成部内に残留電荷が蓄積されることとなる。そこで、ゲートバスライン放電ステップではゲートクロック信号（第１のゲートクロック信号Ｈ＿ＧＣＫ１，第２のゲートクロック信号Ｈ＿ＧＣＫ２）の電位が図１２に示すように緩やかに変化（低下）するようにしても良い。これにより、ＤｉｓｐｌａｙＯｆｆシーケンス後のゲートバスラインの電位低下に起因する引込電圧の影響が抑制される。

＜１．６．３ レベルシフタ回路近傍の構成＞
レベルシフタ回路近傍の構成に関し（図２参照）、上記第１の実施形態においては模式的には図１３に示すような構成となっていた。すなわち、ゲートスタートパルス信号やゲートクロック信号は外部から送られる同期信号に基づいてタイミングコントローラ１１で生成される構成となっていた。しかしながら、本発明はこれに限定されない。例えば、図１４に示すような構成にして、レベルシフタ回路１３において外部から送られる同期信号に基づいてゲートスタートパルス信号やゲートクロック信号が生成されるようにしても良い。

＜１．６．４ ＧａｔｅＯｆｆシーケンスについて＞
上記第１の実施形態においては、ＧａｔｅＯｆｆシーケンスの最初のステップとしてｎｅｔＢの電位をローレベル（−１０Ｖ）にするためのｎｅｔＢ電位低下ステップが設けられているが、このステップについては必ずしも設けられていなくても良い。

＜２．第２の実施形態＞
本発明の第２の実施形態について説明する。なお、上記第１の実施形態と異なる点についてのみ詳しく説明し、上記第１の実施形態と同様の点については簡単に説明する。

＜２．１ 構成＞
図１５は、本発明の第２の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。液晶パネル２０およびＴＡＢ３０については、上記第１の実施形態と同様の構成である。ＰＣＢ１０については、上記第１の実施形態では電源ＯＦＦ検出部１７が１つだけ設けられていたが、本実施形態では２つの電源ＯＦＦ検出部（第１の電源ＯＦＦ検出部１７ａおよび第２の電源ＯＦＦ検出部１７ｂ）が設けられている。第１の電源ＯＦＦ検出部１７ａは、電源電圧ＰＷから供給される電圧が２．４Ｖ以下になれば、電源状態信号ＳＨＵＴ１をハイレベルにする。第２の電源ＯＦＦ検出部１７ｂは、電源電圧ＰＷから供給される電圧が２．０Ｖ以下になれば、電源状態信号ＳＨＵＴ２をハイレベルにする。また、上記第１の実施形態ではゲートクロック信号としてタイミングコントローラ１１からレベルシフタ回路１３には１つの信号Ｌ＿ＧＣＫが送られていたが、本実施形態では２つの信号（第１のゲートクロック信号Ｌ＿ＧＣＫ１，第２のゲートクロック信号Ｌ＿ＧＣＫ２）が送られる。すなわち、本実施形態においては、ゲートクロック信号のためのタイミングをレベルシフタ回路１３で新たに生成する必要はない。また、本実施形態においては、クリア信号Ｌ＿ＣＬＲおよび基準電位Ｌ＿ＶＳＳがタイミングコントローラ１１からレベルシフタ回路１３に送られている。すなわち、本実施形態においては、クリア信号および基準電位のためのタイミングをレベルシフタ回路１３で新たに生成する必要はない。

図１６は、本実施形態における双安定回路の構成を示す回路図である。図８に示した上記第１の実施形態における構成要素に加えて、２個の薄膜トランジスタＴＸ，ＴＹが設けられている。薄膜トランジスタＴＸについては、ゲート端子は入力端子４５に接続され、ドレイン端子はｎｅｔＢに接続され、ソース端子は基準電位配線に接続されている。薄膜トランジスタＴＹについては、ゲート端子は入力端子４５に接続され、ドレイン端子は出力端子４９に接続され、ソース端子は基準電位配線に接続されている。なお、本実施形態においては、薄膜トランジスタＴＸによって第２の第２ノード制御用スイッチング素子が実現され、薄膜トランジスタＴＹによって第２の出力ノード制御用スイッチング素子が実現されている。

＜２．２ 電源遮断時の動作＞
次に、図１５〜図１７を参照しつつ、外部からの電源電圧ＰＷの供給が遮断されたときの液晶表示装置の動作について説明する。なお、本説明においては、時点ｔ２０以前には電源電圧ＰＷが正常に供給されていて、時点ｔ２０に電源電圧ＰＷの供給が遮断されたものと仮定する。電源電圧ＰＷが正常に供給されている期間（時点ｔ２０以前の期間）における動作は、上記第１の実施形態と同様である。

時点ｔ２０に電源電圧ＰＷの供給が遮断され、その後電源電圧ＰＷから供給される電圧が２．４Ｖ以下になると（ここでは時点ｔ２１とする）、第１の電源ＯＦＦ検出部１７ａは電源状態信号ＳＨＵＴ１をローレベルからハイレベルに変化させる。これにより、ＤｉｓｐｌａｙＯｆｆシーケンスの期間となる。この期間中には、上記第１の実施形態と同様、ゲートスタートパルス信号Ｈ＿ＧＳＰ，ゲートクロック信号（第１のゲートクロック信号Ｈ＿ＧＣＫ１，第２のゲートクロック信号Ｈ＿ＧＣＫ２），およびクリア信号Ｈ＿ＣＬＲを通常動作時と同様の波形にした状態で、映像信号電位ＶＳおよび共通電極電位ＶＣＯＭＤＣがグラウンド電位ＧＮＤ（０Ｖ）に等しくされる。これにより、１垂直走査期間をかけて、表示部２２内の画素形成部における電荷の放電が行われる。

その後、電源電圧ＰＷから供給される電圧が２．０Ｖ以下になると（ここでは時点ｔ２３とする）、第２の電源ＯＦＦ検出部１７ｂは電源状態信号ＳＨＵＴ２をローレベルからハイレベルに変化させる。これにより、ＧａｔｅＯｆｆシーケンスの期間となる。そして、クリア信号Ｈ＿ＣＬＲについてはゲートオン電位ＶＧＨとされ、ゲートスタートパルス信号Ｈ＿ＧＳＰ，ゲートクロック信号（第１のゲートクロック信号Ｈ＿ＧＣＫ１，第２のゲートクロック信号Ｈ＿ＧＣＫ２），および基準電位Ｈ＿ＶＳＳについてはグラウンド電位ＧＮＤとされる。これにより、基準電位ＶＳＳがグラウンド電位ＧＮＤにされた状態で薄膜トランジスタＴＡ，ＴＸ，およびＴＹがオン状態となる。従って、ｎｅｔＡの電位，ｎｅｔＢの電位，および出力端子４９の電位はグラウンド電位ＧＮＤとなる。その結果、ｎｅｔＡ上の電荷，ｎｅｔＢ上の電荷，およびゲートバスライン上の電荷が放電される。なお、クリア信号Ｈ＿ＣＬＲについては、電源電圧ＰＷの供給が遮断されていることから、ゲートオン電位ＶＧＨからグラウンド電位ＧＮＤへと徐々に電位が低下する。

ところで、本実施形態においては、２つの電源ＯＦＦ検出部が設けられ、それぞれが互いに異なる電圧の閾値で電源状態信号のレベルをローレベルからハイレベルに変化させるように構成されている。このため、例えば図１８に示すように期間Ｔの間隔がある２つのタイミングの生成が可能となっている。このようにして、電源オフシーケンスにおいて２つの異なる処理（ＤｉｓｐｌａｙＯｆｆシーケンスの処理およびＧａｔｅＯｆｆシーケンスの処理）が行われる。

＜２．３ 効果＞
本実施形態によれば、双安定回路には、ゲート端子がクリア信号ＣＬＲ用の入力端子４５に接続され、ソース端子が基準電位配線に接続され、ドレイン端子がｎｅｔＡに接続された薄膜トランジスタＴＡと、ゲート端子がクリア信号ＣＬＲ用の入力端子４５に接続され、ソース端子が基準電位配線に接続され、ドレイン端子がｎｅｔＢに接続された薄膜トランジスタＴＸと、ゲート端子がクリア信号ＣＬＲ用の入力端子４５に接続され、ソース端子が基準電位配線に接続され、ドレイン端子が出力端子４９に接続された薄膜トランジスタＴＹとが設けられている。このような構成により、基準電位配線にグラウンド電位ＧＮＤを与えた状態でクリア信号ＣＬＲをハイレベルにすると、薄膜トランジスタＴＡ，ＴＸ，およびＴＹがオン状態となって、ｎｅｔＡの電位，ｎｅｔＢの電位，および出力端子４９の電位はグラウンド電位ＧＮＤとなる。このため、画素形成部内の電荷の放電後、ｎｅｔＡ上の電荷，ｎｅｔＢ上の電荷，およびゲートバスライン上の電荷を１ステップで速やかに放電することが可能となっている。以上より、電源がオフされたときにパネル内の残留電荷を速やかに除去することのできる、ＩＧＺＯ−ＧＤＭを備えた液晶表示装置が実現される。

＜２．４ 変形例＞
上記第２の実施形態においては、双安定回路には上記第１の実施形態における構成要素に加えて２個の薄膜トランジスタＴＸ，ＴＹが設けられていたが、それら薄膜トランジスタＴＸ，ＴＹのうちの一方のみが設けられた構成であっても良い。例えば上記第１の実施形態における構成要素に加えて薄膜トランジスタＴＸが設けられた構成の場合には、ＧａｔｅＯｆｆシーケンスにおいて、図１９に示すように、まず、ゲートバスライン上の電荷を放電させる処理（図１９の時点ｔ３３〜ｔ３４を参照）が行われ、その後、ｎｅｔＢ上の電荷およびｎｅｔＡ上の電荷を放電させる処理（図１９の時点ｔ３４〜ｔ３５を参照）が行われる。このように、まず、（非同期なリセット信号である）クリア信号ＣＬＲに基づいて電荷を放電するための薄膜トランジスタが設けられていない領域について電荷の放電を行い、その後、クリア信号ＣＬＲに基づいて電荷を放電するための薄膜トランジスタが設けられている領域について電荷の放電を行う必要がある。クリア信号ＣＬＲに基づいて電荷を放電するための薄膜トランジスタが設けられている領域については、１領域ずつ順次に放電が行われるようにしても良いし、上記第２の実施形態のように全領域において同じタイミングで放電が行われるようにしても良い。

なお、本変形例によれば、上記第２の実施形態と比較してシーケンスが増える。このため、電源ＯＦＦ検出部の数を増やすかレベルシフタ回路を図４に示すような構成にして各処理の開始タイミングを取得する必要がある。

＜３．その他＞
ＩＧＺＯ−ＧＤＭにおいては、上記各実施形態の説明から把握されるように、レベルシフタ回路１３からはゲートオン電位ＶＧＨ（＋２０Ｖ），ゲートオフ電位ＶＧＬ（−１０Ｖ），およびグラウンド電位ＧＮＤ（０Ｖ）の３値出力が必要となっており、また、電源オフシーケンスが複雑化して複数のステップで構成されている。また、近年、低消費電力化を図るため、映像信号電位の極性が反転する際に一旦ソースドライバ出力を電源変換効率のよい電位レベルの電位にする「電位ショート」と呼ばれる手法が採用されることがあり、レベルシフタ出力についてもゲートオフ電位ＶＧＬから一旦グラウンド電位ＧＮＤを経由してゲートオン電位ＶＧＨに到達させたり、ゲートオン電位ＶＧＨから一旦グラウンド電位ＧＮＤ（または入力電源電位）を経由してゲートオフ電位ＶＧＬに到達させるなど３値出力（または４値出力）が必要である。さらに、シフトレジスタの多相クロック化も図られている。クロック信号の駆動に伴う消費電力Ｐは、クロック信号の周波数をｆ，クロック配線の配線容量をｃ，クロック信号の振幅をｖとすると、Ｐ＝ｆｃｖで表される。ここで、例えばクロック信号の数を２倍に増加させると、クロック信号増加前と比較して、クロック配線の本数は２倍になるが、周波数ｆおよび配線容量ｃは２分の１となる。その結果、クロック信号増加前と比較して、消費電力は２分の１となる。このように、クロック信号を多相化することによって消費電力が低減される。以上のようなことから、レベルシフタ回路１３からゲートドライバ２４に送信されるべきクロック信号の数が従来よりも増加している。このことに関し、上記第１の実施形態のように、レベルシフタ回路１３内にタイミング生成ロジック部１３１を備え、より少ない入力信号からより多くの出力信号を生成することができるようレベルシフタ回路１３を構成することが好ましい。従来構成のレベルシフタ回路１３９によれば、例えば図２０に示すように１７個の出力信号を出力するためには１７個の入力信号が必要であったが、レベルシフタ回路１３内にタイミング生成ロジック部１３１を備えることにより、図２１に示すように３個の入力信号（符号ＤＣＬＫはドットクロックである）に基づいて１７個の出力信号を出力することが可能となる。このようなレベルシフタ回路１３によれば、入力信号の数を削減することができるので、コスト低減や小パッケージ化が可能となる。また、複雑な電源オフシーケンスを比較的容易に実現することが可能となる。さらに、従来と比較して入力信号の数を増加させることなく、３値出力が可能となる。さらにまた、ＧＤＭに対応していないタイミングコントローラを用いることが可能となる。

その他の変形例として、図２１のＤＣＬＫがＴｃｏｎ（タイミングコントローラ）から出力されていない場合、レベルシフタ回路１３内部のＯＳＣ（オシレータ）を用いて基準のＤＣＬＫを生成しＴｃｏｎから送られる２つの信号Ｌ＿ＧＣＫ，Ｌ＿ＧＳＰに基づいて出力信号を生成する方法や、Ｔｃｏｎ出力の差動クロック信号をレベルシフタ回路１３が受け取ってＤＣＬＫを生成する方法などが考えられる。

更にその他の変形例として、携帯電話やスマートフォン用液晶モジュールのように、電源オフを示す信号がユーザセット側から入力される場合、上記各実施形態の構成から電源ＯＦＦ検出部１７（あるいは、第１の電源ＯＦＦ検出部１７ａ，第２の電源ＯＦＦ検出部１７ｂ）を削除した構成などが考えられる。

なお、上記各実施形態においては、ＤｉｓｐｌａｙＯｆｆシーケンスやＧａｔｅＯｆｆシーケンスを外部からの電源電圧ＰＷの供給が遮断されたときのシーケンスとして説明しているが、例えば、表示装置のモードが移行する時（表示モード−スリープモード間の移行時）の放電のシーケンスとして、あるいは、コマンド入力による放電のシーケンスとして、ＤｉｓｐｌａｙＯｆｆシーケンスやＧａｔｅＯｆｆシーケンスが適宜実施されるようにすることも可能である。

１１…タイミングコントローラ
１３…レベルシフタ回路
１５…電源回路
１７…電源ＯＦＦ検出部
２０…液晶パネル
２２…表示部
２４…ゲートドライバ（走査信号線駆動回路）
３２…ソースドライバ（映像信号線駆動回路）
１３１…タイミング生成ロジック部
１３２…オシレータ
２２０…（画素形成部内の）薄膜トランジスタ
２４０…シフトレジスタ
ＰＷ…電源電圧
ＳＨＵＴ…電源状態信号
ＶＧＨ…ゲートオン電位
ＶＧＬ…ゲートオフ電位
Ｌ＿ＧＣＫ…ゲートクロック信号
Ｈ＿ＧＣＫ１…第１のゲートクロック信号
Ｈ＿ＧＣＫ２…第２のゲートクロック信号
Ｌ＿ＧＳＰ，Ｈ＿ＧＳＰ…ゲートスタートパルス信号
Ｌ＿ＣＬＲ，Ｈ＿ＣＬＲ，ＣＬＲ…クリア電位
Ｌ＿ＶＳＳ，Ｈ＿ＶＳＳ，ＶＳＳ…基準電位
ＴＡ，ＴＢ，ＴＣ，ＴＤ，ＴＦ，ＴＩ，ＴＪ，ＴＫ，ＴＬ，ＴＸ，ＴＹ…（双安定回路内の）薄膜トランジスタ
ＣＫＡ…第１クロック
ＣＫＢ…第２クロック
Ｓ…セット信号
Ｒ…リセット信号
Ｑ…状態信号

Claims (16)

1. 表示パネルを構成する基板と、前記基板上に形成された複数のトランジスタとを有し、前記複数のトランジスタを構成する半導体層に酸化物半導体が用いられている液晶表示装置であって、
   映像信号を伝達する複数の映像信号線と、
   前記複数の映像信号線と交差する複数の走査信号線と、
   前記複数の映像信号線と前記複数の走査信号線に対応してマトリクス状に配置された複数の画素形成部と、
   前記複数の走査信号線と１対１で対応するように設けられ位相の異なる２つのクロック信号である第１クロック信号および第２クロック信号に基づいて順次にパルスを出力する複数の双安定回路からなるシフトレジスタを含み、該シフトレジスタから出力されるパルスに基づいて前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と、
   外部から与えられる電源のオン／オフ状態を検出する電源状態検出部と、
   前記第１クロック信号と、前記第２クロック信号と、前記複数の双安定回路の動作の基準となる電位である基準電位と、前記複数の双安定回路の状態を初期化するためのクリア信号とを出力し、前記走査信号線駆動回路の動作を制御する駆動制御部と
   を備え、
   前記複数の映像信号線と前記複数の走査信号線と前記複数の画素形成部と前記走査信号線駆動回路とは、前記基板上に形成され、
   各双安定回路は、
   前記走査信号線に接続された出力ノードと、
   第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第１電極に前記第２クロック信号が与えられ、第２電極が前記出力ノードに接続され、第３電極に前記基準電位が与えられる出力ノード制御用トランジスタと、
   第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第２電極に前記第１クロック信号が与えられ、第３電極が前記出力ノードに接続された出力制御用トランジスタと、
   前記出力制御用トランジスタの第１電極に接続された第１ノードと、
   前記複数の双安定回路のうちの先行する双安定回路から出力されるパルスに基づいて前記第１ノードの電位をハイレベルに向けて変化させる第１ノード制御部と、
   第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第２電極が前記第１ノードに接続され、第３電極に前記基準電位が与えられる第１の第１ノード制御用トランジスタと、
   第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第１電極に前記クリア信号が与えられ、第２電極が前記第１ノードに接続され、第３電極に前記基準電位が与えられる第２の第１ノード制御用トランジスタと、
   前記第１の第１ノード制御用トランジスタの第１電極に接続された第２ノードと、
   前記第２クロック信号がハイレベルになったときに前記第１ノードの電位がローレベルであれば前記第２ノードの電位をハイレベルに向けて変化させる第２ノード制御部と、
   第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第１電極に前記第１クロック信号が与えられ、第２電極が前記第２ノードに接続され、第３電極に前記基準電位が与えられる第１の第２ノード制御用トランジスタと
   を有し、
   前記電源状態検出部は、前記電源のオフ状態を検出すると、所定の電源オフ信号を前記駆動制御部に与え、
   前記駆動制御部は、前記電源オフ信号を受け取ると、前記画素形成部内の電荷を放電させる第１の放電処理が行われるよう前記走査信号線駆動回路の動作を制御した後、前記走査信号線上の電荷、前記第２ノードの電荷、および前記第１ノードの電荷を放電させる第２の放電処理が行われるよう前記走査信号線駆動回路の動作を制御することを特徴とする、液晶表示装置。
2. 前記第２の放電処理は、前記走査信号線上の電荷を放電させる走査信号線放電処理と、前記第１ノードの電荷を放電させる第１ノード放電処理と、前記第２ノードの電荷を放電させる第２ノード放電処理とからなり、
   前記駆動制御部は、
   前記走査信号線放電処理，前記第２ノード放電処理，前記第１ノード放電処理の順序で処理が行われるよう前記走査信号線駆動回路の動作を制御し、
   前記走査信号線放電処理の際には、前記第１クロック信号と前記第２クロック信号とをグラウンド電位にするとともに前記クリア信号と前記基準電位とをハイレベルにし、
   前記第２ノード放電処理の際には、前記クリア信号をローレベルにするとともに前記第１クロック信号と前記第２クロック信号と前記基準電位とをグラウンド電位にし、
   前記第１ノード放電処理の際には、前記クリア信号をハイレベルにするとともに前記第１クロック信号と前記第２クロック信号と前記基準電位とをグラウンド電位にすることを特徴とする、請求項１に記載の液晶表示装置。
3. 前記駆動制御部は、前記走査信号線放電処理の際、前記第１クロック信号と前記第２クロック信号とを徐々にハイレベルからローレベルに変化させることを特徴とする、請求項２に記載の液晶表示装置。
4. 各双安定回路は、
   第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第１電極に前記クリア信号が与えられ、第２電極が前記第２ノードに接続され、第３電極に前記基準電位が与えられる第２の第２ノード制御用トランジスタと、
   第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第１電極に前記クリア信号が与えられ、第２電極が前記出力ノードに接続され、第３電極に前記基準電位が与えられる第２の出力ノード制御用トランジスタと
   を更に有し、
   前記駆動制御部は、前記第２の放電処理の際には、前記クリア信号をハイレベルにするとともに前記第１クロック信号と前記第２クロック信号と前記基準電位とをグラウンド電位にすることを特徴とする、請求項１に記載の液晶表示装置。
5. 各双安定回路は、第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第１電極に前記クリア信号が与えられ、第２電極が前記第２ノードに接続され、第３電極に前記基準電位が与えられる第２の第２ノード制御用トランジスタを更に有し、
   前記駆動制御部は、前記第２の放電処理の際には、前記走査信号線上の電荷を放電させる処理が行われた後に前記第２ノードの電荷および前記第１ノードの電荷を放電させる処理が行われるよう前記走査信号線駆動回路の動作を制御することを特徴とする、請求項１に記載の液晶表示装置。
6. 各双安定回路は、第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第１電極に前記クリア信号が与えられ、第２電極が前記出力ノードに接続され、第３電極に前記基準電位が与えられる第２の出力ノード制御用トランジスタを更に有し、
   前記駆動制御部は、前記第２の放電処理の際には、前記第２ノードの電荷を放電させる処理が行われた後に前記走査信号線上の電荷および前記第１ノードの電荷を放電させる処理が行われるよう前記走査信号線駆動回路の動作を制御することを特徴とする、請求項１に記載の液晶表示装置。
7. 前記駆動制御部は、低電圧の信号を高電圧の信号に変換するレベルシフタ回路を含み、
   前記レベルシフタ回路は、１つのクロック信号から少なくとも前記第１クロック信号および前記第２クロック信号を含む互いに位相の異なる複数のクロック信号を生成するための論理回路部を含むことを特徴とする、請求項１に記載の液晶表示装置。
8. 前記駆動制御部は、低電圧の信号を高電圧の信号に変換するレベルシフタ回路を含み、
   前記レベルシフタ回路は、タイミングコントローラと２本以上の信号線で接続され、
   前記レベルシフタ回路と前記タイミングコントローラとを接続する信号線のうちの２本の信号線で伝送される信号は、垂直同期をとることが可能な信号と水平同期をとることが可能な信号であることを特徴とする、請求項１に記載の液晶表示装置。
9. 前記レベルシフタ回路は、基本クロックを出力する発振回路部を更に含み、
   前記論理回路部は、前記発振回路部から出力される基本クロックに基づいて、前記複数のクロック信号を生成することを特徴とする、請求項７に記載の液晶表示装置。
10. 前記レベルシフタ回路は、基本クロックを出力する発振回路部を更に含み、
    前記論理回路部のタイミングを生成するための不揮発性メモリが、レベルシフタ回路を含むパッケージＩＣに内蔵されていることを特徴とする、請求項７に記載の液晶表示装置。
11. 表示パネルを構成する基板と、前記基板上に形成された複数のトランジスタと、映像信号を伝達する複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線と前記複数の走査信号線に対応してマトリクス状に配置された複数の画素形成部と、前記複数の走査信号線を駆動する走査信号線駆動回路と、前記走査信号線駆動回路の動作を制御する駆動制御部とを有し、前記複数のトランジスタを構成する半導体層に酸化物半導体が用いられている液晶表示装置の駆動方法であって、
    外部から与えられる電源のオン／オフ状態を検出する電源状態検出ステップと、
    前記表示パネル内の電荷を放電させる電荷放電ステップと
    を含み、
    前記複数の映像信号線と前記複数の走査信号線と前記複数の画素形成部と前記走査信号線駆動回路とは、前記基板上に形成され、
    前記走査信号線駆動回路は、前記複数の走査信号線と１対１で対応するように設けられ位相の異なる２つのクロック信号である第１クロック信号および第２クロック信号に基づいて順次にパルスを出力する複数の双安定回路からなるシフトレジスタを含み、
    前記駆動制御部は、前記第１クロック信号と、前記第２クロック信号と、前記複数の双安定回路の動作の基準となる電位である基準電位と、前記複数の双安定回路の状態を初期化するためのクリア信号とを出力し、
    各双安定回路は、
    前記走査信号線に接続された出力ノードと、
    第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第１電極に前記第２クロック信号が与えられ、第２電極が前記出力ノードに接続され、第３電極に前記基準電位が与えられる出力ノード制御用トランジスタと、
    第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第２電極に前記第１クロック信号が与えられ、第３電極が前記出力ノードに接続された出力制御用トランジスタと、
    前記出力制御用トランジスタの第１電極に接続された第１ノードと、
    前記複数の双安定回路のうちの先行する双安定回路から出力されるパルスに基づいて前記第１ノードの電位をハイレベルに向けて変化させる第１ノード制御部と、
    第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第２電極が前記第１ノードに接続され、第３電極に前記基準電位が与えられる第１の第１ノード制御用トランジスタと、
    第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第１電極に前記クリア信号が与えられ、第２電極が前記第１ノードに接続され、第３電極に前記基準電位が与えられる第２の第１ノード制御用トランジスタと、
    前記第１の第１ノード制御用トランジスタの第１電極に接続された第２ノードと、
    前記第２クロック信号がハイレベルになったときに前記第１ノードの電位がローレベルであれば前記第２ノードの電位をハイレベルに向けて変化させる第２ノード制御部と、
    第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第１電極に前記第１クロック信号が与えられ、第２電極が前記第２ノードに接続され、第３電極に前記基準電位が与えられる第１の第２ノード制御用トランジスタと
    を有し、
    前記電荷放電ステップは、
    前記画素形成部内の電荷を放電させる第１の放電ステップと、
    前記走査信号線上の電荷、前記第２ノードの電荷、および前記第１ノードの電荷を放電させる第２の放電ステップと
    からなり、
    前記電源状態検出ステップで前記電源のオフ状態が検出されると、前記電荷放電ステップが実行されることを特徴とする、液晶表示装置の駆動方法。
12. 前記第２の放電ステップは、前記走査信号線上の電荷を放電させる走査信号線放電ステップと、前記第１ノードの電荷を放電させる第１ノード放電ステップと、前記第２ノードの電荷を放電させる第２ノード放電ステップとからなり、
    前記駆動制御部は、前記走査信号線放電ステップ，前記第２ノード放電ステップ，前記第１ノード放電ステップの順序で処理が行われるよう前記走査信号線駆動回路の動作を制御し、
    前記走査信号線放電ステップでは、前記第１クロック信号と前記第２クロック信号とがグラウンド電位にされるとともに前記クリア信号と前記基準電位とがハイレベルにされ、
    前記第２ノード放電ステップでは、前記クリア信号がローレベルにされるとともに前記第１クロック信号と前記第２クロック信号と前記基準電位とがグラウンド電位にされ、
    前記第１ノード放電ステップでは、前記クリア信号がハイレベルにされるとともに前記第１クロック信号と前記第２クロック信号と前記基準電位とがグラウンド電位にされることを特徴とする、請求項１１に記載の液晶表示装置の駆動方法。
13. 前記走査信号線放電ステップでは、前記第１クロック信号と前記第２クロック信号とが徐々にハイレベルからローレベルに変化することを特徴とする、請求項１２に記載の液晶表示装置の駆動方法。
14. 各双安定回路は、
    第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第１電極に前記クリア信号が与えられ、第２電極が前記第２ノードに接続され、第３電極に前記基準電位が与えられる第２の第２ノード制御用トランジスタと、
    第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第１電極に前記クリア信号が与えられ、第２電極が前記出力ノードに接続され、第３電極に前記基準電位が与えられる第２の出力ノード制御用トランジスタと
    を更に有し、
    前記第２の放電ステップでは、前記クリア信号がハイレベルにされるとともに前記第１クロック信号と前記第２クロック信号と前記基準電位とがグラウンド電位にされることを特徴とする、請求項１１に記載の液晶表示装置の駆動方法。
15. 各双安定回路は、第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第１電極に前記クリア信号が与えられ、第２電極が前記第２ノードに接続され、第３電極に前記基準電位が与えられる第２の第２ノード制御用トランジスタを更に有し、
    前記第２の放電ステップでは、前記走査信号線上の電荷を放電させる処理が行われた後に前記第２ノードの電荷および前記第１ノードの電荷を放電させる処理が行われることを特徴とする、請求項１１に記載の液晶表示装置の駆動方法。
16. 各双安定回路は、第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるトランジスタであって、第１電極に前記クリア信号が与えられ、第２電極が前記出力ノードに接続され、第３電極に前記基準電位が与えられる第２の出力ノード制御用トランジスタを更に有し、
    前記第２の放電ステップでは、前記第２ノードの電荷を放電させる処理が行われた後に前記走査信号線上の電荷および前記第１ノードの電荷を放電させる処理が行われることを特徴とする、請求項１１に記載の液晶表示装置の駆動方法。

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