JP5721868B2 - 半導体装置およびその製造方法 - Google Patents
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Description
第1半導体層と、この第1半導体層上に設けられ、上記第1の導電型と反対の第2の導電型を持つ第2半導体層と、この第2半導体層を貫通して上記第1半導体層に達するトレンチと、上記トレンチの表面に沿って、上記トレンチの底部および側部に形成された絶縁層と、この絶縁層により上記第1半導体層および上記第2半導体層と絶縁されており、少なくとも一部が上記トレンチ内部に形成されたゲート電極と、上記第2半導体層上に、かつ、上記トレンチの周囲に形成された上記第1の導電型をもつ半導体領域と、を備えた半導体装置の製造方法であって、上記トレンチに、スパッタリングにより、上記絶縁層の少なくとも一部を形成する工程を有することを特徴としている。
あり、半導体装置Aの土台となっている。第2n型半導体層12は、第1n型半導体層11の上に形成されている。第2n型半導体層12は、炭化珪素に低濃度の不純物が添加された材質からなる。第2n型半導体層12の深さ方向xにおける大きさは、約10μmである。p型半導体層13は、第2n型半導体層12の上に形成されている。p型半導体層13の深さ方向xの大きさは、約0.7μmである。n型半導体領域14は、p型半導体層13の上に形成されている。n型半導体領域14の深さ方向xの大きさは、約0.3μmである。高濃度p型半導体領域13aは、p型半導体層13の上に形成されている。
よびn型半導体領域14の内部に、酸化膜が成長してゆく。そして、図3に示すように、トレンチ3および第1の絶縁部51が形成される。第1の絶縁部51は、トレンチ3の底部3aおよび側部3bに形成されている。
11 第1n型半導体層
12 第2n型半導体層
13 p型半導体層
13a 高濃度p型半導体領域
14 n型半導体領域
3 トレンチ
3’ 予備トレンチ
3a、3’a 底部
3b、3’b 側部
41 ゲート電極
42 ソース電極
43 ドレイン電極
5 ゲート絶縁層
51 第1の絶縁部
52 第2の絶縁部
6 層間絶縁膜
x 深さ方向
y 幅方向
Claims (11)
- 第1の導電型をもつ第1半導体層と、
この第1半導体層上に設けられ、上記第1の導電型と反対の第2の導電型を持つ第2半導体層と、
この第2半導体層を貫通して上記第1半導体層に達するトレンチと、
上記トレンチの内表面に沿って、上記トレンチの底部および側部に形成された絶縁部と、
この絶縁部により上記第1半導体層および上記第2半導体層と絶縁されており、少なくとも一部が上記トレンチ内部に形成されたゲート電極と、
上記ゲート電極および上記絶縁部の間に位置し、且つ、上記トレンチの底部に形成されたトレンチ底部層と、
上記第2半導体層上に、かつ、上記トレンチの周囲に形成された上記第1の導電型をもつ半導体領域と、
を備えた半導体装置であって、
上記トレンチの側部における上記絶縁部の厚さは、上記トレンチの底部における上記絶縁部の厚さよりも大きいものであり、
上記トレンチの深さ方向における上記トレンチ底部層の寸法と、上記トレンチの底部における上記絶縁部の厚さと、の和は、上記トレンチの側部における上記絶縁部の厚さよりも大きいものである、半導体装置。 - 上記トレンチ底部層は、絶縁性を有する、請求項1に記載の半導体装置。
- 上記絶縁部と上記トレンチ底部層とは、互いに異なる材料よりなる、請求項1または請求項2に記載の半導体装置。
- 上記絶縁部と上記トレンチ底部層とは、互いに異なる製法で形成されている、請求項1ないし請求項3のいずれかに記載の半導体装置。
- 上記絶縁部は、熱酸化によって形成されたものであり、上記トレンチ底部層は、スパッタリングにより形成されたものである、請求項4に記載の半導体装置。
- 上記トレンチの上記深さ方向における、上記トレンチ内に存在する上記ゲート電極の大きさは、上記トレンチの上記深さ方向における、上記トレンチの側面に接する上記半導体領域の大きさと上記第2半導体層の大きさとの和以上である、請求項1ないし請求項5のいずれかに記載の半導体装置。
- 上記第1半導体層は、炭化珪素からなり、
上記第1半導体層のうち上記トレンチの内表面を構成する表面がSi面である、請求項1ないし6のいずれかに記載の半導体装置。 - 第1の導電型をもつ第1半導体層と、
この第1半導体層上に設けられ、上記第1の導電型と反対の第2の導電型を持つ第2半導体層と、
この第2半導体層を貫通して上記第1半導体層に達するトレンチと、
上記トレンチの内表面に沿って、上記トレンチの底部および側部に形成された絶縁部と、
この絶縁部により上記第1半導体層および上記第2半導体層と絶縁されており、少なくとも一部が上記トレンチ内部に形成されたゲート電極と、
上記ゲート電極および上記絶縁部の間に位置し、且つ、上記トレンチの底部に形成されたトレンチ底部層と
上記第2半導体層上に、かつ、上記トレンチの周囲に形成された上記第1の導電型をもつ半導体領域と、
を備えた半導体装置の製造方法であって、
上記絶縁部を形成する工程と、
上記絶縁部を形成する工程の後に、上記トレンチ底部層を形成する工程と、を備え、
上記トレンチの側部における上記絶縁部の厚さは、上記トレンチの底部における上記絶縁部の厚さよりも大きいものであり、
上記トレンチの深さ方向における上記トレンチ底部層の寸法と、上記トレンチの底部における上記絶縁部の厚さと、の和は、上記トレンチの側部における上記絶縁部の厚さよりも大きいものである、半導体装置の製造方法。 - 上記絶縁部を形成する工程の前に、底部が上記第1半導体層に達する予備トレンチを、形成する工程を有し、
上記絶縁部を形成する工程は、
この予備トレンチの底部および側部を熱酸化することで、上記トレンチと、上記絶縁部と、を形成する工程と、
上記絶縁部の底部を覆うように、スパッタリングにより上記トレンチ底部層を形成する工程と、を含み、
上記トレンチ底部層を形成する工程の後に、上記絶縁部および上記トレンチ底部層により形成された凹部に、上記ゲート電極の少なくとも一部を形成する工程をさらに有する、請求項8に記載の半導体装置の製造方法。 - 上記トレンチ底部層は、絶縁性を有する、請求項8または請求項9に記載の半導体装置の製造方法。
- 上記第1半導体層は、炭化珪素からなり、
上記第1半導体層のうち上記トレンチの内表面を構成する表面がSi面である、請求項8ないし10のいずれかに記載の半導体装置の製造方法。
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