JP5721868B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Description

本発明は、トレンチ構造を有する半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device having a trench structure and a method for manufacturing the same.

図５は、従来のトレンチ構造を有する縦型の絶縁ゲート型半導体装置の断面の一例を示している。この半導体装置９Ａは、第１ｎ型半導体層９１１、第２ｎ型半導体層９１２、ｐ型半導体層９１３、ｎ型半導体領域９１４、トレンチ９３、ゲート電極９４およびゲート絶縁層９５を備えている。   FIG. 5 shows an example of a cross section of a vertical insulated gate semiconductor device having a conventional trench structure. The semiconductor device 9A includes a first n-type semiconductor layer 911, a second n-type semiconductor layer 912, a p-type semiconductor layer 913, an n-type semiconductor region 914, a trench 93, a gate electrode 94, and a gate insulating layer 95.

第１ｎ型半導体層９１１は、半導体装置９Ａの土台となっている。第２ｎ型半導体層９１２は、第１ｎ型半導体層９１１の上に形成されている。ｐ型半導体層９１３は、第２ｎ型半導体層９１２の上に形成されている。ｎ型半導体領域９１４は、ｐ型半導体層９１３の上に形成されている。   The first n-type semiconductor layer 911 is a base of the semiconductor device 9A. The second n-type semiconductor layer 912 is formed on the first n-type semiconductor layer 911. The p-type semiconductor layer 913 is formed on the second n-type semiconductor layer 912. The n-type semiconductor region 914 is formed on the p-type semiconductor layer 913.

トレンチ９３は、ｐ型半導体層９１３およびｎ型半導体領域９１４を貫通して、第２ｎ型半導体層９１２に達するように形成されている。トレンチ９３の内部には、ゲート電極９４およびゲート絶縁層９５が形成されている。ゲート絶縁層９５は、ゲート電極９４を、第２ｎ型半導体層９１２、ｐ型半導体層９１３およびｎ型半導体領域９１４から絶縁している。ゲート絶縁層９５は、トレンチ９３の内面に沿って形成されている。   The trench 93 is formed so as to penetrate the p-type semiconductor layer 913 and the n-type semiconductor region 914 and reach the second n-type semiconductor layer 912. A gate electrode 94 and a gate insulating layer 95 are formed inside the trench 93. The gate insulating layer 95 insulates the gate electrode 94 from the second n-type semiconductor layer 912, the p-type semiconductor layer 913, and the n-type semiconductor region 914. The gate insulating layer 95 is formed along the inner surface of the trench 93.

半導体装置９Ａは、図６に示した半導体基板９Ａ’を用いて作成される。半導体基板９Ａ’は、第１ｎ型半導体層９１１、第２ｎ型半導体層９１２、ｐ型半導体層９１３、ｎ型半導体領域９１４および予備トレンチ９３’を備えている。   The semiconductor device 9A is manufactured using the semiconductor substrate 9A 'shown in FIG. The semiconductor substrate 9A 'includes a first n-type semiconductor layer 911, a second n-type semiconductor layer 912, a p-type semiconductor layer 913, an n-type semiconductor region 914, and a spare trench 93'.

まず、予備トレンチ９３’の側部および底部を熱酸化する。これにより、図５に示したトレンチ９３の表面に、ゲート絶縁層９５が形成される。そして、ゲート絶縁層９５により形成された凹部にゲート電極９４を形成するなどして、半導体装置９Ａが完成する。   First, the side and bottom portions of the preliminary trench 93 'are thermally oxidized. Thereby, the gate insulating layer 95 is formed on the surface of the trench 93 shown in FIG. Then, the gate electrode 94 is formed in the recess formed by the gate insulating layer 95, and the semiconductor device 9A is completed.

半導体装置９Ａの絶縁耐圧を向上させるためには、ゲート絶縁層９５の底部９５ａを厚くすることが知られている（特許文献１参照）。熱酸化によりゲート絶縁層９５を形成する場合、ゲート絶縁層９５の底部９５ａを厚くすれば、同時にゲート絶縁層９５の側部９５ｂも厚くなる。ゲート絶縁層９５の側部９ｂが厚くなると、ゲート電極９４にかかる電圧に対する半導体装置９Ａのレスポンスが悪化する。そのため、半導体装置９Ａの絶縁耐圧向上を図るためにゲート絶縁層９５の底部９５ａを厚くすることは、制限される。以上より、熱酸化のみによりゲート絶縁層９５を形成した場合、トレンチ構造を有する半導体装置９Ａの絶縁耐圧向上を図ることが困難となっていた。   In order to improve the withstand voltage of the semiconductor device 9A, it is known to increase the thickness of the bottom 95a of the gate insulating layer 95 (see Patent Document 1). When the gate insulating layer 95 is formed by thermal oxidation, if the bottom portion 95a of the gate insulating layer 95 is thickened, the side portion 95b of the gate insulating layer 95 is also thickened at the same time. When the side portion 9b of the gate insulating layer 95 is thickened, the response of the semiconductor device 9A to the voltage applied to the gate electrode 94 is deteriorated. Therefore, increasing the thickness of the bottom portion 95a of the gate insulating layer 95 in order to improve the withstand voltage of the semiconductor device 9A is limited. As described above, when the gate insulating layer 95 is formed only by thermal oxidation, it is difficult to improve the withstand voltage of the semiconductor device 9A having a trench structure.

特開平０１−１９２１７４号公報Japanese Patent Laid-Open No. 01-192174

本発明は、上記した事情のもとで考え出されたものであって、絶縁耐圧の向上を図ることが可能なトレンチ構造を有する半導体装置およびその製造方法を提供することをその課題とする。   The present invention has been conceived under the circumstances described above, and an object of the present invention is to provide a semiconductor device having a trench structure capable of improving the withstand voltage and a method for manufacturing the same.

本発明の第１の側面によって提供される半導体装置の製造方法は、第１の導電型をもつ
第１半導体層と、この第１半導体層上に設けられ、上記第１の導電型と反対の第２の導電型を持つ第２半導体層と、この第２半導体層を貫通して上記第１半導体層に達するトレンチと、上記トレンチの表面に沿って、上記トレンチの底部および側部に形成された絶縁層と、この絶縁層により上記第１半導体層および上記第２半導体層と絶縁されており、少なくとも一部が上記トレンチ内部に形成されたゲート電極と、上記第２半導体層上に、かつ、上記トレンチの周囲に形成された上記第１の導電型をもつ半導体領域と、を備えた半導体装置の製造方法であって、上記トレンチに、スパッタリングにより、上記絶縁層の少なくとも一部を形成する工程を有することを特徴としている。 A method of manufacturing a semiconductor device provided by the first aspect of the present invention includes a first semiconductor layer having a first conductivity type, and provided on the first semiconductor layer, opposite to the first conductivity type. A second semiconductor layer having a second conductivity type; a trench penetrating the second semiconductor layer to reach the first semiconductor layer; and formed at a bottom portion and a side portion of the trench along a surface of the trench. An insulating layer, a gate electrode formed at least partially within the trench, and insulated from the first semiconductor layer and the second semiconductor layer by the insulating layer, on the second semiconductor layer, and And a semiconductor region having the first conductivity type formed around the trench, wherein at least a part of the insulating layer is formed in the trench by sputtering. Has process It is characterized in Rukoto.

このような構成によれば、上記トレンチの所望の位置に、所望の厚さの上記絶縁層を形成することが可能となる。特に、上記第１半導体層や上記第２半導体層や上記半導体領域を構成する物質や、その面方位に関係なく、上記トレンチの底部や側部に所望の上記絶縁層を形成する事ができる。これにより、上記トレンチの底部に上記絶縁層を厚く形成し、上記半導体装置の絶縁耐圧を向上させることが可能となる。   According to such a configuration, it is possible to form the insulating layer having a desired thickness at a desired position of the trench. In particular, the desired insulating layer can be formed on the bottom or side of the trench regardless of the material constituting the first semiconductor layer, the second semiconductor layer, or the semiconductor region, and the plane orientation. Thereby, the insulating layer is formed thick at the bottom of the trench, and the withstand voltage of the semiconductor device can be improved.

本発明の好ましい実施の形態においては、上記絶縁層を形成する工程の前に、底部が上記第１半導体層に達する予備トレンチを、形成する工程を有し、上記絶縁層を形成する工程は、この予備トレンチの底部および側部を熱酸化することで、上記トレンチと、上記トレンチの表面に沿った第１の絶縁部と、を形成する工程と、上記第１の絶縁部の底部を覆うように、スパッタリングにより第２の絶縁部を形成する工程と、を備え、上記絶縁層を形成する工程の後に、上記第１の絶縁部および上記第２の絶縁部により形成された凹部に、上記ゲート電極の少なくとも一部を形成する工程をさらに有する。このような構成によれば、上記第２の絶縁部を形成するときには、上記第１の絶縁部が上記トレンチの側部および底部を覆った状態となっている。そのため、上記トレンチの側部や底部に損傷を与えることなく、上記第２の絶縁部をスパッタリングにより形成することが可能となる。   In a preferred embodiment of the present invention, before the step of forming the insulating layer, the method includes a step of forming a preliminary trench whose bottom reaches the first semiconductor layer, and the step of forming the insulating layer includes: A step of thermally oxidizing the bottom and side portions of the preliminary trench to form the trench and the first insulating portion along the surface of the trench so as to cover the bottom portion of the first insulating portion. Forming a second insulating portion by sputtering, and after the step of forming the insulating layer, the gate is formed in the recess formed by the first insulating portion and the second insulating portion. The method further includes the step of forming at least a part of the electrode. According to such a configuration, when the second insulating portion is formed, the first insulating portion covers the side portion and the bottom portion of the trench. Therefore, the second insulating part can be formed by sputtering without damaging the side part or the bottom part of the trench.

本発明の第２の側面によって提供される半導体装置は、第１の導電型をもつ第１半導体層と、この第１半導体層上に設けられ、上記第１の導電型と反対の第２の導電型を持つ第２半導体層と、この第２半導体層を貫通して上記第１半導体層に達するトレンチと、上記トレンチの表面に沿って、上記トレンチの底部および側部に形成された絶縁層と、この絶縁層により上記第１半導体層および上記第２半導体層と絶縁されており、少なくとも一部が上記トレンチ内部に形成されたゲート電極と、上記第２半導体層上に、かつ、上記トレンチの周囲に形成された上記第１の導電型をもつ半導体領域と、を備えた半導体装置であって、上記トレンチの底部における上記絶縁層の厚さが、上記トレンチの側部における絶縁層の厚さよりも大きいものであり、上記絶縁層は、上記トレンチの内表面に沿って形成された第１の絶縁部と、この第１の絶縁部および上記ゲート電極に囲まれた第２の絶縁部と、からなることを特徴としている。   A semiconductor device provided by the second aspect of the present invention includes a first semiconductor layer having a first conductivity type, and a second semiconductor layer provided on the first semiconductor layer and opposite to the first conductivity type. A second semiconductor layer having a conductivity type, a trench penetrating the second semiconductor layer to reach the first semiconductor layer, and an insulating layer formed on the bottom and sides of the trench along the surface of the trench And a gate electrode that is insulated from the first semiconductor layer and the second semiconductor layer by the insulating layer and at least partially formed inside the trench; and on the second semiconductor layer and the trench. A semiconductor region having the first conductivity type formed around the semiconductor device, wherein the thickness of the insulating layer at the bottom of the trench is equal to the thickness of the insulating layer at the side of the trench. Bigger than that The insulating layer includes a first insulating portion formed along the inner surface of the trench, and a second insulating portion surrounded by the first insulating portion and the gate electrode. It is a feature.

本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。   Other features and advantages of the present invention will become more apparent from the detailed description given below with reference to the accompanying drawings.

以下、本発明の好ましい実施の形態につき、図面を参照して具体的に説明する。   Hereinafter, preferred embodiments of the present invention will be specifically described with reference to the drawings.

図１は、本発明にかかる半導体装置の実施形態の一例を示している。本実施形態の半導体装置Ａは、第１ｎ型半導体層１１、第２ｎ型半導体層１２、ｐ型半導体層１３、高濃度ｐ型半導体領域１３ａ、ｎ型半導体領域１４、トレンチ３、ゲート電極４１、ゲート絶縁層５、ソース電極４２、ドレイン電極４３および層間絶縁膜６を備えている。   FIG. 1 shows an example of an embodiment of a semiconductor device according to the present invention. The semiconductor device A of this embodiment includes a first n-type semiconductor layer 11, a second n-type semiconductor layer 12, a p-type semiconductor layer 13, a high-concentration p-type semiconductor region 13a, an n-type semiconductor region 14, a trench 3, a gate electrode 41, A gate insulating layer 5, a source electrode 42, a drain electrode 43, and an interlayer insulating film 6 are provided.

第１ｎ型半導体層１１は、炭化珪素に高濃度の不純物が添加された材質からなる基板で
あり、半導体装置Ａの土台となっている。第２ｎ型半導体層１２は、第１ｎ型半導体層１１の上に形成されている。第２ｎ型半導体層１２は、炭化珪素に低濃度の不純物が添加された材質からなる。第２ｎ型半導体層１２の深さ方向ｘにおける大きさは、約１０μｍである。ｐ型半導体層１３は、第２ｎ型半導体層１２の上に形成されている。ｐ型半導体層１３の深さ方向ｘの大きさは、約０．７μｍである。ｎ型半導体領域１４は、ｐ型半導体層１３の上に形成されている。ｎ型半導体領域１４の深さ方向ｘの大きさは、約０．３μｍである。高濃度ｐ型半導体領域１３ａは、ｐ型半導体層１３の上に形成されている。 The first n-type semiconductor layer 11 is a substrate made of a material obtained by adding high-concentration impurities to silicon carbide, and serves as a base for the semiconductor device A. The second n-type semiconductor layer 12 is formed on the first n-type semiconductor layer 11. The second n-type semiconductor layer 12 is made of a material obtained by adding a low concentration impurity to silicon carbide. The size of the second n-type semiconductor layer 12 in the depth direction x is about 10 μm. The p-type semiconductor layer 13 is formed on the second n-type semiconductor layer 12. The size of the p-type semiconductor layer 13 in the depth direction x is about 0.7 μm. The n-type semiconductor region 14 is formed on the p-type semiconductor layer 13. The size of the n-type semiconductor region 14 in the depth direction x is about 0.3 μm. The high concentration p-type semiconductor region 13 a is formed on the p-type semiconductor layer 13.

トレンチ３は、ｐ型半導体層１３およびｎ型半導体領域１４を貫通して、第２ｎ型半導体層１２に達するように形成されている。トレンチ３の深さ方向ｘの大きさは、ｐ型半導体層１３の深さ方向ｘの大きさ以上である。本実施形態では、トレンチ３の底部３ａは、深さ方向ｘにおける第２ｎ型半導体層１２の中間部分に位置している。   The trench 3 is formed so as to penetrate the p-type semiconductor layer 13 and the n-type semiconductor region 14 and reach the second n-type semiconductor layer 12. The size of the trench 3 in the depth direction x is greater than or equal to the size of the p-type semiconductor layer 13 in the depth direction x. In the present embodiment, the bottom 3a of the trench 3 is located at an intermediate portion of the second n-type semiconductor layer 12 in the depth direction x.

トレンチ３の内部には、ゲート電極４１およびゲート絶縁層５が形成されている。ゲート絶縁層５は、ゲート電極４１を、第２ｎ型半導体層１２、ｐ型半導体層１３およびｎ型半導体領域１４から絶縁している。ゲート絶縁層５は、第１の絶縁部５１および第２の絶縁部５２からなる。第１の絶縁部５１は、トレンチ３の内面に沿って、トレンチ３の底部３ａおよび側部３ｂに形成されている。第１の絶縁部５１は、本実施形態においては、二酸化珪素より構成されている。第２の絶縁部５２は、第１の絶縁部５１およびゲート電極４１に囲まれている。第２の絶縁部５２は、たとえば、二酸化珪素やアルミナにより構成されている。   A gate electrode 41 and a gate insulating layer 5 are formed inside the trench 3. The gate insulating layer 5 insulates the gate electrode 41 from the second n-type semiconductor layer 12, the p-type semiconductor layer 13, and the n-type semiconductor region 14. The gate insulating layer 5 includes a first insulating part 51 and a second insulating part 52. The first insulating portion 51 is formed on the bottom 3 a and the side 3 b of the trench 3 along the inner surface of the trench 3. In the present embodiment, the first insulating portion 51 is made of silicon dioxide. The second insulating part 52 is surrounded by the first insulating part 51 and the gate electrode 41. The second insulating part 52 is made of, for example, silicon dioxide or alumina.

ゲート絶縁層５の側部の幅方向ｙにおける大きさＬ１は、たとえば０．１μｍである。一方、ゲート絶縁層５の底部の大きさＬ２は、たとえば４μｍである。ここで、大きさＬ１は、大きさＬ２より小さいものとなっている。また、第１の絶縁部５１の底部の大きさＬ３は、たとえば０．０５μｍである。第２の絶縁部５２の底部の大きさＬ４は、たとえば３．９５μｍである。   The size L1 in the width direction y of the side portion of the gate insulating layer 5 is, for example, 0.1 μm. On the other hand, the size L2 of the bottom of the gate insulating layer 5 is, for example, 4 μm. Here, the size L1 is smaller than the size L2. Further, the size L3 of the bottom portion of the first insulating portion 51 is, for example, 0.05 μm. The size L4 of the bottom portion of the second insulating portion 52 is, for example, 3.95 μm.

ソース電極４２は、たとえばＡｌからなり、ｎ型半導体領域１４および高濃度ｐ型半導体領域１３ａと接している。ドレイン電極４３も、たとえばＡｌからなり、第１ｎ型半導体層１１と接している。ドレイン電極４３は、第２ｎ型半導体層１２が形成された側と、第１ｎ型半導体層１１を挟んで反対側に形成されている。層間絶縁膜６は、ゲート電極４１を覆うように形成されている。   The source electrode 42 is made of, for example, Al and is in contact with the n-type semiconductor region 14 and the high-concentration p-type semiconductor region 13a. The drain electrode 43 is also made of, for example, Al and is in contact with the first n-type semiconductor layer 11. The drain electrode 43 is formed on the side where the second n-type semiconductor layer 12 is formed and on the opposite side across the first n-type semiconductor layer 11. The interlayer insulating film 6 is formed so as to cover the gate electrode 41.

次に、半導体装置Ａの製造方法の一例について、図２〜図４を参照しつつ以下に説明する。   Next, an example of a manufacturing method of the semiconductor device A will be described below with reference to FIGS.

まず、図２に示すように、第１ｎ型半導体層１１となる半導体基板を準備する。次に、この基板の表面側に、エピタキシャル結晶成長法により、ｎ型の半導体層を形成する。次に、このｎ型の半導体層の上面に所定形状のマスクを施し、不純物イオン（ｐ型）を注入する。次に、同様に不純物イオン（ｎ型またはｐ型）を注入するなどして、第２ｎ型半導体層１２、ｐ型半導体層１３、ｎ型半導体領域１４および高濃度ｐ型半導体領域１３ａを形成する。   First, as shown in FIG. 2, a semiconductor substrate to be the first n-type semiconductor layer 11 is prepared. Next, an n-type semiconductor layer is formed on the surface side of the substrate by an epitaxial crystal growth method. Next, a mask having a predetermined shape is formed on the upper surface of the n-type semiconductor layer, and impurity ions (p-type) are implanted. Next, impurity ions (n-type or p-type) are similarly implanted to form the second n-type semiconductor layer 12, the p-type semiconductor layer 13, the n-type semiconductor region 14, and the high-concentration p-type semiconductor region 13a. .

次に、予備トレンチ３’を、ｎ型半導体領域１４およびｐ型半導体層１３を貫通するように形成する。このとき、予備トレンチ３’の底部３’ａは、第２ｎ型半導体層１２に達している。予備トレンチ３’の、深さ方向の大きさＬ５は、たとえば２．０μｍである。   Next, the preliminary trench 3 ′ is formed so as to penetrate the n-type semiconductor region 14 and the p-type semiconductor layer 13. At this time, the bottom 3 ′ a of the preliminary trench 3 ′ reaches the second n-type semiconductor layer 12. The depth L5 of the preliminary trench 3 'is 2.0 μm, for example.

次に、予備トレンチ３’の、側部３’ｂおよび底部３’ａを熱酸化する。予備トレンチ３’の表面や、予備トレンチ３’表面近傍の第２ｎ型半導体層１２、ｐ型半導体層１３お
よびｎ型半導体領域１４の内部に、酸化膜が成長してゆく。そして、図３に示すように、トレンチ３および第１の絶縁部５１が形成される。第１の絶縁部５１は、トレンチ３の底部３ａおよび側部３ｂに形成されている。 Next, the side 3′b and the bottom 3′a of the preliminary trench 3 ′ are thermally oxidized. An oxide film grows on the surface of the spare trench 3 ′ and in the second n-type semiconductor layer 12, the p-type semiconductor layer 13, and the n-type semiconductor region 14 near the surface of the spare trench 3 ′. And as shown in FIG. 3, the trench 3 and the 1st insulating part 51 are formed. The first insulating portion 51 is formed on the bottom 3 a and the side 3 b of the trench 3.

次に、図４に示すように、第１の絶縁部５１の底部の図中上方に、スパッタリングにより、第２の絶縁部５２を形成する。図中上方より、トレンチ３に向けて絶縁体がスパッタリングされる。そのため、トレンチ３の開口部近傍にも絶縁層が形成される。その後、この絶縁層を除去する。なお、この絶縁層を除去することは、必ずしも必要ない。   Next, as shown in FIG. 4, the second insulating portion 52 is formed by sputtering above the bottom of the first insulating portion 51 in the drawing. An insulator is sputtered toward the trench 3 from above in the figure. Therefore, an insulating layer is also formed near the opening of the trench 3. Thereafter, the insulating layer is removed. Note that it is not always necessary to remove this insulating layer.

次に、第１の絶縁部５１および第２の絶縁部５２により形成された凹部に、ゲート電極４１を形成する。次に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、ゲート電極４１を覆うように、二酸化珪素などからなる層間絶縁膜６を形成する。最後に、ソース電極４２およびドレイン電極４３を形成する。以上の工程により、図１に示す半導体装置Ａの製造が完成する。   Next, the gate electrode 41 is formed in the recess formed by the first insulating part 51 and the second insulating part 52. Next, an interlayer insulating film 6 made of silicon dioxide or the like is formed so as to cover the gate electrode 41 by CVD (Chemical Vapor Deposition). Finally, the source electrode 42 and the drain electrode 43 are formed. Through the above steps, the manufacture of the semiconductor device A shown in FIG. 1 is completed.

次に、本発明にかかる半導体装置およびその製造方法の作用について説明する。   Next, the operation of the semiconductor device and the manufacturing method thereof according to the present invention will be described.

スパッタリングにより第２の絶縁部５２を形成することで、トレンチ３の所望の位置に、所望の厚さのゲート絶縁層５を形成することが可能となる。そのため、第２ｎ型半導体層１２などを構成する炭化珪素基板の面方位に関係なく、上記トレンチの底部３ａに所望のゲート絶縁層５を形成する事ができる。特に、第２ｎ型半導体層１２などの表面がＳｉ面であっても、面方位にかかわらず、トレンチ５の底部３ａに所望の厚さのゲート絶縁層５を形成する事が可能となる。その結果、半導体装置Ａの絶縁耐圧を向上させることが可能となる。   By forming the second insulating portion 52 by sputtering, it is possible to form the gate insulating layer 5 having a desired thickness at a desired position in the trench 3. Therefore, a desired gate insulating layer 5 can be formed at the bottom 3a of the trench regardless of the plane orientation of the silicon carbide substrate constituting the second n-type semiconductor layer 12 and the like. In particular, even if the surface of the second n-type semiconductor layer 12 or the like is a Si surface, the gate insulating layer 5 having a desired thickness can be formed on the bottom 3a of the trench 5 regardless of the plane orientation. As a result, the withstand voltage of the semiconductor device A can be improved.

第２の絶縁部５２を形成するときには、第１の絶縁部５１がトレンチの側部３ｂおよび底部３ａを覆った状態となっている。そのため、トレンチの側部３ｂや底部３ａに損傷を与えずに、第２の絶縁部５２をスパッタリングにより形成することができる。   When the second insulating portion 52 is formed, the first insulating portion 51 covers the side 3b and the bottom 3a of the trench. Therefore, the second insulating portion 52 can be formed by sputtering without damaging the side 3b and the bottom 3a of the trench.

本発明に係る半導体装置およびその製造方法は、上述した実施形態に限定されるものではない。本発明に係る半導体装置およびその製造方法の各部の具体的な構成は、種々に設計変更自在である。   The semiconductor device and the manufacturing method thereof according to the present invention are not limited to the above-described embodiments. The specific configuration of each part of the semiconductor device and the manufacturing method thereof according to the present invention can be varied in design in various ways.

本発明にかかる半導体装置の第１半導体層などを構成する物質は、炭化珪素に限られない。たとえば、ＧａＮ、ダイヤモンド、Ｓｉなどでもよい。また、本発明にかかる半導体装置の第１の絶縁部を、必ずしも熱酸化によって形成する必要はない。たとえば、第１の絶縁部を形成するのに、ＣＶＤを用いても良い。また、本発明にかかる半導体装置における絶縁層を、スパッタリングのみを用いて形成してもよい。   The material constituting the first semiconductor layer of the semiconductor device according to the present invention is not limited to silicon carbide. For example, GaN, diamond, Si, etc. may be used. In addition, the first insulating portion of the semiconductor device according to the present invention is not necessarily formed by thermal oxidation. For example, CVD may be used to form the first insulating portion. Moreover, you may form the insulating layer in the semiconductor device concerning this invention using only sputtering.

なお、本発明でいう第１半導体層、第２半導体層および半導体領域は、上記実施形態で示したような平板状に形成されている必要はない。これらは、本発明でいうトレンチに沿って形成されていてもよい。   Note that the first semiconductor layer, the second semiconductor layer, and the semiconductor region referred to in the present invention do not have to be formed in a flat plate shape as shown in the above embodiment. These may be formed along the trench referred to in the present invention.

本発明にかかる半導体装置の一例を示す要部断面図である。It is principal part sectional drawing which shows an example of the semiconductor device concerning this invention. 本発明にかかる製造方法における一部の工程を示す要部断面図である。It is principal part sectional drawing which shows a one part process in the manufacturing method concerning this invention. 図２の後に続く工程を示す要部断面図である。FIG. 3 is a fragmentary cross-sectional view showing a step that follows FIG. 2. 図３の後に続く工程を示す要部断面図である。FIG. 4 is a fragmentary cross-sectional view showing a step that follows FIG. 3. 従来の半導体装置の一例を示す要部断面図である。It is principal part sectional drawing which shows an example of the conventional semiconductor device. 従来の半導体装置の製造方法における一部の工程を示す要部断面図である。It is principal part sectional drawing which shows a one part process in the manufacturing method of the conventional semiconductor device.

Ａ 半導体装置
１１ 第１ｎ型半導体層
１２ 第２ｎ型半導体層
１３ ｐ型半導体層
１３ａ 高濃度ｐ型半導体領域
１４ ｎ型半導体領域
３ トレンチ
３’ 予備トレンチ
３ａ、３’ａ 底部
３ｂ、３’ｂ 側部
４１ ゲート電極
４２ ソース電極
４３ ドレイン電極
５ ゲート絶縁層
５１ 第１の絶縁部
５２ 第２の絶縁部
６ 層間絶縁膜
ｘ 深さ方向
ｙ 幅方向 A semiconductor device 11 first n-type semiconductor layer 12 second n-type semiconductor layer 13 p-type semiconductor layer 13a high-concentration p-type semiconductor region 14 n-type semiconductor region 3 trench 3 ′ spare trench 3a, 3′a bottom 3b, 3′b side Part 41 gate electrode 42 source electrode 43 drain electrode 5 gate insulating layer 51 first insulating part 52 second insulating part 6 interlayer insulating film x depth direction y width direction

Claims (11)

第１の導電型をもつ第１半導体層と、
この第１半導体層上に設けられ、上記第１の導電型と反対の第２の導電型を持つ第２半導体層と、
この第２半導体層を貫通して上記第１半導体層に達するトレンチと、
上記トレンチの内表面に沿って、上記トレンチの底部および側部に形成された絶縁部と、
この絶縁部により上記第１半導体層および上記第２半導体層と絶縁されており、少なくとも一部が上記トレンチ内部に形成されたゲート電極と、
上記ゲート電極および上記絶縁部の間に位置し、且つ、上記トレンチの底部に形成されたトレンチ底部層と、
上記第２半導体層上に、かつ、上記トレンチの周囲に形成された上記第１の導電型をもつ半導体領域と、
を備えた半導体装置であって、
上記トレンチの側部における上記絶縁部の厚さは、上記トレンチの底部における上記絶縁部の厚さよりも大きいものであり、
上記トレンチの深さ方向における上記トレンチ底部層の寸法と、上記トレンチの底部における上記絶縁部の厚さと、の和は、上記トレンチの側部における上記絶縁部の厚さよりも大きいものである、半導体装置。 A first semiconductor layer having a first conductivity type;
A second semiconductor layer provided on the first semiconductor layer and having a second conductivity type opposite to the first conductivity type;
A trench that penetrates through the second semiconductor layer and reaches the first semiconductor layer;
Along the inner surface of the trench, insulating portions formed on the bottom and side of the trench,
A gate electrode which is insulated from the first semiconductor layer and the second semiconductor layer by the insulating portion, and at least a part of which is formed inside the trench;
A trench bottom layer located between the gate electrode and the insulating portion and formed at the bottom of the trench;
A semiconductor region having the first conductivity type formed on the second semiconductor layer and around the trench;
A semiconductor device comprising:
The thickness of the insulating part at the side of the trench is greater than the thickness of the insulating part at the bottom of the trench,
The sum of the dimension of the trench bottom layer in the depth direction of the trench and the thickness of the insulating part at the bottom of the trench is larger than the thickness of the insulating part at the side of the trench. apparatus. 上記トレンチ底部層は、絶縁性を有する、請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the trench bottom layer has an insulating property. 上記絶縁部と上記トレンチ底部層とは、互いに異なる材料よりなる、請求項１または請求項２に記載の半導体装置。   The semiconductor device according to claim 1, wherein the insulating portion and the trench bottom layer are made of different materials. 上記絶縁部と上記トレンチ底部層とは、互いに異なる製法で形成されている、請求項１ないし請求項３のいずれかに記載の半導体装置。   The semiconductor device according to claim 1, wherein the insulating portion and the trench bottom layer are formed by different manufacturing methods. 上記絶縁部は、熱酸化によって形成されたものであり、上記トレンチ底部層は、スパッタリングにより形成されたものである、請求項４に記載の半導体装置。   The semiconductor device according to claim 4, wherein the insulating portion is formed by thermal oxidation, and the trench bottom layer is formed by sputtering. 上記トレンチの上記深さ方向における、上記トレンチ内に存在する上記ゲート電極の大きさは、上記トレンチの上記深さ方向における、上記トレンチの側面に接する上記半導体領域の大きさと上記第２半導体層の大きさとの和以上である、請求項１ないし請求項５のいずれかに記載の半導体装置。   The size of the gate electrode existing in the trench in the depth direction of the trench depends on the size of the semiconductor region in contact with the side surface of the trench and the size of the second semiconductor layer in the depth direction of the trench. The semiconductor device according to claim 1, wherein the semiconductor device is equal to or greater than a sum of the size. 上記第１半導体層は、炭化珪素からなり、The first semiconductor layer is made of silicon carbide,
上記第１半導体層のうち上記トレンチの内表面を構成する表面がＳｉ面である、請求項１ないし６のいずれかに記載の半導体装置。The semiconductor device according to claim 1, wherein a surface of the first semiconductor layer that constitutes an inner surface of the trench is a Si surface. 第１の導電型をもつ第１半導体層と、
この第１半導体層上に設けられ、上記第１の導電型と反対の第２の導電型を持つ第２半導体層と、
この第２半導体層を貫通して上記第１半導体層に達するトレンチと、
上記トレンチの内表面に沿って、上記トレンチの底部および側部に形成された絶縁部と、
この絶縁部により上記第１半導体層および上記第２半導体層と絶縁されており、少なくとも一部が上記トレンチ内部に形成されたゲート電極と、
上記ゲート電極および上記絶縁部の間に位置し、且つ、上記トレンチの底部に形成されたトレンチ底部層と
上記第２半導体層上に、かつ、上記トレンチの周囲に形成された上記第１の導電型をもつ半導体領域と、
を備えた半導体装置の製造方法であって、
上記絶縁部を形成する工程と、
上記絶縁部を形成する工程の後に、上記トレンチ底部層を形成する工程と、を備え、
上記トレンチの側部における上記絶縁部の厚さは、上記トレンチの底部における上記絶縁部の厚さよりも大きいものであり、
上記トレンチの深さ方向における上記トレンチ底部層の寸法と、上記トレンチの底部における上記絶縁部の厚さと、の和は、上記トレンチの側部における上記絶縁部の厚さよりも大きいものである、半導体装置の製造方法。 A first semiconductor layer having a first conductivity type;
A second semiconductor layer provided on the first semiconductor layer and having a second conductivity type opposite to the first conductivity type;
A trench that penetrates through the second semiconductor layer and reaches the first semiconductor layer;
Along the inner surface of the trench, insulating portions formed on the bottom and side of the trench,
A gate electrode which is insulated from the first semiconductor layer and the second semiconductor layer by the insulating portion, and at least a part of which is formed inside the trench;
The first conductive layer located between the gate electrode and the insulating portion and formed on the trench bottom layer and the second semiconductor layer at the bottom of the trench and around the trench. A semiconductor region having a mold;
A method for manufacturing a semiconductor device comprising:
Forming the insulating portion;
After the step of forming the insulating portion, forming the trench bottom layer,
The thickness of the insulating part at the side of the trench is greater than the thickness of the insulating part at the bottom of the trench,
The sum of the dimension of the trench bottom layer in the depth direction of the trench and the thickness of the insulating part at the bottom of the trench is larger than the thickness of the insulating part at the side of the trench. Device manufacturing method. 上記絶縁部を形成する工程の前に、底部が上記第１半導体層に達する予備トレンチを、形成する工程を有し、
上記絶縁部を形成する工程は、
この予備トレンチの底部および側部を熱酸化することで、上記トレンチと、上記絶縁部と、を形成する工程と、
上記絶縁部の底部を覆うように、スパッタリングにより上記トレンチ底部層を形成する工程と、を含み、
上記トレンチ底部層を形成する工程の後に、上記絶縁部および上記トレンチ底部層により形成された凹部に、上記ゲート電極の少なくとも一部を形成する工程をさらに有する、請求項８に記載の半導体装置の製造方法。 Before the step of forming the insulating portion, the step of forming a preliminary trench that bottom reaches the first semiconductor layer,
The step of forming the insulating part includes
A step of thermally oxidizing the bottom and side portions of the preliminary trench to form the trench and the insulating portion;
Forming the trench bottom layer by sputtering so as to cover the bottom of the insulating part,
The semiconductor device according to claim 8 , further comprising a step of forming at least a part of the gate electrode in a recess formed by the insulating portion and the trench bottom layer after the step of forming the trench bottom layer. Production method. 上記トレンチ底部層は、絶縁性を有する、請求項８または請求項９に記載の半導体装置の製造方法。 The trench bottom layer has an insulating property, a method of manufacturing a semiconductor device according to claim 8 or claim 9. 上記第１半導体層は、炭化珪素からなり、The first semiconductor layer is made of silicon carbide,
上記第１半導体層のうち上記トレンチの内表面を構成する表面がＳｉ面である、請求項８ないし１０のいずれかに記載の半導体装置の製造方法。11. The method of manufacturing a semiconductor device according to claim 8, wherein a surface of the first semiconductor layer constituting an inner surface of the trench is a Si surface.
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JP4791723B2 (en) * 2004-10-18 2011-10-12 株式会社東芝 Semiconductor device and manufacturing method thereof
JP5017865B2 (en) * 2006-01-17 2012-09-05 富士電機株式会社 Semiconductor device

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* Cited by examiner, † Cited by third party
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