JP5719446B2 - レベルシフト回路 - Google Patents
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Description
図1に、インバータ回路に使用されるIPMであって、本発明回路の第1実施形態を構成するドライバIC1を内蔵したIPMの回路構成の一例を示す。ドライバIC1とn型のMOSFET7a,7bとダイオード8とコンデンサ9でIPMが構成される。
図4に、インバータ回路に使用されるIPMであって、本発明回路の第2実施形態を構成するドライバIC2を内蔵したIPMの回路構成の一例を示す。ドライバIC2とMOSFET7a,7bとダイオード8とコンデンサ9でIPMが構成される。
以下に、本発明回路の別実施形態につき説明する。
カレントミラー比m2とm3の間の比率を、m3/m2を、第1及び第2実施形態における電流回路22a,22bの間の電流比Ia/Ibと等しく設定すると、出力電流I1は、第1及び第2実施形態における出力電流I1,I2のパルス信号Spcの低レベル時の電流値と同じm1×m2×Ibとなり、出力電流I3は、m1×m3×Ib(=m1×m2×Ia)となる。従って、出力電流I1と出力電流I3の合計が、第1及び第2実施形態における出力電流I1,I2のパルス信号Spcの高レベル時の電流値と同じm1×m2×(Ia+Ib)となる。
7a,7b: n型MOSFET
8: ダイオード
9: コンデンサ
11a,11b: インバータ
12a,12b: n型MOSFET
13a,13b: 抵抗素子
14: コンパレータ
15,17,18: 電流発生回路
16: 電流制御回路
20,36: ハイサイド回路
21,24a〜24d: n型MOSFET
23a,23b: p型MOSFET
25a〜25f: インバータ
26a,26b,26c: NAND回路
27a,27b: コンデンサ
30: 従来のレベルシフト回路(ドライバIC)
31: パルス発生回路
32a,32b: n型MOSFET
33a,33b: 抵抗
34: RSフリップフロップ
35,41a〜41f,43a,43b: インバータ
42a,42b: NAND回路
44a,44b: コンデンサ
Na: コンパレータの非反転入力に接続するノード
Nb: コンパレータの反転入力に接続するノード
Inh: ドライバICのハイサイド側の制御入力端子
Inh: ドライバICのローサイド側の制御入力端子
Vb: ドライバICのハイサイド側の正電圧電源端子
Vcc: ドライバICの電源端子
Vh: ドライバICのハイサイド側の出力端子
Vl: ドライバICのローサイド側の出力端子
Vs: ドライバICのハイサイド側の基準電源端子
Vss: ドライバICの接地端子
ING: 電流発生回路の入力端子
IOUT,IOUT1〜IOUT3: 電流発生回路の電流出力端子
INC: 電流制御回路の入力端子
OUTC: 電流制御回路の出力端子
GND: IPMの出力用接地端子
HV: IPMの高電圧電源端子
INH: IPMのハイサイド側の制御入力端子
INL: IPMのローサイド側の制御入力端子
OUT: IPMの出力端子
VCC: IPMの電源端子
VSS: IPMの接地端子
IN: パルス発生回路の入力端子
OUT1: パルス発生回路の第1出力端子
OUT2: パルス発生回路の第2出力端子
R: RSフリップフロップのリセット端子
S: RSフリップフロップのセット端子
Q: RSフリップフロップの出力端子
Claims (4)
- 入力信号の信号レベルをシフトさせた出力信号を出力するレベルシフト回路であって、
前記入力信号または前記入力信号と同相の信号を第1のゲート入力とし、前記第1のゲート入力の電圧レベルに応じて出力端子を流れる電流量が制御される第1電流制御素子と、
前記入力信号と逆相の信号を第2のゲート入力とし、前記第2のゲート入力の電圧レベルに応じて出力端子を流れる電流量が制御される第2電流制御素子と、
前記出力信号の高レベル側の出力電圧を供給するシフトレベル電源端子と一端が接続し、前記第1電流制御素子の出力端子と他端が接続する第1抵抗素子と、
前記シフトレベル電源端子と一端が接続し、前記第2電流制御素子の出力端子と他端が接続する第2抵抗素子と、
1対の差動入力端子の一方が前記第1電流制御素子の出力端子に接続し、他方が前記第2電流制御素子の出力端子に接続し、前記1対の差動入力端子間の電圧差を増幅して前記出力信号を生成し、前記出力信号をn型トランジスタの制御端子に出力するコンパレータと、
前記第1抵抗素子を経由して前記第1電流制御素子に流れる第1電流の電流量と、前記第2抵抗素子を経由して前記第2電流制御素子に流れる第2電流の電流量を、前記入力信号の信号レベルの立ち上り及び立下りに夫々同期して制御する電流制御回路と、を備え、
前記シフトレベル電源端子が、前記n型トランジスタのソース端子とコンデンサを介して接続することを特徴とするレベルシフト回路。
- 前記第1電流制御素子が第1のMOSFETで構成され、そのゲートに前記第1のゲート入力が入力し、そのドレインが前記第1電流制御素子の出力端子を構成し、
前記第2電流制御素子が第2のMOSFETで構成され、そのゲートに前記第2のゲート入力が入力し、そのドレインが前記第2電流制御素子の出力端子を構成し、
前記第1電流と前記第2電流を各別に発生する第1の回路構成と前記第1電流と前記第2電流を足し合わせた第3電流を発生する第2の回路構成の何れか一方の回路構成を有する電流発生回路を備え、
前記電流発生回路が前記第1の回路構成を有する場合は、前記電流発生回路の前記第1電流を出力する第1電流出力端子と前記第1のMOSFETのソースが接続し、前記電流発生回路の前記第2電流を出力する第2電流出力端子と前記第2のMOSFETのソースが接続し、前記電流制御回路が、前記入力信号の信号レベルの立ち上り及び立下りに夫々同期して、前記第1電流及び前記第2電流を夫々増減させ、
前記電流発生回路が前記第2の回路構成を有する場合は、前記電流発生回路の前記第3電流を出力する電流出力端子と前記第1及び第2のMOSFETの各ソースが相互に接続し、前記電流制御回路が、前記入力信号の信号レベルの立ち上り及び立下りに夫々同期して、前記第3の電流を増減させることを特徴とする請求項1に記載のレベルシフト回路。 - 前記電流制御回路が、前記入力信号の信号レベルの立ち上り及び立下り後の各一定期間、前記電流発生回路が前記第1の回路構成を有する場合は、前記第1電流及び前記第2電流を、前記一定期間以外の各定常値より夫々増加させ、前記電流発生回路が前記第2の回路構成を有する場合は、前記第3電流を前記一定期間以外の定常値より増加させることを特徴とする請求項2に記載のレベルシフト回路。
- 前記電流制御回路が、前記入力信号の信号レベルの立ち上り及び立下りを夫々検出して前記各一定期間、信号レベルが変化するパルス信号を生成し、前記パルス信号の前記信号レベルに応じて、前記電流発生回路が発生する電流の出力電流量を増減させることを特徴とする請求項3に記載のレベルシフト回路。
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