JP3635975B2 - レベルシフト回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、例えばPWMインバータ、スイッチング電源等における、電力逆変換用ブリッジ回路の上側アームの半導体スイッチング素子のような、入力する制御駆動信号の電位基準となる電極(エミツタ、ソース等)の電位がグランドなどの共通電位に対して変動する可制御半導体素子の制御電極へ、共通電位に接続された回路から、電位絶縁を行わずにオン/オフ信号を伝達する場合などに使用されるレベルシフト回路、さらに望ましくはHVIC(高耐圧IC)の形で利用できるレベルシフト回路に関する。
【0002】
なお、以下各図において同一の符号は同一もしくは相当部分を示す。
【0003】
【従来の技術】
PWMインバータ等の電力逆変換(直流→交流変換)用ブリッジ回路の上側アームを構成する半導体スイッチング素子をオン/オフ駆動する回路としては、最近はコスト低減のため、トランスやフォトカプラ等による電位絶縁を行わない、いわゆるレベルシフト回路が使用されている。
【0004】
図7は、この種の従来のレベルシフト回路の構成例を示す。同図において、17と18は、例えば400Vの高圧の主直流電源Vdc(正極側)と、この電源の負極側である共通電位COMとの間に、直列に接続されてPWMインバータの電力逆変換用ブリッジ回路の例えば一相分を形成する出力用IGBTである。
そしてOUTは、ブリッジ回路の上側アームのIGBT17のエミツタと、同じく下側アームのIGBT18のコレクタとの接続点であり、IGBT17と18の交互のオン/オフによって生成される交流電力の出力端子である。
【0005】
E2は負極が共通電位COMに接続された、例えば15Vの補助直流電源(ドライバ電源ともいう)、20は下側アームのIGBT18をオン/オフ駆動するためのドライバで、この補助直流電源E2のもとで動作する。
その他の回路部分はブリッジ回路の上側アームのIGBT17を駆動するためのレベルシフト回路であり、1は図外の回路で作られたパルスのオン信号25を入力して導通し、これによる負荷抵抗3の電圧降下を信号としてIGBT17をオンさせる高耐圧MOSFET、2は同じく図外の回路で作られたパルスのオフ信号26を入力して導通し、これによる負荷抵抗4の電圧降下を信号としてIGBT17をオフさせる高耐圧MOSFETである。
【0006】
ここで、高耐圧MOSFET1と2、及び負荷抵抗3と4は通常、それぞれ互いに等しく構成されている。なお、負荷抵抗3,4にそれぞれ並列接続された定電圧ダイオード5,6は、負荷抵抗3,4の過大な電圧降下を制限し、以下で述べるNOT回路8,9等を保護する役割を持つ。
レベルシフト回路のうち、2つのMOSFET1と2は静止した共通電位COMを基準とした信号を入力する回路部分となる。一方、破線で囲まれた回路部分は出力IGBT17,18のオン/オフにより共通電位COMと、高圧の主直流電源の電位Vdcとに交互に追従する交流出力端子OUTの電位を基準として動作する、電位変動する回路部分となる。
【0007】
なお、破線で囲まれた回路内のE1は、正極がラインVcc1 に接続され、負極が交流出力端子OUTに接続された例えば15Vの補助直流電源(ドライバ電源ともいう)であり、NOT回路8,9及びその後段の回路〔ローパスフィルタ回路(LPFとも略記する)30,31、RSフリップフロップ(RSラッチ、RS−FFとも略記する)15、ドライバ16等からなる〕は補助直流電源E1を電源として動作する。
【0008】
しかし、負荷抵抗3,4の上端が補助直流電源E1の正極ラインVcc1 に接続されている高耐圧MOSFET1と2の負荷抵抗回路の電源電圧は、出力端子OUTの電位が共通電位COMと直流電源電位Vdcとの間で変化することから、最高は(E1+Vdc)、最低はE1の間で変化することになる。
(但し実際は、IGBT17,18にそれぞれ並列に、図外の還流ダイオードがカソードをコレクタ側として接続されている。これにより還流ダイオードの還流モードにおいて、出力端子OUTの電位が共通電位COMに対し数V程度の負の値となる場合がある。)
次に、このレベルシフト回路の動作を述べる。MOSFET1のゲートに印加されたオン信号25によりMOSFET1に電流が流れ、負荷抵抗3に電圧降下が発生し、負荷抵抗3の下端の電位がNOT回路8のしきい値以下になると、NOT回路8の出力はHiとなる。
【0009】
このHiのレベルはLPF30を介して、RSラッチ15のセット端子Sに加わり、RSラッチ15の出力QはHiとなり、出力IGBT17はドライバ16を介してオンされる。同時に(厳密にはアーム間短絡防止のため、このオン時点の僅か前の時点に)IGBT18はドライバ20を含む図外の回路を介してオフされる。
【0010】
次に、MOSFET2のゲートにオフ信号26が印加されてMOSFET2に電流が流れ、負荷抵抗4に電圧降下が発生し、負荷抵抗4の下端の電位がNOT回路9のしきい値以下になると、NOT回路9の出力はHiとなる。
このHiのレベルはLPF31を介して、RSラッチ15のリセット端子Rに加わり、RSラッチ15の出力QはLoとなり、出力IGBT17はドライバ16を介してオフされる。同時に(厳密にはアーム間短絡防止のため、このオフ時点の僅か後の時点に)IGBT18はドライバ20を含む図外の回路を介してオンされる。
【0011】
ところで、出力IGBT18のオフ、あるいはIGBT17のオンの際には、このスイッチングを起因として、出力端子OUTに生ずる急峻な電位の上昇dV/dtにより、MOSFET1と2のソース・ドレイン間容量が充電される。
この時の充電電流により、負荷抵抗3と4に真のオン信号やオフ信号と異なる電圧降下が発生し、RSラッチ15を誤動作させ、IGBT17を誤ってオンし、ブリッジ回路のアーム間短絡を惹起したり、あるいはIGBT17を不必要にオフしたりするおそれがある。
【0012】
同様な負荷抵抗3,4の異常電圧降下は、IGBT17,18のスイッチング以外に外来ノイズによっても発生する可能性がある。
ローパスフィルタ回路(LPF)30と31は、このようなRSラッチ15の誤動作を防止するために挿入されており、スイッチングや外来ノイズに基づくパルス幅の小さい(高い周波数の)入力信号を異常信号として取り除く役割を持っている。
【0013】
なお、図7の回路のように、オン/オフのパルス信号25,26を用いて出力IGBT17をオン/オフ駆動する理由は以下の通りである。即ち、PWMインバータ等の交流出力中の高調波成分を低コストで低減するには出力用スイッチング素子をオン/オフするキャリア周波数を高めること、従ってレベルシフト回路を高速で動かすことが望ましい。
【0014】
そこで、レベルシフト回路を高速で動かすためには、レベルシフト回路用高耐圧MOSFET1,2に比較的大きな電流を流す必要がある。特に図7の破線部分のような電位変動する回路部分が高い電位にある場合、この電流による損失が増大する。
例えば高耐圧MOSFETに電流を10mA流すとして、主直流電源Vdcの電圧を400Vとし、仮に高耐圧MOSFETをオンする信号をパルスでない状態信号とした場合(この時、MOSFETは1個のみ使用することになる)、高耐圧MOSFETのオン/オフのデューティサイクルが平均50%であるとすると、コレクタ電位が高い状態での高耐圧MOSFETの平均損失は約2Wと大きな値になる。
【0015】
そこで、高耐圧MOSFETに流す電流を、それぞれ出力IGBTをオンするパルスとオフするパルスとに分解し(この時、MOSFETはオン用とオフ用とで2個使用することになる)、且つこのパルスをできるだけ短くすることにより高耐圧MOSFETの平均損失を小さくしているのである。
なお、RSラッチ15の、もう1つのリセット入力(リセット端子21が接続されている)Rは、初期状態でのRSラッチ15のリセット、あるいは異常時にIGBT17をオフするためなどに使用される。
【0016】
【発明が解決しようとする課題】
上述のようなレベルシフト回路では交流出力端子OUTのdV/dtなどによる誤動作の原因となる信号の周波数成分が高い場合には、ローパスフィルタ30,31で除去することが可能であるが、周波数成分が低い場合には除去することが困難になってくる。
【0017】
このため、上記dV/dtが大きい場合には、交流出力端子OUTが主直流電源の電圧Vdcに到達する時間が短くて誤動作しないが、逆にdV/dtが小さい場合にはこの到達時間が長くなり誤動作が発生するなどの問題があった。
これを防止するためにローパスフィルタのカットオフ周波数を下げることも可能であるが、その場合、レベルシフト回路での時間遅れが大きくなるとか、オン/オフパルスのパルス幅を大きくする必要が生じてレベルシフト回路での損失が増加する等の問題があった。
【0018】
【0019】
【0020】
【0021】
そこで本発明の目的は、インバータブリッジ回路の半導体スイッチング素子のスイッチングや外来ノイズ等による交流出力端子OUTのdV/dtの大小に無関係に、またレベルシフト回路での時間遅れやオン/オフパルスのパルス幅を大きくすることなく、レベルシフト回路の誤動作を防ぐレベルシフト回路を提供することにある。
【0022】
【課題を解決するための手段】
前記の課題を解決するために、電位の基準となる電極(ソース)が共通電位(COM)に接続され、この電位基準電極と制御電極(ゲート)との間に導通用信号を入力する期間、電位基準電極と主電極(ドレイン)との間が導通状態となる第1,第2の2つの可制御半導体素子(MOSFET1,2)と、
一極(負極)が共通電位と所定の高電位(主直流電源の電位Vdc)との間で変動する外部回路の所定の部位(交流出力端子OUT)に接続され、この二電位間の電圧より低い電圧を持つ直流電源(補助直流電源E1)と、
この直流電源の他極(正極のラインVcc1 )に一端を接続され、他端をそれぞれ第1,第2の可制御半導体素子の主電極に接続された第1,第2の2つの負荷抵抗(3,4)と、
前記直流電源のもとで作動するロジック回路(RSラッチ15など)とを備え、
第1,第2の可制御半導体素子の制御電極のそれぞれにタイミングを異にしてパルス状の導通用信号(オン信号25,オフ信号26)を入力し、このときの可制御半導体素子の前記導通によって前記第1,第2の負荷抵抗に生ずるパルス状の電圧降下を信号として前記ロジック回路に伝えるレベルシフト回路において、
請求項1のレベルシフト回路は、第1,第2の負荷抵抗に同時にパルス状の電圧降下が生じたときは、この電圧降下の信号を前記ロジック回路へ伝えることを防止する信号無効化手段を備えるようにする。
【0023】
また請求項2のレベルシフト回路は、請求項1に記載のレベルシフト回路において、前記信号無効化手段が、前記ロジック回路へ伝える第1の負荷抵抗の電圧降下の信号を、第2の負荷抵抗の電圧降下に基づき生成したマスク用信号によってマスクし、同じく前記ロジック回路へ伝える第2の負荷抵抗の電圧降下の信号を、第1の負荷抵抗の電圧降下に基づき生成したマスク用信号によってマスクするものであるようにする。
【0024】
また請求項3のレベルシフト回路は、請求項2に記載のレベルシフト回路において、前記信号無効化手段が、前記負荷抵抗の電圧降下を検出してパルスを生成する際のしきい値を、ロジック回路へ伝える信号のパルスを(NOT回路8,9を介して)生成する際のしきい値と、マスク用信号のパルスを(NOT回路7,10を介して)生成する際のしきい値とで異なるようにし、ロジック回路へ伝える信号(NOT回路8の出力をNOT回路11で反転した信号、及びNOT回路9の出力をNOT回路12で反転した信号)のパルス幅をマスク用信号(NOT回路7の出力、及びNOT回路10の出力)のパルス幅が(NOR回路13,14を介し)完全に覆うようにして前記のマスクを行うようにする。
【0025】
また請求項4のレベルシフト回路は、請求項2に記載のレベルシフト回路において、前記信号無効化手段が、前記負荷抵抗の電圧降下を(NOT回路8,9を介して)検出して生成した原パルス信号の前縁を(フロントエッジ遅延回路51,52を介し)遅延して前記ロジック回路へ伝える信号とし、この原パルス信号の後縁を(リヤエッジ遅延回路53,54を介し)遅延してマスク用信号として前記のマスクを行うようにする。
【0026】
また請求項5のレベルシフト回路は、請求項3又は4に記載のレベルシフト回路において、前記信号無効化手段が、前記ロジック回路へ伝える信号とマスク用信号との生成の差異をなくして前記のマスクを行うようにし、さらにマスクしきれずに残った信号をローパスフィルタを介して取り除くようにする。
【0027】
また、請求項6のレベルシフト回路は、請求項1ないし5のいずれかに記載のレベルシフト回路において、外部回路の半導体スイッチング素子をオン/オフ駆動するものであるようにする。
【0028】
本発明では、交流出力端子OUTのdV/dt等に基づき、高耐圧MOSFET1,2の負荷抵抗3,4の同時の電圧降下により、レベルシフト回路のロジック回路(RSラッチ15等からなる)へ入力する信号は、正規のオンパルスあるいはオフパルスとは判断せず、ノイズ信号として無効とする回路を挿入する。
【0029】
信号無効化の方法としては負荷抵抗の電圧降下に基づき、2つの負荷抵抗それぞれに2つずつの信号(正規の信号になり得る信号とマスク用信号)を作り、一方の負荷抵抗側のマスク用信号で他方の負荷抵抗側の正規の信号になり得る信号をマスクし、逆に、一方の負荷抵抗側の正規の信号になり得る信号が他方の負荷抵抗側のマスク用信号でマスクされるようにする。
【0030】
【0031】
【発明の実施の形態】
(実施例1)
図1は第1の実施例としての構成を示す回路図である。同図において図7と異なるのは、NOT回路8,9に追加してNOT回路7,10,11,12及びNOR回路13,14が接続されており、ローパスフィルタが無い点である。
【0032】
なお、NOT回路7,8,11及びNOR回路13の組と、NOT回路9,10,12及びNOR回路14の組とは、MOSFET1(左側)とMOSFET2(右側)に対して左右対称の関係に構成されている。
ここで、 NOT回路8,9のしきい値はNOT回路7,10のしきい値より低い値に設定されている。
【0033】
図2のA〜Lはそれぞれ図1に示すA〜L各点の信号のタイミングおよび波形を示している。次に図2の波形図により図1の回路の動作を説明する。
MOSFET1のゲート(A点)に入力されるオン信号25−1により、MOSFET1に電流が流れ、負荷抵抗3の下端(C点)の電位は補助直流電源E1の正極ラインVcc1 に対して下降するが、このC点の信号波形はA点の波形を反転し、なまらせたような波形になっている。これはNOT回路8の入力容量などによる波形のなまりである。
【0034】
一方、 このタイミングではMOSFET2のゲート(B点)へのオフ信号は入力されていないので、負荷抵抗4の下端(D点)には信号が入っていない。このためNOT回路7の出力(E点)はLoに固定されており、C点の信号(Lo)はNOT回路8からそのしきい値で決まるパルス幅で、F点に示すHiの波形で出力され、NOT回路11を経てNOR回路13の出力(G点)にHiとして伝送され、RSラッチ15のセット信号となる。
【0035】
これにより、RSラッチ15の出力(L点)はHiにセットされ、出力IGBT17はオンする。
MOSFET2のゲート(B点)へのオフ信号26−1も、オン信号25−1の場合と同様に、D点の信号(Lo)に変わり、この信号はNOT回路9からそのしきい値で決まるパルス幅で、I点に示すHiの波形で出力され、NOT回路12を経てNOR回路14の出力(J点)に伝送され、RSラッチ15のリセット信号となる。
【0036】
これにより、RSラッチ15の出力(L点)はLoにリセットされ、出力IGBT17はオフする。
今、IGBT18がオンしIGBT17がオフしていた状態から、IGBT18がオフしIGBT17がオンした場合を考える。交流出力端子OUTには、このIGBT17のスイッチングにより正のdV/dtが印加される。このdV/dtにより高耐圧MOSFET1及び2のソース・ ドレイン間容量を充電する電流が負荷抵抗3及び4に流れる。
【0037】
この場合、高耐圧MOSFET1及び2は同じ大きさの素子を使用することが一般的であるため、MOSFET1と2のソース・ ドレイン間容量を充電する電流はほぼ等しく、 図2におけるC点及びD点に現れる波形は、ノイズ信号27及び28として示すように、タイミングも大きさもほぼ等しい。
従って、 このタイミングではNOT回路7〜10の出力にはそれぞれの入力しきい値に応じたパルス幅の信号が出力される。
【0038】
ところでNOT回路7の入力しきい値はNOT回路8の入力しきい値よりも高いため、 NOT回路8の出力パルス(F点波形)はNOT回路7の出力パルス(E点波形)の幅の範囲にすべて含まれる。
従って、 NOR回路13を介し、NOT回路8の反転出力(NOT回路11の出力)をNOT回路7の出力でマスクすることにより、RSラッチ15のセット入力(G点)にノイズ信号27が伝送されることを防ぐことができる。
【0039】
同様に、NOT回路10の入力しきい値はNOT回路9の入力しきい値よりも高いため、 NOR回路14を介し、NOT回路9の出力(I点波形)の反転出力(NOT回路12の出力)をNOT回路10の出力(H点波形)でマスクすることにより、RSラッチ15のリセット入力(J点)にノイズ信号28が伝送されることを防ぐことができる。
【0040】
このようにしてdV/dtによるノイズ等のように、MOSFET1と2の負荷抵抗3と4に同時に出現するパルス信号をノイズとして無効化することにより、RSラッチ15、従って出力IGBT17の誤動作を防止することができる。
なお、図1の23は、レベルシフト回路などの遅れ時間によりIGBT17のスイッチングのタイミングが遅れることを、IGBT18側で補正するために設けられたディレイ回路で、図外の回路からIGBT18をオン/オフ駆動するためにドライバ20へ入力しようとする信号を遅延させる。
【0041】
本実施例ではローパスフィルタを用いた従来のレベルシフト回路に比べて、レベルシフト回路の遅れ時間を短縮することが可能となり、 ディレイ回路23に使用される容量を少なくすることが可能となり、ICチップの面積を小さくすることが可能となる。
(実施例2)
図3は第2の実施例としての要部の構成を示し、図4は図3内の各部A〜D、F,M,G,I,N,J,Lのタイミングと波形を示す。
【0042】
図3においては、図1のNOT回路7,10を省略して、同じしきい値を持つNOT回路8,9のみをそれぞれ負荷抵抗3,4の下端C点,D点に接続すると共に、新設したフロントエッジの遅延回路(DL1とも略記する)51及び52をNOT回路8と11との間、及び9と12との間にそれぞれ挿入し、さらに同じく新設したリヤエッジの遅延回路(DL2とも略記する)53及び54をNOT回路8の出力とNOR回路14の空いた入力との間、及びNOT回路9の出力とNOR回路13の空いた入力との間に挿入したものである。
【0043】
図4に示すように、C点,D点に同時に現れたノイズ信号27,28により、NOT回路8,9はそれぞれの出力点F,Iに同波形のHiのパルスを出力する。
F点の波形は一方ではフロントエッジ遅延回路51により、前縁が削られてM点に示す波形となり、NOT回路11を経て反転され、NOR回路13の一方の入力となる。しかし、NOR回路13へはI点の波形の後縁をリヤエッジ遅延回路54により延ばした、N点に示す波形がもう一方の入力となる。
【0044】
こうして、NOT回路11の出力としてのM点の反転波形LoはN点の波形Hiにマスクされ、RSラッチ15のセット入力(G点)には現れない。
図示してないが同様に、I点からフロントエッジ遅延回路52及びNOT回路12を経てNOR回路14に入力する信号も、F点からリヤエッジ遅延回路53を経てNOR回路14に入力する信号にマスクされ、RSラッチ15のリセット入力(J点)には現れない。
【0045】
負荷抵抗3と4に同時に出現するパルス信号をマスクする方法としては、以上の実施例の他にも、図1のNOT回路7,10と8,9をそれぞれ異なる参照電位を持つコンパレータに置き換えるとか、 NOT回路7,8,9,10のしきい値を同一とし、7と8の出力同士、及び9と10の出力同士でそれぞれ互いをマスクし、マスクしきれない短いパルスをカットオフ周波数の十分高いローパスフィルタにより除去するとか、さらには図3の遅延回路51〜54を省略してこの遅延回路部分を短絡した結線とし、NOR回路13,14からマスクしきれずに出力される短いパルスをカットオフ周波数の十分高いローパスフィルタにより除去するなど、種々の方法が考えられる。
(参考例)
図5は参考例としての構成を示す回路図である。図5と従来回路の図7との相違は、高耐圧MOSFET1,2のソースと共通電位COM間に電流負帰還用の抵抗40,41がそれぞれ接続されて、いわゆるソースフォロア接続になっている点と、高耐圧MOSFET1,2のゲートに定電圧ダイオード42,43、抵抗44,45、同じく抵抗46,47がそれぞれ接続されている点である。
この参考例では、従来の回路ではレベルシフト回路用の高耐圧MOSFET1,2の定電流性が良くないためオン/オフパルスにより流れる電流値を大きくする必要があるという問題に対して有効である。
すなわち、図8はレベルシフト回路用高耐圧MOSFET1,2のソース・ドレイン間電圧V DS (横軸)とドレイン電流I D (縦軸)の特性(V DS −I D 特性という)を示したもので、高耐圧MOSFETではドリフト領域の抵抗により図に示すように一般的に定電流性が良くない(I D が増加して定電流I H を示すようになるまでのV DS の値が大きい)。
このため電位変動する回路部分の電位が低い場合、即ち交流出力端子OUTの電位が共通電位COMに近い場合〔本図は端子OUTの電位が共通電位COMに等しい場合を示し、MOSFET1,2の負荷抵抗回路の電源電圧(つまり負荷抵抗3,4が接続された電源ラインV cc1 の電圧)を補助直流電源E1の電圧E1としている〕には、負荷抵抗3または4の負荷直線32で決定されるドレイン電流I L が流れる。
負荷抵抗3または4はこの電流による電圧降下によってNOT回路8または9の出力が十分反転するような値に設定されている。
一方、 電位変動する回路部分の電位が高い場合、即ち交流出力端子OUTの電位が主電源電圧V dc に近い場合〔本図は端子OUTの電位が主電源電圧V dc に等しい場合を示し、電源ラインV cc1 の電圧を(V dc +E1)としている〕には、負荷抵抗3または4の負荷直線33で決定されるドレイン電流I H が流れる。
このドレイン電流I H はI L に比較して大きい値となり、レベルシフト回路での損失を増加させる原因となっていた。
【0046】
なお参考例では、補助直流電源E1の電圧は15V、定電圧ダイオード42,43のツェナー電圧は5〜7V程度とする。また、高耐圧MOSFET1,2のゲートを駆動するオン信号25,オフ信号26を生成する回路の電源には、共通電位COMを負極とする補助直流電源E2(15V)を共用しており、オン信号25,オフ信号26の入力端子(抵抗44,45の上端)には約15Vのパルス信号が入力されるものとする。
【0047】
図6は図5の動作を説明するための特性図で、48は高耐圧MOSFET1,2の単独でのVDS−ID 特性を示し、49は帰還抵抗40,41を挿入した場合のVDS−ID 特性を示している。
48のVDS−ID 特性は、図8に示した従来のVDS−ID 特性34に比較し、ドレイン電流ID の絶対値は大きく設計されているが定電流を示すVDSの領域は図8とほぼ同じである。これは高耐圧MOSFET1,2のチャネル長を大きくすることで実現できる。
【0048】
図5のように高耐圧MOSFET1,2のソースと共通電位COMとの間にそれぞれ帰還抵抗40,41を挿入し、且つ高耐圧MOSFET1,2のゲート電圧をそれぞれ定電圧ダイオード42,43でクランプすると、MOSFET1,2がそれぞれ抵抗44,45へのオン信号25,オフ信号26の入力によって導通したとき、
帰還抵抗40,41のドレイン電流ID による電圧降下により高耐圧MOSFET1,2のゲート・ソース間電圧が減少するため、帰還抵抗40,41の電圧降下はそれぞれゲート電圧(即ち定電圧ダイオード42,43のツェナー電圧)から高耐圧MOSFET1,2のゲートしきい値(0.5〜2V程度)を差し引いた値を越えることはできず、
ドレイン電流ID には負帰還がかかり、図6の49に示すような定電流領域が広い特性となり、従来のレベルシフト回路で問題となった交流出力端子OUTの電位の高,低の違いによるドレイン電流IH ,IL の差を小さくすることができ、 過剰な電流を流す必要がなくなる。
【0049】
図5では高耐圧MOSFET1,2のゲート電圧を定電圧ダイオード42,43でクランプしているが、 この定電圧ダイオードを省略し、代わりに高耐圧MOSFET1,2のゲート駆動電源をドライバ電源E2とは別の、より電圧の低い5〜7V程度の電源としてもよい。
図5の参考例では高耐圧MOSFETとその負荷抵抗からなる組が2組の場合を示したが、インバータブリッジ回路の出力IGBTに限らず、対グランド電位の変動する他の各種の回路への信号伝達にも適用することができ、高耐圧MOSFETと負荷抵抗の組は1ないし任意の複数組であってよい。
レベルシフト回路用高耐圧トランジスタのソース(又はエミツタ)に電流負帰還抵抗を挿入して、ソースフォロア(又はエミツタフォロア)接続とすると共に、この高耐圧トランジスタのゲート(又はベース)と共通電位COM間に印加する電圧を、高耐圧トランジスタの負荷抵抗側電源電圧の最低値を与える補助電源電圧E1より低い値に設定するようにしたので、高耐圧トランジスタの定電流性を改善すると共に、ソース(又はエミツタ)に接続された電流負帰還抵抗での電圧降下を小さく抑えることができるので、高耐圧トランジスタのドレイン・ソース(又はコレクタ・エミッタ)間電圧に無関係に、小さく且つ差の少ないドレイン(又はコレクタ)電流を流すことが可能となり、電位変動する回路部分の電位の高低に関わらず、負荷抵抗の電圧降下を適切に保って、安定な信号の伝達を行うことができ。また、レベルシフト回路の消費電力を削減することができる。
【0050】
【発明の効果】
エミツタ電位が共通電位COMに対して変動する、PWMインバータブリッジ回路の上側アームを構成するIGBTなどの半導体スイッチング素子を、共通電位COM側で作られた駆動用信号の電位絶縁なしの伝達によってオン/オフ駆動するために、この半導体スイッチング素子の電位変動するエミツタ(交流出力端子OUT)に接続された補助直流電源(ドライブ電源)E1のもとで動作し、半導体スイッチング素子を直接駆動する信号を作るためのRSラッチ15などのロジック回路へ、この補助直流電源E1の正極に一端が接続された抵抗3,4を負荷とし、ソース(又はエミツタ)を共通電位COMに接続された高耐圧トランジスタ1,2から、その導通による負荷抵抗3,4の電圧降下の信号として、それぞれパルスのオン信号25,オフ信号26を送るレベルシフト回路において、第1発明によれば、交流出力端子OUTのdV/dt等に基づき2つの負荷抵抗3,4から高耐圧トランジスタ1,2のソース・ドレイン間容量に流れる充電電流により、負荷抵抗3,4に同時に発生する電圧降下の信号を、この2つの抵抗3,4それぞれに作った2つの信号(正規の信号になり得る信号とマスク用信号)のうちのマスク用信号で、互いに相手側抵抗の正規の信号になり得る信号をマスクすることにより、ノイズとして無効とし、ロジック回路へ伝わることを防ぐようにしたので、ノイズパルスの時間幅の長短に関係なく、ロジック回路の誤動作を防止できると共に、従来用いたローパスフィルタが不要となるため、レベルシフト回路での遅れ時間を短縮することができ、さらに高耐圧トランジスタが入力するオン/オフ信号のパルス幅を長くしてノイズ信号と区別し易くする必要がないので消費電流を少なくすることができる。
【0051】
【図面の簡単な説明】
【図1】 第1の実施例としてのレベルシフト回路の要部の構成を示す回路図
【図2】 図1のレベルシフト回路の各部の波形図
【図3】 第2の実施例としてのレベルシフト回路の要部の構成を示す回路図
【図4】 図3のレベルシフト回路の各部の波形図
【図5】 参考例としてのレベルシフト回路の要部の構成を示す回路図
【図6】 図5の動作説明用の特性図
【図7】 従来のレベルシフト回路の構成例を示す回路図
【図8】 従来のレベルシフト回路の問題点を説明するための特性図
【符号の説明】
1,2 高耐圧MOSFET
3,4 負荷抵抗
5,6 定電圧ダイオード
7〜12 NOT回路
13,14 NOR回路
15 RSフリップフロップ(RS−FF,RSラッチ)
16 ドライバ
17,18 出力IGBT
20 ドライバ
21 リセット端子
23 ディレイ回路
25(25−1,25−2) オン信号
26(26−1,26−2) オフ信号
27,28 ノイズ信号
32,33 負荷抵抗3,4の負荷直線
40,41 電流負帰還抵抗
42,43 定電圧ダイオード
44〜47 抵抗
48 高耐圧MOSFETのVDS−ID 特性
49 高耐圧MOSFETの電流負帰還時のVDS−ID 特性
51,52 フロントエッジ遅延回路(DL1)
53,54 リヤエッジ遅延回路(DL2)
COM 共通電位
Vdc 主直流電源
OUT 交流出力端子
E1,E2 補助直流電源(ドライバ電源)
Vcc1 補助直流電源E1の正極ライン
Vcc2 補助直流電源E2の正極ライン
Claims (6)
- 電位の基準となる電極が共通電位に接続され、この電位基準電極と制御電極との間に導通用信号を入力する期間、電位基準電極と主電極との間が導通状態となる第1,第2の2つの可制御半導体素子と、
一極が共通電位と所定の高電位との間で変動する外部回路の所定の部位に接続され、この二電位間の電圧より低い電圧を持つ直流電源と、
この直流電源の他極に一端を接続され、他端をそれぞれ第1,第2の可制御半導体素子の主電極に接続された第1,第2の2つの負荷抵抗と、
前記直流電源のもとで作動するロジック回路とを備え、
第1,第2の可制御半導体素子の制御電極のそれぞれにタイミングを異にしてパルス状の導通用信号を入力し、このときの可制御半導体素子の前記導通によって前記第1,第2の負荷抵抗に生ずるパルス状の電圧降下を信号として前記ロジック回路に伝えるレベルシフト回路において、
第1,第2の負荷抵抗に同時にパルス状の電圧降下が生じたときは、この電圧降下の信号を前記ロジック回路へ伝えることを防止する信号無効化手段を備えたことを特徴とするレベルシフト回路。 - 請求項1に記載のレベルシフト回路において、
前記信号無効化手段が、前記ロジック回路へ伝える第1の負荷抵抗の電圧降下の信号を、第2の負荷抵抗の電圧降下に基づき生成したマスク用信号によってマスクし、同じく前記ロジック回路へ伝える第2の負荷抵抗の電圧降下の信号を、第1の負荷抵抗の電圧降下に基づき生成したマスク用信号によってマスクするものであることを特徴とするレベルシフト回路。 - 請求項2に記載のレベルシフト回路において、
前記信号無効化手段が、前記負荷抵抗の電圧降下を検出してパルスを生成する際のしきい値を、ロジック回路へ伝える信号のパルスを生成する際のしきい値と、マスク用信号のパルスを生成する際のしきい値とで異なるようにし、ロジック回路へ伝える信号のパルス幅をマスク用信号のパルス幅が完全に覆うようにして前記のマスクを行うようにしたことを特徴とするレベルシフト回路。 - 請求項2に記載のレベルシフト回路において、
前記信号無効化手段が、前記負荷抵抗の電圧降下を検出して生成した原パルス信号の前縁を遅延して前記ロジック回路へ伝える信号とし、この原パルス信号の後縁を遅延してマスク用信号として前記のマスクを行うようにしたことを特徴とするレベルシフト回路。 - 請求項3又は4に記載のレベルシフト回路において、
前記信号無効化手段が、前記ロジック回路へ伝える信号とマスク用信号との生成の差異をなくして前記のマスクを行うようにし、さらにマスクしきれずに残った信号をローパスフィルタを介して取り除くようにしたことを特徴とするレベルシフト回路。 - 請求項1ないし5のいずれかに記載のレベルシフト回路において、外部回路の半導体スイッチング素子をオン/オフ駆動するものであることを特徴とするレベルシフト回路。
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