JP5716012B2 - スイッチング特性を改善した抵抗スイッチングメモリ素子 - Google Patents
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Description
本出願は、「不純物添加シリコン電極を含む抵抗スイッチングメモリ素子」と題され、2009年4月10日に出願された米国仮出願番号第61/168,534号、「不純物添加シリコン電極を含む抵抗スイッチングメモリ素子」と題され、2009年10月29日に出願された米国ユーティリティ出願番号第12/608,934号、「スイッチング特性を改善した抵抗スイッチングメモリ素子」と題され、2009年10月30日に出願された米国ユーティリティ出願番号第12/610,236号、および「スイッチング特性を改善した抵抗スイッチングメモリ素子」と題され、2010年2月12日に出願された米国ユーティリティ出願番号第12/705,474号に対する優先権を主張し、すべての文献は参考文献として本明細書に援用される。
I. スイッチング操作
II. メモリ構造
A. メモリアレイ
B. メモリ素子
1. MIM構造
a. スイッチング層
b. カップリング層
c. 界面層
d. 電極
2. 選択素子
3. 極性のスイッチング
4. 形成電圧の極性
5. 他の特性
6. 3Dメモリ構造
7. 界面層および酸素空孔
III. メモリ操作
IV. 材料
A. スイッチング層のための高バンドギャップの材料
B. カップリング層材料
C. 電極
D. 材料系
VI. 代表的なデータ
A. スイッチング特性
B. 界面層
D、カップリング層の厚さおよびスイッチング収率
VII. 代表的な実施形態
基板上に第1の電極を堆積させるステップと、
原子層堆積(ALD)を用いて、前記第1の電極の表面に金属酸化物を含むスイッチング層を堆積させるステップであって、
摂氏40度を超えた状態で前駆物質を保持するステップと、
前記前駆物質を基板に導入するステップと、
摂氏10度未満で酸素源を保持するステップと、
前記酸素源を基板に導入するステップとをさらに含む前記スイッチング層を堆積する前記ステップと、
前記スイッチング層の表面に第2の電極を堆積させるステップとを含むことを規定される。
Claims (22)
- 第1の電極および第2の電極と、
ハフニウム酸化物を含み、第1の厚さを有する、前記第1の電極と前記第2の電極との間のスイッチング層と、
前記スイッチング層と前記第2の電極との間のカップリング層であって、酸化アルミニウムおよび酸化ジルコニウムから構成されるグループから選択される材料を含む前記カップリング層であり、前記第1の厚さの25パーセント未満であって0パーセントよりも大きい第2の厚さを有する前記カップリング層と
を備え、
前記第1の厚さは、20オングストロームと100オングストロームとの間であることを特徴とする抵抗スイッチングメモリ素子。 - 前記第1の電極は、不純物添加シリコンであり、前記メモリ素子は、前記第2の電極にて、共通の電気的基準に関する負のリセット電圧と、前記共通の電気的基準に関する正のセット電圧とを受信するように構成されることを特徴とする請求項1に記載のメモリ素子。
- 前記スイッチング層は、HfO1.2とHfO1.7との間の元素組成を有するハフニウム酸化物原料を含むことを特徴とする請求項1に記載のメモリ素子。
- 前記第1の電極は、n型ポリシリコンであることを特徴とする請求項3に記載のメモリ素子。
- 前記第1の電極および前記第2の電極のうちの少なくとも1つは、前記スイッチング層と同一の最も一般的な酸化状態を有することを特徴とする請求項1に記載のメモリ素子。
- 前記第1の電極と前記スイッチング層との間の界面層であって、10Å未満の厚さを有する前記界面層をさらに備えることを特徴とする請求項1に記載のメモリ素子。
- 前記第2の電極の仕事関数は、前記第1の電極の仕事関数より高く、前記第1の電極は、共通の電気的基準に関する負電圧を有する形成電圧パルスを受信するように構成されることを特徴とする請求項1に記載のメモリ素子。
- 第1の電極および第2の電極と、
前記第1の電極と前記第2の電極との間のスイッチング層であって、前記スイッチング層は4電子ボルト(eV)を超える第1のバンドギャップを有する第1の金属酸化物を含み、第1の厚さを有する前記スイッチング層と、
前記スイッチング層と前記第2の電極との間のカップリング層であって、前記第1のバンドギャップ以上の第2のバンドギャップを有する第2の金属酸化物を含む前記カップリング層であり、前記第1の厚さの25パーセント未満であって0パーセントよりも大きい第2の厚さを有する前記カップリング層と、
を備え、
前記第1の電極は、不純物添加シリコンと、窒化チタンとから構成されるグループから選択され、
前記第2の電極は、モリブデン窒化物と、酸化モリブデンと、窒化チタンと、タングステンと、タンタル窒化物と、モリブデン窒化物と、酸化モリブデンと、白金と、ルテニウムと、ニッケルと、イリジウムと、酸化イリジウムと、酸化ルテニウムとから構成されるグループから選択されることを特徴とする抵抗スイッチングメモリ素子。 - 前記第1の金属酸化物は、正規組成の60〜95%である酸素濃度を有することを特徴とする請求項8に記載のメモリ素子。
- 前記第1の金属酸化物の第1の金属は、前記第2の金属酸化物の第2の金属の第2の最も一般的な酸化状態とは異なる第1の最も一般的な酸化状態を有することを特徴とする請求項8に記載のメモリ素子。
- 前記第1の金属酸化物の第1の金属および前記第2の金属酸化物の第2の金属は、同一の最も一般的な酸化状態を有することを特徴とする請求項8に記載のメモリ素子。
- 前記第2の金属酸化物の第2の金属は、前記第1の金属酸化物の第1の金属の第1の最も一般的な酸化状態以下である第2の最も一般的な酸化状態を有することを特徴とする請求項8に記載のメモリ素子。
- 前記第1の金属酸化物は、ハフニウム酸化物と、タンタルオキサイドと、酸化アルミニウムと、酸化ジルコニウムと、酸化ランタンと、酸化セリウムと、イットリウム酸化物とから構成されるグループから選択され、
前記第2の金属酸化物は、酸化ジルコニウムと、酸化アルミニウムとから構成されるグループから選択されること
を特徴とする請求項8に記載のメモリ素子。 - 前記第1の電極は、不純物添加シリコンを含み、前記第1の電極と前記スイッチング層との間の界面層であって、酸化シリコンを含み10Å未満の厚さを有する前記界面層をさらに含むことを特徴とする請求項8に記載のメモリ素子。
- 前記第1の電極は、チタンケイ化物と、コバルトケイ化物と、ニッケルケイ化物と、パラジウムケイ化物と、白金ケイ化物とから構成されるグループから選択されたケイ化物を含むことを特徴とする請求項8に記載のメモリ素子。
- 基板上に第1の電極を堆積させるステップと、
原子層堆積(ALD)を用いて、前記第1の電極の表面に金属酸化物を含むスイッチング層を堆積させるステップであって、
摂氏40度を超えた状態かつ摂氏50度を超えない状態で前駆物質を保持するステップと、
前記前駆物質を基板に導入するステップと、
摂氏10度未満かつ摂氏0度より高い状態で酸素源を保持するステップと、
前記酸素源を基板に導入するステップとをさらに含む前記スイッチング層を堆積する前記ステップと、
前記スイッチング層の表面に第2の電極を堆積させるステップと
を含むことを特徴とする抵抗スイッチングメモリ素子を形成する方法。 - 前記酸素源は、水蒸気と、イソプロピルアルコール(IPA)と、エタノールとのうちの少なくとも1つであることを特徴とする請求項16に記載の方法。
- 前記金属酸化物は、ハフニウム酸化物と、タンタルオキサイドと、酸化アルミニウムと、イットリウム酸化物と、酸化ジルコニウムとから構成されるグループから選択されることを特徴とする請求項16に記載の方法。
- 前記金属酸化物は、正規組成の60〜95パーセントである酸素濃度を有することを特徴とする請求項16に記載の方法。
- 前記ALDのための堆積温度は、摂氏250度未満であることを特徴とする請求項16に記載の方法。
- 物理気相堆積(PVD)を用いて前記第1の電極の表面に物理気相堆積層を堆積させることをさらに含み、前記スイッチング層は、前記PVD層上に堆積され、前記PVD層は、前記スイッチング層と同一の材料を含むことを特徴とする請求項16に記載の方法。
- 前記スイッチング層の表面にカップリング層を堆積させるステップであって、前記カップリング層は前記スイッチング層の厚さの25パーセント未満である厚さを有するステップをさらに含むことを特徴とする請求項16に記載の方法。
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