JP5590842B2 - 半導体記憶装置および半導体記憶装置の制御方法 - Google Patents

Description

本発明は、半導体記憶装置および半導体記憶装置の制御方法に関し、とくにアンチヒューズ素子を含む半導体記憶装置および半導体記憶装置の制御方法に関する。

近年、たとえばトランジスタ等により構成されるアンチヒューズ素子を用いたアンチヒューズ型メモリが知られている。アンチヒューズ型メモリへの書き込み（プログラム）は、アンチヒューズ素子のゲート絶縁膜を破壊することで、ゲート電極と基板表面の拡散領域とを電気的に接続することにより行われる。

しかし、プロセスばらつきやアンチヒューズ素子破壊後の電流量のばらつきにより、アンチヒューズ素子のプログラム状態の判定が正確に行えないという課題があった。

特許文献１（特開２００７−０８０３０２号公報）には、各一端が共通に接続された第１および第２のアンチヒューズ素子と、前記スイッチ素子の一端に入力端が接続され、前記第１および第２のアンチヒューズ素子からの読み出しデータを検知するセンスアンプ回路とを含む半導体集積回路が記載されている。これにより、読み出し時には２つのアンチヒューズ素子が同時に機能するので、２つのアンチヒューズ素子がそれぞれ破壊されている場合には充分な読み出し電流が確保される。したがって、プロセスばらつきやアンチヒューズ素子破壊後の電流量のばらつきに左右されることなく、安定的に破壊／非破壊状態を判定することができる、とされている。

特開２００７−０８０３０２号公報

しかし、特許文献１に記載された技術では、第１および第２のアンチヒューズ素子は、アンチヒューズ素子を破壊して電気的に接続するプログラムの際、アンチヒューズ素子が一つずつ選択され、選択されたアンチヒューズ素子が破壊されている。そのため、プログラム時間が長くなり、テストコストが高くなるという欠点がある。

そこで、本発明者等は、複数のアンチヒューズ素子に同時にプログラムすることを検討した。しかし、以下のような問題があることを見出した。アンチヒューズ型メモリは、たとえば、それぞれ一つのアンチヒューズ素子を含む複数のメモリセルがマトリクスに配置されたメモリセルアレイ構造に形成される。ここで、各メモリセルは、アンチヒューズ素子と、当該アンチヒューズ素子を選択するスイッチである選択トランジスタとを含む。このような構成において、複数のアンチヒューズ素子を同時に破壊しようとすると、プログラム電流による電位降下により、所望のプログラム電圧が選択セルに印加されなくなるおそれがある。

この状態を図７を参照して説明する。
図７では、複数のアンチヒューズ素子が基板（Ｐ−ｓｕｂ）上に形成された構成を示す。ここで、複数のアンチヒューズ素子を同時に選択し、同時にプログラムする場合、各アンチヒューズ素子のゲート電極にプログラム電圧（６．５Ｖ）が印加される。このとき、破壊が生じたアンチヒューズ素子では、ゲート絶縁膜破壊箇所とソース（Ｎ＋）との間のチャネルでホットキャリアが生成し、アンチヒューズ素子から基板に正孔が注入される。そのため、複数のアンチヒューズ素子を同時に破壊しようとすると、基板に注入された正孔により基板電位が大幅に上昇する。これにより、破壊が生じていない他のアンチヒューズ素子において、ゲート電極と基板との電位差が小さくなり、所望のプログラム電圧が印加されない状態となり、破壊を良好に行えなくなることがある。このように、従来、複数のアンチヒューズ素子を同時にプログラムするのが困難だった。

本発明によれば、
表面に第１導電型の領域と前記第１導電型とは逆の第２導電型の領域とが形成された基板上に形成され、それぞれトランジスタにより構成される第１のアンチヒューズ素子および第２のアンチヒューズ素子を含み、
前記第１のアンチヒューズ素子および前記第２のアンチヒューズ素子は、同時にプログラム可能に構成され、
前記第１のアンチヒューズ素子および前記第２のアンチヒューズ素子は、それぞれ、前記基板上の前記第１導電型の第１の領域および第２の領域に形成され、前記第１の領域と前記第２の領域との間には、当該記第１の領域と当該第２の領域とを分離する前記第２導電型の第３の領域が形成された半導体記憶装置が提供される。

本発明によれば、
基板上の第１導電型の第１の領域および前記第２の領域にそれぞれ形成され、それぞれトランジスタにより構成される第１のアンチヒューズ素子および第２のアンチヒューズ素子を含み、前記第１の領域と前記第２の領域との間に、当該記第１の領域と当該第２の領域とを分離する、前記第１導電型とは逆の第２導電型の第３の領域が形成された半導体記憶装置の制御方法であって、
前記第１のアンチヒューズ素子および前記第２のアンチヒューズ素子を同時にプログラムする工程を含む半導体記憶装置の制御方法が提供される。

図７を参照して上述したように、プログラム時に複数のアンチヒューズ素子のゲート電圧にプログラム電圧が印加されると、正孔による比較的大きな基板電流が流れ、基板電位が変動する。ここで、同時にプログラムするメモリセル数が増えると、基板電流が増大してしまう。

しかし、本発明の構成によれば、同時にプログラムされる第１のアンチヒューズ素子および第２のアンチヒューズ素子がそれぞれ形成された第１導電型の第１の領域および第２の領域が、導電型が異なる第２導電型の第３の領域で分離されている。そのため、たとえば第１のアンチヒューズ素子で、ゲート絶縁膜の破壊が生じてホットキャリアが生成し、第１のアンチヒューズ素子から第１の領域に正孔が注入された場合でも第２の領域の電位の上昇を防ぐことができる。また、第２のアンチヒューズ素子の影響による第１の領域の電位の上昇も防ぐことができる。そのため、各アンチヒューズ素子において、他のアンチヒューズ素子の影響を受けることなく、ゲート電極と基板との間の電位差を所望の値に保つことができ、アンチヒューズ素子に所望のプログラム電圧が印加され、複数のアンチヒューズ素子を同時に良好にプログラムすることができる。これにより、実質的なプログラム時間の短縮、テストコストの削減が可能になる。

なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本発明によれば、複数のアンチヒューズ素子を同時にプログラムして処理速度を短縮することができる。

本発明の実施の形態における半導体記憶装置の構成の一例を示す回路図である。 本発明の実施の形態における半導体記憶装置の構成の一例を示す断面図である。 本発明の実施の形態における半導体記憶装置の構成の一例を示す回路図である。 本発明の実施の形態におけるアンチヒューズ素子を含む回路構成の一例を示す図である。 本発明の実施の形態におけるアンチヒューズ素子を含む回路構成の他の例を示す図である。 本発明の実施の形態における半導体記憶装置の構成の他の例を示す断面図である。 複数のアンチヒューズ素子を同時にプログラムする際の問題点を示す図である。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様の構成要素には同様の符号を付し、適宜説明を省略する。

図１は、本実施の形態における半導体記憶装置の構成の一例を示す回路図である。図２は、図１のＡ−Ａ’線に対応する箇所のレイアウト図の断面図である。図１および図２は、アンチヒューズ素子に所定のプログラム電圧を印加してプログラムする際の状態を示す図である。
本実施の形態において、半導体記憶装置１００は、表面に第１導電型の領域と第２導電型の領域とが形成された基板１０２を含む。本実施の形態において、基板１０２上には、それぞれゲート幅方向に延在する第１導電型のウェルと第２導電型のウェルとが、交互にストライプ状に配置されている。具体的には、基板１０２表面には、Ｎウェル１２０、Ｐウェル１３０、Ｎウェル１２２、Ｐウェル１３２、Ｎウェル１２４、およびＰウェル１３４がこの順で形成されている。なお、本実施の形態において、第１導電型をＰ型、第２導電型をＮ型とするが、他の例において、これらは逆とすることもできる。基板１０２は、たとえば、シリコン基板等の半導体基板とすることができる。基板１０２は、たとえばＰ型とすることができる。

本実施の形態において、半導体記憶装置１００は、それぞれ、トランジスタにより構成されるアンチヒューズ素子と、当該アンチヒューズ素子に接続され、当該アンチヒューズ素子を選択するスイッチとして機能する選択トランジスタと、を含むメモリセルがマトリクス状に配置されたメモリセルアレイを含む。これらのメモリセルは、基板１０２上に形成されている。

図１では、図中横方向をｘ方向、縦方向をｙ方向とする。ここで、ｘ方向には、メモリセルＣ１、メモリセルＣ２、およびメモリセルＣ３が配置されている。また、メモリセルＣ１、メモリセルＣ２、およびメモリセルＣ３の下には、これらに並行してｘ方向にメモリセルＣ４、メモリセルＣ５、およびメモリセルＣ６が配置されている。つまり、メモリセルＣ１とメモリセルＣ４、メモリセルＣ２とメモリセルＣ５、メモリセルＣ３とメモリセルＣ６は、それぞれｙ方向に隣接して配置されている。なお、ここでは、６つのメモリセルしか示していないが、半導体記憶装置１００は、さらに多くのメモリセルを含むことができる。

たとえば、メモリセルＣ１は、アンチヒューズ素子Ａ_１と、アンチヒューズ素子Ａ_１に接続された選択トランジスタＴｒ_１とを含む。メモリセルＣ２〜メモリセルＣ６も、メモリセルＣ１と同様の構成を有し、それぞれアンチヒューズ素子Ａ_２〜Ａ_６と選択トランジスタＴｒ_２〜Ｔｒ_６とを含む。

同じｙ列に形成されたメモリセルＣ１およびメモリセルＣ４にそれぞれ含まれる選択トランジスタＴｒ_１および選択トランジスタＴｒ_４は、ソース・ドレインの一方が、同じデジット線Ｄ_１に接続される。同様に、同じｙ列に形成されたメモリセルＣ２およびメモリセルＣ５にそれぞれ含まれる選択トランジスタＴｒ_２および選択トランジスタＴｒ_５は、ソース・ドレインの一方が、同じデジット線Ｄ_２に接続される。同様に、同じｙ列に形成されたメモリセルＣ３およびメモリセルＣ６にそれぞれ含まれる選択トランジスタＴｒ_３および選択トランジスタＴｒ_６は、ソース・ドレインの一方が、同じデジット線Ｄ_３に接続される。

なお、各選択トランジスタのソース・ドレインの他方は、それぞれ対応するアンチヒューズ素子のゲート電極に接続されている。

また、同じｘ列に形成されたメモリセルＣ１、メモリセルＣ２、およびメモリセルＣ３にそれぞれ含まれる選択トランジスタＴｒ_１、選択トランジスタＴｒ_２、および選択トランジスタＴｒ_３のゲート電極には、同じワード線Ｗ_１が接続される。同様に、同じｘ列に形成されたメモリセルＣ４、メモリセルＣ５、およびメモリセルＣ６にそれぞれ含まれる選択トランジスタＴｒ_４、選択トランジスタＴｒ_５、および選択トランジスタＴｒ_６のゲート電極には、同じワード線Ｗ_２が接続される。

また、各メモリセルにおいて、アンチヒューズ素子は、基板１０２上のＰウェル（第１導電型の領域）に形成される。本実施の形態において、各メモリセルのアンチヒューズ素子は、Ｎ型のトランジスタ（ＮＭＯＳ）とすることができる。なお、アンチヒューズ素子のゲート絶縁膜は、たとえば選択トランジスタ等の通常のトランジスタのゲート絶縁膜の膜厚よりも薄い構成とすることができる。これにより、アンチヒューズ素子のゲート電極１１０に所定のプログラム電圧を印加することにより、ゲート絶縁膜が破壊され、ゲート電極がソース・ドレインと導通してプログラムされる。なお、プログラム時には、アンチヒューズ素子のソース・ドレインの一方（ここではドレイン１０６）には所定の電圧Ｖｓｓが印加される。また、複数のアンチヒューズ素子のソース・ドレインの他方（ここではソース１０８）がソース線ＳＬに接続されている。

一方、本実施の形態において、選択トランジスタは、アンチヒューズ素子と逆導電型のトランジスタとすることができる。本実施の形態において、各メモリセルにおいて、選択トランジスタは、基板１０２上のＮウェル（第２導電型の領域）に形成される。本実施の形態において、各メモリセルの選択トランジスタ(Ｔｒ_１〜Ｔｒ_６)は、Ｐ型のトランジスタ（ＰＭＯＳ）とすることができる。

本実施の形態において、アンチヒューズ素子Ａ_１とアンチヒューズ素子Ａ_４とは、同じＰウェル１３０上に形成されている。同様に、アンチヒューズ素子Ａ_２とアンチヒューズ素子Ａ_５とは、Ｐウェル１３２上に、アンチヒューズ素子Ａ_３とアンチヒューズ素子Ａ_６とは、Ｐウェル１３４上に形成されている。また、選択トランジスタＴｒ_１と選択トランジスタＴｒ_４とは、Ｎウェル１２０上に、選択トランジスタＴｒ_２と選択トランジスタＴｒ_５とは、Ｎウェル１２２上に、選択トランジスタＴｒ_３と選択トランジスタＴｒ_６とは、Ｎウェル１２４上にそれぞれ形成されている。

なお、図１では図示を省略しているが、互いに隣接するＰウェルとＮウェルとは、それぞれ素子分離絶縁膜１０４（図２参照）で分離されている。また、図２では、選択トランジスタＴｒ_１、選択トランジスタＴｒ_２、および選択トランジスタＴｒ_３の図示を省略している。

本実施の形態において、半導体記憶装置１００は、間をＮウェルで分離された異なるＰウェル上に形成された複数のアンチヒューズ素子を同時にプログラム可能に構成される。本実施の形態において、半導体記憶装置１００は、アンチヒューズ素子Ａ_１（第１のアンチヒューズ素子）およびアンチヒューズ素子Ａ_３（第２のアンチヒューズ素子）を同時にプログラム可能に構成される。本実施の形態において、選択トランジスタＴｒ_１（第１の選択トランジスタ）と選択トランジスタＴｒ_３（第２の選択トランジスタ）とが同時にオンとされ、アンチヒューズ素子Ａ_１とアンチヒューズ素子Ａ_３とが同時にプログラム可能に構成される。ここでは、同じワード線（Ｗ_１）により制御されるとともに、異なるデジット線（Ｄ_１、Ｄ_３）に接続された複数のアンチヒューズ素子（Ａ_１、Ａ_３）を同時にプログラムする構成とすることができる。これにより、ワード線に印加する電圧を切り替えるタイミングで、複数のアンチヒューズ素子を同時にプログラムすることができる。

具体的な構成を説明する。ここでは、アンチヒューズのプログラム（書き込み）処理について説明する。
半導体記憶装置１００は、選択トランジスタＴｒ_１のゲート電極と選択トランジスタＴｒ_３のゲート電極とを同時にオンとして、アンチヒューズ素子Ａ_１のゲート電極およびアンチヒューズ素子Ａ_３のゲート電極に同時に所定のプログラム電圧を印加可能に構成された選択回路を含む。選択回路は、ワード線Ｗ_１に、選択トランジスタＴｒ_１および選択トランジスタＴｒ_３をオンとする所定の電圧を印加するとともに、アンチヒューズ素子Ａ_１のゲート電極およびアンチヒューズ素子Ａ_３のゲート電極に同時に所定のプログラム電圧が印加されるように、デジット線Ｄ_１（第１のデジット線）およびデジット線Ｄ_３（第２のデジット線）に同時に所定の電圧を印加可能に構成される。

本実施の形態において、選択回路は、Ｙ選択回路１５０と、Ｘデコーダ１６０と、ウェル選択回路１７０と、電圧発生回路１８０とにより構成することができる。

電圧発生回路１８０は、所定のプログラム電圧Ｖｐｐを発生し、当該プログラム電圧Ｖｐｐを、それぞれ電圧供給ライン１５２、電圧供給ライン１６２、および電圧供給ライン１７２を介してＹ選択回路１５０、Ｘデコーダ１６０、およびウェル選択回路１７０に供給する。

Ｙ選択回路１５０は、各ｙ列のデジット線に、プログラム電圧Ｖｐｐまたはグランド電圧ＧＮＤを印加する。本実施の形態において、Ｙ選択回路１５０は、プログラム電圧Ｖｐｐを印加する対象のデジット線を選択するためのｙスイッチを含む。ｙスイッチは、デジット線毎に設けられる。ここで、ｙスイッチは、トランジスタにより構成することができる。

具体的には、Ｙ選択回路１５０は、デジット線Ｄ_１の一端に接続されたデジット線選択トランジスタ１５４、デジット線Ｄ_２の一端に接続されたデジット線選択トランジスタ１５６、およびデジット線Ｄ_３の一端に接続されたデジット線選択トランジスタ１５８を含む。本実施の形態において、各デジット線選択トランジスタ(１５４、１５６、１５８)は、Ｐ型トランジスタ(ＰＭＯＳ)とすることができる。これにより、デジット線選択トランジスタが、アンチヒューズ素子のプログラム時の負荷抵抗としても機能する。そのため、プログラム電圧Ｖｐｐの供給源である電圧発生回路１８０から各デジット線選択トランジスタまでの抵抗を充分低く設計することにより、複数のデジット線に同時にプログラム電圧を印加しても、プログラム電流による電圧発生回路１８０から各デジット線選択トランジスタまでの電位降下を抑えることができる。

このような構成のＹ選択回路１５０において、デジット線選択トランジスタ１５４、デジット線選択トランジスタ１５６、およびデジット線選択トランジスタ１５８のソース・ドレインの一方には、電圧発生回路１８０から供給されるプログラム電圧Ｖｐｐが印加されている。各デジット線選択トランジスタは、ゲート電極にグランド電圧ＧＮＤが印加されるとオンとなる。オンとなったデジット線選択トランジスタのソース・ドレインの他方に接続されたデジット線には、プログラム電圧Ｖｐｐが供給される。一方、デジット線選択トランジスタがオフの状態では、当該デジット線選択トランジスタのソース・ドレインの他方に接続されたデジット線には、グランド電圧ＧＮＤが印加されている。

Ｘデコーダ１６０は、各ｘ列のワード線に、プログラム電圧Ｖｐｐまたはグランド電圧ＧＮＤを印加する。ここで、図示していないが、Ｘデコーダ１６０は、各列の選択トランジスタを選択するためのｘスイッチを含む。ｘスイッチは、ワード線毎に設けられる。ｘスイッチは、トランジスタにより構成することができる。この場合、トランジスタは、Ｎ型でもＰ型でもいずれとすることもできる。Ｘデコーダ１６０は、プログラムする対象の選択トランジスタが含まれるｘ列のワード線には、当該ｘ列の選択トランジスタをオンとするために、グランド電圧ＧＮＤを印加する。また、Ｘデコーダ１６０は、プログラムする対象の選択トランジスタが含まれないｘ列のワード線には、プログラム電圧Ｖｐｐを印加する。

ウェル選択回路１７０は、各Ｎウェル１２０〜１２４にプログラム電圧Ｖｐｐまたはグランド電圧ＧＮＤを印加する。ここで、図示していないが、ウェル選択回路１７０は、各Ｎウェル１２０〜１２４にプログラム電圧Ｖｐｐまたはグランド電圧ＧＮＤのいずれを印加するかを選択するスイッチを含む。スイッチは、Ｎウェル毎に設けられる。スイッチは、トランジスタにより構成することができる。この場合、トランジスタは、Ｎ型でもＰ型でもいずれとすることもできる。ウェル選択回路１７０は、プログラムする対象の選択トランジスタが含まれるＮウェルには、プログラム電圧Ｖｐｐを印加する。また、ウェル選択回路１７０は、プログラムする対象の選択トランジスタが含まれないＮウェルには、グランド電圧ＧＮＤを印加する。

このような構成の半導体記憶装置１００において、メモリセルＣ１のアンチヒューズ素子Ａ_１およびメモリセルＣ３のアンチヒューズ素子Ａ_３に所定のプログラム電圧Ｖｐｐが印加され、アンチヒューズ素子Ａ_１およびアンチヒューズ素子Ａ_３が同時にプログラムされるメカニズムを説明する。図１および図２は、このような状態を示す図である。

Ｙ選択回路１５０は、選択対象の選択トランジスタＴｒ_１および選択トランジスタＴｒ_３にそれぞれ接続されたデジット線Ｄ_１およびデジット線Ｄ_３に所定のプログラム電圧Ｖｐｐを印加しておく。また、Ｙ選択回路１５０は、選択対象の選択トランジスタが接続されていないデジット線（デジット線Ｄ_２を含む）にグランド電圧ＧＮＤを印加しておく。

具体的には、デジット線選択トランジスタ１５４、デジット線選択トランジスタ１５６、デジット線選択トランジスタ１５８のソース・ドレインの一方（デジット線選択トランジスタがデジット線と接続される側と反対側）には、それぞれ、所定のプログラム電圧Ｖｐｐを印加しておく。

このような状態で、デジット線選択トランジスタ１５４およびデジット線選択トランジスタ１５８のゲート電極には、これらをオンとするためのグランド電圧ＧＮＤを印加する。一方、選択対象の選択トランジスタが接続されていないデジット線（デジット線Ｄ_２を含む）に接続されたデジット線選択トランジスタ（デジット線選択トランジスタ１５６を含む）のゲート電極には、プログラム電圧Ｖｐｐが印加される。そのため、ゲート電極にプログラム電圧Ｖｐｐが印加され、デジット線選択トランジスタ１５６等のデジット線選択トランジスタはオフの状態を保つ。なお、ここで、デジット線選択トランジスタ１５４とデジット線選択トランジスタ１５８とには、共通のゲート電極が接続された構成を示しているが、デジット線選択トランジスタ１５４とデジット線選択トランジスタ１５８とにはゲート電極が個別に設けられた構成として、両方のゲート電極に同時にこれらをオンとするためのグランド電圧ＧＮＤが印加されるような構成とすることもできる。

以上の処理により、デジット線Ｄ_１およびデジット線Ｄ_３にはプログラム電圧Ｖｐｐが印加され、デジット線Ｄ_２等他のデジット線にはグランド電圧ＧＮＤが印加された状態となる。なお、この段階では、Ｘデコーダ１６０は、いずれのワード線に対しても、プログラム電圧Ｖｐｐが印加されるようにしている。これにより、いずれの選択トランジスタもオンとなっておらず、いずれのアンチヒューズ素子もプログラムされていない状態を保っている。

また、ウェル選択回路１７０は、選択対象の選択トランジスタＴｒ_１および選択トランジスタＴｒ_３が形成されたＮウェル１２０およびＮウェル１２４には、それぞれ、所定のプログラム電圧Ｖｐｐを印加しておく。このとき、選択対象の選択トランジスタが形成されていないＮウェル１２２には、グランド電圧ＧＮＤを印加しておく。これにより、後述するように、Ｐウェル１３０とＰウェル１３４との電気的分離を良好に行うことができる。

このような状態で、Ｘデコーダ１６０において、選択対象の選択トランジスタＴｒ_１および選択トランジスタＴｒ_３が接続されたワード線Ｗ_１にのみ選択的にグランド電圧ＧＮＤを印加する。これにより、ワード線Ｗ_１にゲート電極が接続された選択トランジスタのみがオンとなる。ここで、デジット線Ｄ_１およびデジット線Ｄ_３には、プログラム電圧Ｖｐｐが印加されているので、アンチヒューズ素子Ａ_１およびアンチヒューズ素子Ａ_３のゲート電極には、プログラム電圧Ｖｐｐが印加され、これらのゲート絶縁膜が破壊される。これにより、アンチヒューズ素子Ａ_１およびアンチヒューズ素子Ａ_３のゲート電極がソース・ドレイン等と導通し、プログラムされた状態となる。

このとき、選択トランジスタＴｒ_２もオンとなるが、デジット線Ｄ_２にはグランド電圧ＧＮＤが印加されているので、アンチヒューズ素子Ａ_２のゲート電圧にはグランド電圧ＧＮＤが印加され、アンチヒューズ素子Ａ_２にはプログラムがされない。以上の処理により、所望の複数のアンチヒューズ素子に選択的に同時にプログラムを行うことができる。以上で、アンチヒューズのプログラム（書き込み）処理が終了する。

次に、本実施の形態における半導体記憶装置１００の効果を説明する。
以下、図２も参照して説明する。図７を参照して上述したように、プログラム時に複数のアンチヒューズ素子のゲート電圧にプログラム電圧Ｖｐｐが印加されると、正孔による比較的大きな基板電流が流れ、Ｐウェルの電位が変動する。ここで、同時にプログラムするメモリセル数が増えると、基板電流が増大してしまう。

しかし、本実施の形態においては、同時にプログラムされるアンチヒューズ素子が、導電型が異なるＮウェル（ここではＮウェル１２２やＮウェル１２４）で分離されており、Ｐウェル１３０とＰウェル１３４とが電気的に分離されている。そのため、たとえばアンチヒューズ素子Ａ_１で、ゲート絶縁膜の破壊が生じてホットキャリアが生成し、アンチヒューズ素子Ａ_１からＰウェル１３０に正孔が注入された場合でもＰウェル１３４の電位の上昇を防ぐことができる。また、アンチヒューズ素子Ａ_３によるＰウェル１３０の電位の上昇も防ぐことができる。そのため、各アンチヒューズ素子において、他のアンチヒューズ素子の影響を受けることなく、ゲート電極と基板（Ｐウェル）との間の電位差を所望の値に保つことができ、アンチヒューズ素子に所望のプログラム電圧が印加され、複数のアンチヒューズ素子を同時に良好にプログラムすることができる。これにより、実質的なプログラム時間の短縮、テストコストの削減が可能になる。

さらに、本実施の形態において、同時にプログラムされるアンチヒューズ素子Ａ_１およびアンチヒューズ素子Ａ_３がそれぞれ含まれるメモリセルＣ１およびメモリセルＣ３の間には、プログラムされないメモリセルＣ２が形成されており、メモリセルＣ２のＮウェル１２２には、グランド電圧ＧＮＤが印加されている。つまり、アンチヒューズ素子Ａ_１およびアンチヒューズ素子Ａ_３がそれぞれ形成されたＰウェル１３０とＰウェル１３４との間に、グランド電圧ＧＮＤが印加された逆導電型のＮウェル１２２が形成されている。そのため、Ｐウェル１３０とＰウェル１３４との間の電気的な分離をより良好に行うことができる。

なお、本実施の形態においては、間にメモリセルＣ２が設けられたメモリセルＣ１とメモリセルＣ３のアンチヒューズ素子を同時にプログラムする例を示したが、互いに隣接するメモリセルＣ１とメモリセルＣ２とを同時にプログラムする構成とすることもできる。このような構成を図６に示す。この場合も、図６に示すように、同時にプログラムされるアンチヒューズ素子Ａ_１およびアンチヒューズ素子Ａ_２がそれぞれ形成されたＰウェル１３０およびＰウェル１３２が、逆導電型のＮウェル１２２で分離された構成となっているので、一方のアンチヒューズ素子の影響による他方のアンチヒューズ素子が形成されたＰウェルの電位の上昇を防ぐことができ、良好にプログラムすることができる。
なお、互いに隣接するメモリセルＣ１とメモリセルＣ２とを同時にプログラムする構成とした場合は、Ｙ選択回路１５０の構成が図１に示したものとは異なり、デジット線選択トランジスタ１５４とデジット線選択トランジスタ１５６とに共通のゲート電極が接続された構成とすることができる。また、この場合も、デジット線選択トランジスタ１５４とデジット線選択トランジスタ１５６とにはゲート電極が個別に設けられた構成として、両方のゲート電極に同時にこれらをオンとするためのグランド電圧ＧＮＤが印加されるような構成とすることもできる。

次に、本実施の形態における半導体記憶装置１００におけるアンチヒューズ素子のプログラム状態の読み出し方法を説明する。
図３は、アンチヒューズ素子のプログラム状態を読み出す際の状態を示す図である。
本実施の形態において、半導体記憶装置１００は、以上のように同時にプログラムされた複数のアンチヒューズ素子のプログラム状態を同時に読み出す読出回路を有する。

本実施の形態において、読出回路は、Ｙ選択回路１５１と、Ｘデコーダ１６０と、ウェル選択回路１７０と、電圧発生回路１８０とにより構成することができる。

ここで、電圧発生回路１８０は、所定の読出電圧Ｖｗｒを発生し、それぞれ電圧供給ライン１８２、電圧供給ライン１６２、および電圧供給ライン１７２を介して当該読出電圧ＶｗｒをＹ選択回路１５１、Ｘデコーダ１６０、およびウェル選択回路１７０に供給する。Ｘデコーダ１６０およびウェル選択回路１７０は、電圧発生回路１８０から入力する電圧および出力する電圧がプログラム電圧Ｖｐｐから読出電圧Ｖｗｒに変わっただけで、図１を参照して説明したのと同様の構成とすることができる。

Ｙ選択回路１５１は、各ｙ列のデジット線に、読出電圧Ｖｗｒまたはグランド電圧ＧＮＤを印加する。本実施の形態において、Ｙ選択回路１５１は、読出電圧Ｖｗｒを印加する対象のデジット線を選択するためのｙスイッチを含む。ｙスイッチは、デジット線毎に設けられる。ここで、ｙスイッチは、トランジスタにより構成することができる。Ｙ選択回路１５１のｙスイッチは、Ｙ選択回路１５０のｙスイッチと同様、Ｐ型トランジスタとすることもできるが、Ｎ型トランジスタとしてもよい。

このような構成の半導体記憶装置１００において、メモリセルＣ１のアンチヒューズ素子Ａ_１およびメモリセルＣ３のアンチヒューズ素子Ａ_３に所定の読出電圧Ｖｗｒが印加され、アンチヒューズ素子Ａ_１およびアンチヒューズ素子Ａ_３のプログラム状態が同時に読み出されるメカニズムを説明する。図３は、このような状態を示す図である。

Ｙ選択回路１５１は、選択対象の選択トランジスタＴｒ_１および選択トランジスタＴｒ_３にそれぞれ接続されたデジット線Ｄ_１およびデジット線Ｄ_３に所定の読出電圧Ｖｗｒを印加しておく。また、Ｙ選択回路１５１は、選択対象の選択トランジスタが接続されていないデジット線（デジット線Ｄ_２を含む）にグランド電圧ＧＮＤを印加しておく。なお、この段階では、Ｘデコーダ１６０は、いずれのワード線に対しても、読出電圧Ｖｗｒが印加されるようにしている。これにより、いずれの選択トランジスタもオンとなっておらず、いずれのアンチヒューズ素子からも読出が行われていない状態を保っている。

また、ウェル選択回路１７０は、選択対象の選択トランジスタＴｒ_１および選択トランジスタＴｒ_３が形成されたＮウェル１２０およびＮウェル１２４に、それぞれ、読出電圧Ｖｗｒを印加しておく。このとき、ウェル選択回路１７０は、選択対象の選択トランジスタが形成されていないＮウェル１２２には、グランド電圧ＧＮＤを印加しておく。

このような状態で、Ｘデコーダ１６０において、選択対象のアンチヒューズ素子Ａ_１およびアンチヒューズ素子Ａ_３に接続されたワード線Ｗ_１にのみ選択的にグランド電圧ＧＮＤを印加する。これにより、ワード線Ｗ_１にゲート電極が接続された選択トランジスタのみがオンとなる。ここで、デジット線Ｄ_１およびデジット線Ｄ_３には、読出電圧Ｖｗｒが印加されているので、アンチヒューズ素子Ａ_１およびアンチヒューズ素子Ａ_３のゲート電極には、読出電圧Ｖｗｒが印加され、これらのアンチヒューズ素子のプログラム状態が読み出される。

このとき、選択トランジスタＴｒ_２もオンとなるが、デジット線Ｄ_２にはグランド電圧ＧＮＤが印加されているので、アンチヒューズ素子Ａ_２のゲート電圧にはグランド電圧ＧＮＤが印加され、アンチヒューズ素子Ａ_２からは読出が行われない。

本実施の形態において、アンチヒューズ素子Ａ_１とアンチヒューズ素子Ａ_３とで、プログラム状態を保持するための一つのアンチヒューズを構成することができる。
図４は、本実施の形態におけるアンチヒューズ素子を含む回路構成の一例を示す図である。アンチヒューズ素子Ａ_１およびアンチヒューズ素子Ａ_３は、それぞれ、抵抗１０ａおよび抵抗１０ｂに接続されている。

ここでは、アンチヒューズ素子Ａ_１の読出電流値とアンチヒューズ素子Ａ_３の読出電流値との合計電流値が出力部１８から出力される構成となっている。また、本実施の形態において、半導体記憶装置１００は、出力部１８からの出力電流値に基づき、アンチヒューズのプログラム状態を判定する判定部（不図示）を含むことができる。図４の破線で囲った構成は、Ｙ選択回路１５１に含まれる構成とすることができ、出力部１８からの出力値が図３のセンスアンプ１９０に入力される構成とすることができる。

これにより、たとえばプロセスばらつきやアンチヒューズ素子破壊後の電流量のばらつきにより、一つのアンチヒューズ素子からの読出電流値が小さく、判定しづらいような場合でも、複数のアンチヒューズ素子からの読出電流値の合計電流値で、アンチヒューズのプログラム状態を判定することができるので、プログラム状態の判定を正確に行うことができる。たとえば、一つのアンチヒューズ素子において、何らかの不良により、プログラムを状態にもかかわらず、読出電流値が極端に小さくなった場合でも、他のアンチヒューズ素子からの読出電流値がある程度正常であれば正しい判定を行うことができる。

また、図５は、本実施の形態におけるアンチヒューズ素子を含む回路構成の他の例を示す図である。本例でも、アンチヒューズ素子Ａ_１とアンチヒューズ素子Ａ_３とで、プログラム状態を保持するための一つのアンチヒューズを構成することができる。

ここでは、アンチヒューズ素子Ａ_１の読出電流値とアンチヒューズ素子Ａ_３の読出電流値との論理和が出力部２２から出力される構成となっている。本実施の形態において、半導体記憶装置１００は、アンチヒューズ素子Ａ_１の読出電流値とアンチヒューズ素子Ａ_３の読出電流値とが入力されるＮＯＲゲート２０を含む。ＮＯＲゲート２０からの出力が出力部２２から出力される。本実施の形態において、半導体記憶装置１００は、出力部２２からの出力電流値に基づき、アンチヒューズのプログラム状態を判定する判定部（不図示）を含むことができる。つまり、このような構成において、判定部は、アンチヒューズ素子Ａ_１およびアンチヒューズ素子Ａ_３の少なくともいずれか一方が接続されていたら、アンチヒューズが接続されていると判定することができる。図５の破線で囲った構成は、Ｙ選択回路１５１に含まれる構成とすることができ、出力部２２からの出力値が図３のセンスアンプ１９０に入力される構成とすることができる。

これにより、たとえばプロセスばらつき等により、一つのアンチヒューズ素子のプログラムが良好に行えていない場合でも、同時にプログラムした他のアンチヒューズ素子がプログラムされていれば、一つのアンチヒューズとして、プログラムされたと判定することができるので、プログラム状態の判定を高い精度で行うことができる。

なお、上述したように、図４に示した出力部１８や図５に示した出力部２２からの出力は、センスアンプ１９０に入力される構成とすることができる。判定部は、センスアンプ１９０からの出力値に基づき、アンチヒューズのプログラム状態を判定する構成とすることができる。これにより、電流値を大きくすることができ、良好な判定を行うことができる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

同時にプログラムされる複数のアンチヒューズ素子がそれぞれ形成されたウェルが、逆導電型のウェルで分離された構成となっていれば、以上で説明した構成に限らず、種々の構成とすることができる。たとえば、以上の実施の形態においては、選択トランジスタとアンチヒューズ素子とが異なる導電型のトランジスタにより構成される例を示したが、これらは、同じ導電型のトランジスタで構成することもできる。

また、動作上問題なければ、同時にプログラムされる複数のアンチヒューズ素子がそれぞれ形成されたウェルの間に形成された逆導電型のウェルには、グランド電圧が印加された構成とすることができる。これにより、同時にプログラムされる複数のアンチヒューズ素子がそれぞれ形成されたウェル間の電気的分離を良好に行うことができる。

以下、参考形態の例を付記する。
１． 表面に第１導電型の領域と前記第１導電型とは逆の第２導電型の領域とが形成された基板上に形成され、それぞれトランジスタにより構成される第１のアンチヒューズ素子および第２のアンチヒューズ素子を含み、
前記第１のアンチヒューズ素子および前記第２のアンチヒューズ素子は、同時にプログラム可能に構成され、
前記第１のアンチヒューズ素子および前記第２のアンチヒューズ素子は、それぞれ、前記基板上の前記第１導電型の第１の領域および第２の領域に形成され、前記第１の領域と前記第２の領域との間には、当該記第１の領域と当該第２の領域とを分離する前記第２導電型の第３の領域が形成された半導体記憶装置。
２． １に記載の半導体記憶装置において、
前記第１のアンチヒューズ素子と、当該第１のアンチヒューズ素子に接続され、当該第１のアンチヒューズ素子を選択する第１の選択トランジスタとを含む第１のメモリセルと、
前記第２のアンチヒューズ素子と、当該第２のアンチヒューズ素子に接続され、当該第２のアンチヒューズ素子を選択する第２の選択トランジスタとを含む第２のメモリセルと、
前記第１の選択トランジスタのゲート電極と前記第２の選択トランジスタのゲート電極とを同時にオンとして、前記第１のアンチヒューズ素子のゲート電極および前記第２のアンチヒューズ素子のゲート電極に同時に所定のプログラム電圧を印加可能に構成された選択回路と、
をさらに含む半導体記憶装置。
３． ２に記載の半導体記憶装置において、
前記第１の選択トランジスタのゲート電極および前記第２の選択トランジスタのゲート電極に共通に接続されたワード線と、
前記第１の選択トランジスタのソース・ドレインの一方に接続された第１のデジット線と、
前記第２の選択トランジスタのソース・ドレインの一方に接続された第２のデジット線と、
をさらに含み、
前記第１の選択トランジスタのソース・ドレインの他方は、前記第１のアンチヒューズ素子のゲート電極に接続され、
前記第２の選択トランジスタのソース・ドレインの他方は、前記第２のアンチヒューズ素子のゲート電極に接続され、
前記選択回路は、前記ワード線に前記第１の選択トランジスタのゲート電極と前記第２の選択トランジスタのゲート電極とをオンとする所定の電圧を印加するとともに、前記第１のアンチヒューズ素子のゲート電極および前記第２のアンチヒューズ素子のゲート電極に同時に所定のプログラム電圧が印加されるように、前記第１のデジット線および前記第２のデジット線に、同時に所定の電圧を印加可能に構成された半導体記憶装置。
４． ２または３に記載の半導体記憶装置において、
前記第１の選択トランジスタおよび前記第２の選択トランジスタは、それぞれ、前記基板上の前記第２導電型の第４の領域および第５の領域に形成され、前記第１のアンチヒューズ素子および前記第２のアンチヒューズ素子と逆導電型に形成され、
前記第４の領域および前記第５の領域の少なくともいずれか一方は、前記第３の領域に含まれる半導体記憶装置。
５． ４に記載の半導体記憶装置において、
前記第１のメモリセルと前記第２のメモリセルとの間に形成され、前記第１導電型の第６の領域に形成された第３のアンチヒューズ素子と、当該第３のアンチヒューズ素子に接続され、当該第３のアンチヒューズ素子を選択するとともに、前記第２導電型の第７の領域に形成された、前記第３のアンチヒューズ素子と逆導電型の第３の選択トランジスタとを含む第３のメモリセルをさらに含み、
前記選択回路は、前記第４の領域および前記第５の領域に、前記第１の選択トランジスタおよび前記第２の選択トランジスタをオンにするための第１の電圧と所定の電位差を有する第２の電圧を印加するとともに、前記第７の領域に、前記第１の電圧を印加可能に構成された半導体記憶装置。
６． １から３いずれかに記載の半導体記憶装置において、
前記第３の領域に、グランド電圧が印加可能に構成された半導体記憶装置。
７． １から６いずれかに記載の半導体記憶装置において、
前記第１のアンチヒューズ素子のプログラム状態と、前記第２のアンチヒューズ素子のプログラム状態とを同時に読み出す読出回路をさらに含む半導体記憶装置。
８． ７に記載の半導体記憶装置において、
前記第１のアンチヒューズ素子と前記第２のアンチヒューズ素子とは、プログラム状態を保持するための一つのアンチヒューズを構成し、
前記読出回路は、前記第１のアンチヒューズ素子の読出電流値と前記第２のアンチヒューズ素子の読出電流値との合計電流値を出力可能に構成された半導体記憶装置。
９． ７に記載の半導体記憶装置において、
前記第１のアンチヒューズ素子と前記第２のアンチヒューズ素子とは、プログラム状態を保持するための一つのアンチヒューズを構成し、
前記読出回路は、前記第１のアンチヒューズ素子の読出電流値と前記第２のアンチヒューズ素子の読出電流値の論理和を出力可能に構成された半導体記憶装置。
１０． 基板上の第１導電型の第１の領域および前記第２の領域にそれぞれ形成され、それぞれトランジスタにより構成される第１のアンチヒューズ素子および第２のアンチヒューズ素子を含み、前記第１の領域と前記第２の領域との間に、当該記第１の領域と当該第２の領域とを分離する、前記第１導電型とは逆の第２導電型の第３の領域が形成された半導体記憶装置の制御方法であって、
前記第１のアンチヒューズ素子および前記第２のアンチヒューズ素子を同時にプログラムする工程を含む半導体記憶装置の制御方法。
１１． １０に記載の半導体記憶装置の制御方法において、
前記半導体記憶装置は、
前記第１のアンチヒューズ素子と、当該第１のアンチヒューズ素子に接続され、当該第１のアンチヒューズ素子を選択する第１の選択トランジスタとを含む第１のメモリセルと、
前記第２のアンチヒューズ素子と、当該第２のアンチヒューズ素子に接続され、当該第２のアンチヒューズ素子を選択する第２の選択トランジスタとを含む第２のメモリセルと、
をさらに含み、
前記第１のアンチヒューズ素子および前記第２のアンチヒューズ素子を同時にプログラムする工程において、前記第１の選択トランジスタのゲート電極と前記第２の選択トランジスタのゲート電極とを同時にオンとして、前記第１のアンチヒューズ素子のゲート電極および前記第２のアンチヒューズ素子のゲート電極に同時に所定のプログラム電圧を印加する半導体記憶装置の制御方法。
１２． １１に記載の半導体記憶装置の制御方法において、
前記半導体記憶装置において、
前記第１の選択トランジスタおよび前記第２の選択トランジスタは、それぞれ、前記基板上の前記第２導電型の第４の領域および第５の領域に形成され、前記第１のアンチヒューズ素子および前記第２のアンチヒューズ素子と逆導電型に形成され、
前記第４の領域および前記第５の領域の少なくともいずれか一方は、前記第３の領域に含まれる半導体記憶装置の制御方法。
１３． １２に記載の半導体記憶装置の制御方法において、
前記半導体記憶装置は、前記第１のメモリセルと前記第２のメモリセルとの間に形成され、前記第１導電型の第６の領域に形成された第３のアンチヒューズ素子と、当該第３のアンチヒューズ素子に接続され、当該第３のアンチヒューズ素子を選択するとともに、前記第２導電型の第７の領域に形成された、前記第３のアンチヒューズ素子と逆導電型の第３の選択トランジスタとを含む第３のメモリセルをさらに含み、
前記第１のアンチヒューズ素子および前記第２のアンチヒューズ素子を同時にプログラムする工程において、前記第４の領域および前記第５の領域に、前記第１の選択トランジスタおよび前記第２の選択トランジスタをオンにするための第１の電圧と所定の電位差を有する第２の電圧を印加するとともに、前記第７の領域に、前記第１の電圧を印加する半導体記憶装置の制御方法。
１４． １０または１１に記載の半導体記憶装置の制御方法において、
前記第１のアンチヒューズ素子および前記第２のアンチヒューズ素子を同時にプログラムする工程において、前記第３の領域に、グランド電圧を印加する半導体記憶装置の制御方法。

１０ａ、１０ｂ 抵抗
１８ 出力部
２０ ＮＯＲゲート
２２ 出力部
１００ 半導体記憶装置
１０２ 基板
１０４ 素子分離絶縁膜
１０６ ドレイン
１０８ ソース
１１０ ゲート電極
１２０、１２２、１２４ Ｎウェル
１３０、１３２、１３４ Ｐウェル
１５０、１５１ Ｙ選択回路
１５２ 電圧供給ライン
１５４、１５６、１５８ デジット線選択トランジスタ
１６０ Ｘデコーダ
１６２ 電圧供給ライン
１７０ ウェル選択回路
１７２ 電圧供給ライン
１８０ 電圧発生回路
１８２ 電圧供給ライン
１９０ センスアンプ
Ａ_１、Ａ_２、Ａ_３、Ａ_４、Ａ_５、Ａ_６ アンチヒューズ素子
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６ メモリセル
Ｄ_１、Ｄ_２、Ｄ_３ デジット線
Ｔｒ_１、Ｔｒ_２、Ｔｒ_３、Ｔｒ_４、Ｔｒ_５、Ｔｒ_６ 選択トランジスタ
Ｗ_１、Ｗ_２ ワード線

Claims (8)

1. 表面に第１導電型の領域と前記第１導電型とは逆の第２導電型の領域とが形成された基板上に形成され、それぞれトランジスタにより構成される第１のアンチヒューズ素子および第２のアンチヒューズ素子を含み、
   前記第１のアンチヒューズ素子および前記第２のアンチヒューズ素子は、同時にプログラム可能に構成され、
   前記第１のアンチヒューズ素子および前記第２のアンチヒューズ素子は、それぞれ、前記基板上の前記第１導電型の第１の領域および第２の領域に形成され、前記第１の領域と前記第２の領域との間には、当該第１の領域と当該第２の領域とを分離する前記第２導電型の第３の領域が形成され、
   プログラム時、前記第１の領域及び前記第２の領域に前記基板の電圧を印加し、前記第３の領域、前記第１のアンチヒューズのゲート電極及び前記第２のアンチヒューズのゲート電極に前記基板の電圧との間に所定の電位差を有するプログラム電圧を印加可能に構成されており、
   前記第１のアンチヒューズ素子と、当該第１のアンチヒューズ素子に接続され、当該第１のアンチヒューズ素子を選択する第１の選択トランジスタとを含む第１のメモリセルと、
   前記第２のアンチヒューズ素子と、当該第２のアンチヒューズ素子に接続され、当該第２のアンチヒューズ素子を選択する第２の選択トランジスタとを含む第２のメモリセルと、
   前記第１の選択トランジスタのゲート電極と前記第２の選択トランジスタのゲート電極とを同時にオンとして、前記第１のアンチヒューズ素子のゲート電極および前記第２のアンチヒューズ素子のゲート電極に同時に所定のプログラム電圧を印加可能に構成された選択回路と、
   をさらに含み、
   前記第１の選択トランジスタおよび前記第２の選択トランジスタは、それぞれ、前記基板上の前記第２導電型の第４の領域および第５の領域に形成され、前記第１のアンチヒューズ素子および前記第２のアンチヒューズ素子と逆導電型に形成され、
   前記第４の領域および前記第５の領域の少なくともいずれか一方は、前記第３の領域に含まれ、
   前記第１のメモリセルと前記第２のメモリセルとの間に形成され、前記第１導電型の第６の領域に形成された第３のアンチヒューズ素子と、当該第３のアンチヒューズ素子に接続され、当該第３のアンチヒューズ素子を選択するとともに、前記第２導電型の第７の領域に形成された、前記第３のアンチヒューズ素子と逆導電型の第３の選択トランジスタとを含む第３のメモリセルをさらに含み、
   前記選択回路は、前記第４の領域および前記第５の領域に、前記第１の選択トランジスタおよび前記第２の選択トランジスタをオンにするための第１の電圧と所定の電位差を有する第２の電圧を印加するとともに、前記第７の領域に、前記第１の電圧を印加可能に構成された半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   前記第１の選択トランジスタのゲート電極および前記第２の選択トランジスタのゲート電極に共通に接続されたワード線と、
   前記第１の選択トランジスタのソース・ドレインの一方に接続された第１のデジット線と、
   前記第２の選択トランジスタのソース・ドレインの一方に接続された第２のデジット線と、
   をさらに含み、
   前記第１の選択トランジスタのソース・ドレインの他方は、前記第１のアンチヒューズ素子のゲート電極に接続され、
   前記第２の選択トランジスタのソース・ドレインの他方は、前記第２のアンチヒューズ素子のゲート電極に接続され、
   前記選択回路は、前記ワード線に前記第１の選択トランジスタのゲート電極と前記第２の選択トランジスタのゲート電極とをオンとする所定の電圧を印加するとともに、前記第１のアンチヒューズ素子のゲート電極および前記第２のアンチヒューズ素子のゲート電極に同時に所定のプログラム電圧が印加されるように、前記第１のデジット線および前記第２のデジット線に、同時に所定の電圧を印加可能に構成された半導体記憶装置。
3. 請求項１又は２に記載の半導体記憶装置において、
   前記第７の領域に、グランド電圧が印加可能に構成された半導体記憶装置。
4. 請求項１から３いずれかに記載の半導体記憶装置において、
   前記第１のアンチヒューズ素子のプログラム状態と、前記第２のアンチヒューズ素子のプログラム状態とを同時に読み出す読出回路をさらに含む半導体記憶装置。
5. 請求項４に記載の半導体記憶装置において、
   前記第１のアンチヒューズ素子と前記第２のアンチヒューズ素子とは、プログラム状態を保持するための一つのアンチヒューズを構成し、
   前記読出回路は、前記第１のアンチヒューズ素子の読出電流値と前記第２のアンチヒューズ素子の読出電流値との合計電流値を出力可能に構成された半導体記憶装置。
6. 請求項４に記載の半導体記憶装置において、
   前記第１のアンチヒューズ素子と前記第２のアンチヒューズ素子とは、プログラム状態を保持するための一つのアンチヒューズを構成し、
   前記読出回路は、前記第１のアンチヒューズ素子の読出電流値と前記第２のアンチヒューズ素子の読出電流値の論理和を出力可能に構成された半導体記憶装置。
7. 基板上の第１導電型の第１の領域および前記第２の領域にそれぞれ形成され、それぞれトランジスタにより構成される第１のアンチヒューズ素子および第２のアンチヒューズ素子を含み、前記第１の領域と前記第２の領域との間に、当該第１の領域と当該第２の領域とを分離する、前記第１導電型とは逆の第２導電型の第３の領域が形成された半導体記憶装置の制御方法であって、
   前記第１の領域及び前記第２の領域に前記基板の電圧を印加し、前記第３の領域、前記第１のアンチヒューズのゲート電極及び前記第２のアンチヒューズのゲート電極に前記基板の電圧との間に所定の電位差を有するプログラム電圧を同時に印加することで、前記第１のアンチヒューズ素子および前記第２のアンチヒューズ素子を同時にプログラムする工程を含み、
   前記半導体記憶装置は、
   前記第１のアンチヒューズ素子と、当該第１のアンチヒューズ素子に接続され、当該第１のアンチヒューズ素子を選択する第１の選択トランジスタとを含む第１のメモリセルと、
   前記第２のアンチヒューズ素子と、当該第２のアンチヒューズ素子に接続され、当該第２のアンチヒューズ素子を選択する第２の選択トランジスタとを含む第２のメモリセルと、
   をさらに含み、
   前記第１のアンチヒューズ素子および前記第２のアンチヒューズ素子を同時にプログラムする工程において、前記第１の選択トランジスタのゲート電極と前記第２の選択トランジスタのゲート電極とを同時にオンとして、前記第１のアンチヒューズ素子のゲート電極および前記第２のアンチヒューズ素子のゲート電極に同時に所定のプログラム電圧を印加し、
   前記第１の選択トランジスタおよび前記第２の選択トランジスタは、それぞれ、前記基板上の前記第２導電型の第４の領域および第５の領域に形成され、前記第１のアンチヒューズ素子および前記第２のアンチヒューズ素子と逆導電型に形成され、
   前記第４の領域および前記第５の領域の少なくともいずれか一方は、前記第３の領域に含まれ、
   前記第１のメモリセルと前記第２のメモリセルとの間に形成され、前記第１導電型の第６の領域に形成された第３のアンチヒューズ素子と、当該第３のアンチヒューズ素子に接続され、当該第３のアンチヒューズ素子を選択するとともに、前記第２導電型の第７の領域に形成された、前記第３のアンチヒューズ素子と逆導電型の第３の選択トランジスタとを含む第３のメモリセルをさらに含み、
   前記第１のアンチヒューズ素子および前記第２のアンチヒューズ素子を同時にプログラムする工程において、前記第４の領域および前記第５の領域に、前記第１の選択トランジスタおよび前記第２の選択トランジスタをオンにするための第１の電圧と所定の電位差を有する第２の電圧を印加するとともに、前記第７の領域に、前記第１の電圧を印加する半導体記憶装置の制御方法。
8. 請求項７に記載の半導体記憶装置の制御方法において、
   前記第１のアンチヒューズ素子および前記第２のアンチヒューズ素子を同時にプログラムする工程において、前記第７の領域に、グランド電圧を印加する半導体記憶装置の制御方法。

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