JP5590842B2 - 半導体記憶装置および半導体記憶装置の制御方法 - Google Patents
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Description
図7では、複数のアンチヒューズ素子が基板(P−sub)上に形成された構成を示す。ここで、複数のアンチヒューズ素子を同時に選択し、同時にプログラムする場合、各アンチヒューズ素子のゲート電極にプログラム電圧(6.5V)が印加される。このとき、破壊が生じたアンチヒューズ素子では、ゲート絶縁膜破壊箇所とソース(N+)との間のチャネルでホットキャリアが生成し、アンチヒューズ素子から基板に正孔が注入される。そのため、複数のアンチヒューズ素子を同時に破壊しようとすると、基板に注入された正孔により基板電位が大幅に上昇する。これにより、破壊が生じていない他のアンチヒューズ素子において、ゲート電極と基板との電位差が小さくなり、所望のプログラム電圧が印加されない状態となり、破壊を良好に行えなくなることがある。このように、従来、複数のアンチヒューズ素子を同時にプログラムするのが困難だった。
表面に第1導電型の領域と前記第1導電型とは逆の第2導電型の領域とが形成された基板上に形成され、それぞれトランジスタにより構成される第1のアンチヒューズ素子および第2のアンチヒューズ素子を含み、
前記第1のアンチヒューズ素子および前記第2のアンチヒューズ素子は、同時にプログラム可能に構成され、
前記第1のアンチヒューズ素子および前記第2のアンチヒューズ素子は、それぞれ、前記基板上の前記第1導電型の第1の領域および第2の領域に形成され、前記第1の領域と前記第2の領域との間には、当該記第1の領域と当該第2の領域とを分離する前記第2導電型の第3の領域が形成された半導体記憶装置が提供される。
基板上の第1導電型の第1の領域および前記第2の領域にそれぞれ形成され、それぞれトランジスタにより構成される第1のアンチヒューズ素子および第2のアンチヒューズ素子を含み、前記第1の領域と前記第2の領域との間に、当該記第1の領域と当該第2の領域とを分離する、前記第1導電型とは逆の第2導電型の第3の領域が形成された半導体記憶装置の制御方法であって、
前記第1のアンチヒューズ素子および前記第2のアンチヒューズ素子を同時にプログラムする工程を含む半導体記憶装置の制御方法が提供される。
本実施の形態において、半導体記憶装置100は、表面に第1導電型の領域と第2導電型の領域とが形成された基板102を含む。本実施の形態において、基板102上には、それぞれゲート幅方向に延在する第1導電型のウェルと第2導電型のウェルとが、交互にストライプ状に配置されている。具体的には、基板102表面には、Nウェル120、Pウェル130、Nウェル122、Pウェル132、Nウェル124、およびPウェル134がこの順で形成されている。なお、本実施の形態において、第1導電型をP型、第2導電型をN型とするが、他の例において、これらは逆とすることもできる。基板102は、たとえば、シリコン基板等の半導体基板とすることができる。基板102は、たとえばP型とすることができる。
半導体記憶装置100は、選択トランジスタTr1のゲート電極と選択トランジスタTr3のゲート電極とを同時にオンとして、アンチヒューズ素子A1のゲート電極およびアンチヒューズ素子A3のゲート電極に同時に所定のプログラム電圧を印加可能に構成された選択回路を含む。選択回路は、ワード線W1に、選択トランジスタTr1および選択トランジスタTr3をオンとする所定の電圧を印加するとともに、アンチヒューズ素子A1のゲート電極およびアンチヒューズ素子A3のゲート電極に同時に所定のプログラム電圧が印加されるように、デジット線D1(第1のデジット線)およびデジット線D3(第2のデジット線)に同時に所定の電圧を印加可能に構成される。
以下、図2も参照して説明する。図7を参照して上述したように、プログラム時に複数のアンチヒューズ素子のゲート電圧にプログラム電圧Vppが印加されると、正孔による比較的大きな基板電流が流れ、Pウェルの電位が変動する。ここで、同時にプログラムするメモリセル数が増えると、基板電流が増大してしまう。
なお、互いに隣接するメモリセルC1とメモリセルC2とを同時にプログラムする構成とした場合は、Y選択回路150の構成が図1に示したものとは異なり、デジット線選択トランジスタ154とデジット線選択トランジスタ156とに共通のゲート電極が接続された構成とすることができる。また、この場合も、デジット線選択トランジスタ154とデジット線選択トランジスタ156とにはゲート電極が個別に設けられた構成として、両方のゲート電極に同時にこれらをオンとするためのグランド電圧GNDが印加されるような構成とすることもできる。
図3は、アンチヒューズ素子のプログラム状態を読み出す際の状態を示す図である。
本実施の形態において、半導体記憶装置100は、以上のように同時にプログラムされた複数のアンチヒューズ素子のプログラム状態を同時に読み出す読出回路を有する。
図4は、本実施の形態におけるアンチヒューズ素子を含む回路構成の一例を示す図である。アンチヒューズ素子A1およびアンチヒューズ素子A3は、それぞれ、抵抗10aおよび抵抗10bに接続されている。
1. 表面に第1導電型の領域と前記第1導電型とは逆の第2導電型の領域とが形成された基板上に形成され、それぞれトランジスタにより構成される第1のアンチヒューズ素子および第2のアンチヒューズ素子を含み、
前記第1のアンチヒューズ素子および前記第2のアンチヒューズ素子は、同時にプログラム可能に構成され、
前記第1のアンチヒューズ素子および前記第2のアンチヒューズ素子は、それぞれ、前記基板上の前記第1導電型の第1の領域および第2の領域に形成され、前記第1の領域と前記第2の領域との間には、当該記第1の領域と当該第2の領域とを分離する前記第2導電型の第3の領域が形成された半導体記憶装置。
2. 1に記載の半導体記憶装置において、
前記第1のアンチヒューズ素子と、当該第1のアンチヒューズ素子に接続され、当該第1のアンチヒューズ素子を選択する第1の選択トランジスタとを含む第1のメモリセルと、
前記第2のアンチヒューズ素子と、当該第2のアンチヒューズ素子に接続され、当該第2のアンチヒューズ素子を選択する第2の選択トランジスタとを含む第2のメモリセルと、
前記第1の選択トランジスタのゲート電極と前記第2の選択トランジスタのゲート電極とを同時にオンとして、前記第1のアンチヒューズ素子のゲート電極および前記第2のアンチヒューズ素子のゲート電極に同時に所定のプログラム電圧を印加可能に構成された選択回路と、
をさらに含む半導体記憶装置。
3. 2に記載の半導体記憶装置において、
前記第1の選択トランジスタのゲート電極および前記第2の選択トランジスタのゲート電極に共通に接続されたワード線と、
前記第1の選択トランジスタのソース・ドレインの一方に接続された第1のデジット線と、
前記第2の選択トランジスタのソース・ドレインの一方に接続された第2のデジット線と、
をさらに含み、
前記第1の選択トランジスタのソース・ドレインの他方は、前記第1のアンチヒューズ素子のゲート電極に接続され、
前記第2の選択トランジスタのソース・ドレインの他方は、前記第2のアンチヒューズ素子のゲート電極に接続され、
前記選択回路は、前記ワード線に前記第1の選択トランジスタのゲート電極と前記第2の選択トランジスタのゲート電極とをオンとする所定の電圧を印加するとともに、前記第1のアンチヒューズ素子のゲート電極および前記第2のアンチヒューズ素子のゲート電極に同時に所定のプログラム電圧が印加されるように、前記第1のデジット線および前記第2のデジット線に、同時に所定の電圧を印加可能に構成された半導体記憶装置。
4. 2または3に記載の半導体記憶装置において、
前記第1の選択トランジスタおよび前記第2の選択トランジスタは、それぞれ、前記基板上の前記第2導電型の第4の領域および第5の領域に形成され、前記第1のアンチヒューズ素子および前記第2のアンチヒューズ素子と逆導電型に形成され、
前記第4の領域および前記第5の領域の少なくともいずれか一方は、前記第3の領域に含まれる半導体記憶装置。
5. 4に記載の半導体記憶装置において、
前記第1のメモリセルと前記第2のメモリセルとの間に形成され、前記第1導電型の第6の領域に形成された第3のアンチヒューズ素子と、当該第3のアンチヒューズ素子に接続され、当該第3のアンチヒューズ素子を選択するとともに、前記第2導電型の第7の領域に形成された、前記第3のアンチヒューズ素子と逆導電型の第3の選択トランジスタとを含む第3のメモリセルをさらに含み、
前記選択回路は、前記第4の領域および前記第5の領域に、前記第1の選択トランジスタおよび前記第2の選択トランジスタをオンにするための第1の電圧と所定の電位差を有する第2の電圧を印加するとともに、前記第7の領域に、前記第1の電圧を印加可能に構成された半導体記憶装置。
6. 1から3いずれかに記載の半導体記憶装置において、
前記第3の領域に、グランド電圧が印加可能に構成された半導体記憶装置。
7. 1から6いずれかに記載の半導体記憶装置において、
前記第1のアンチヒューズ素子のプログラム状態と、前記第2のアンチヒューズ素子のプログラム状態とを同時に読み出す読出回路をさらに含む半導体記憶装置。
8. 7に記載の半導体記憶装置において、
前記第1のアンチヒューズ素子と前記第2のアンチヒューズ素子とは、プログラム状態を保持するための一つのアンチヒューズを構成し、
前記読出回路は、前記第1のアンチヒューズ素子の読出電流値と前記第2のアンチヒューズ素子の読出電流値との合計電流値を出力可能に構成された半導体記憶装置。
9. 7に記載の半導体記憶装置において、
前記第1のアンチヒューズ素子と前記第2のアンチヒューズ素子とは、プログラム状態を保持するための一つのアンチヒューズを構成し、
前記読出回路は、前記第1のアンチヒューズ素子の読出電流値と前記第2のアンチヒューズ素子の読出電流値の論理和を出力可能に構成された半導体記憶装置。
10. 基板上の第1導電型の第1の領域および前記第2の領域にそれぞれ形成され、それぞれトランジスタにより構成される第1のアンチヒューズ素子および第2のアンチヒューズ素子を含み、前記第1の領域と前記第2の領域との間に、当該記第1の領域と当該第2の領域とを分離する、前記第1導電型とは逆の第2導電型の第3の領域が形成された半導体記憶装置の制御方法であって、
前記第1のアンチヒューズ素子および前記第2のアンチヒューズ素子を同時にプログラムする工程を含む半導体記憶装置の制御方法。
11. 10に記載の半導体記憶装置の制御方法において、
前記半導体記憶装置は、
前記第1のアンチヒューズ素子と、当該第1のアンチヒューズ素子に接続され、当該第1のアンチヒューズ素子を選択する第1の選択トランジスタとを含む第1のメモリセルと、
前記第2のアンチヒューズ素子と、当該第2のアンチヒューズ素子に接続され、当該第2のアンチヒューズ素子を選択する第2の選択トランジスタとを含む第2のメモリセルと、
をさらに含み、
前記第1のアンチヒューズ素子および前記第2のアンチヒューズ素子を同時にプログラムする工程において、前記第1の選択トランジスタのゲート電極と前記第2の選択トランジスタのゲート電極とを同時にオンとして、前記第1のアンチヒューズ素子のゲート電極および前記第2のアンチヒューズ素子のゲート電極に同時に所定のプログラム電圧を印加する半導体記憶装置の制御方法。
12. 11に記載の半導体記憶装置の制御方法において、
前記半導体記憶装置において、
前記第1の選択トランジスタおよび前記第2の選択トランジスタは、それぞれ、前記基板上の前記第2導電型の第4の領域および第5の領域に形成され、前記第1のアンチヒューズ素子および前記第2のアンチヒューズ素子と逆導電型に形成され、
前記第4の領域および前記第5の領域の少なくともいずれか一方は、前記第3の領域に含まれる半導体記憶装置の制御方法。
13. 12に記載の半導体記憶装置の制御方法において、
前記半導体記憶装置は、前記第1のメモリセルと前記第2のメモリセルとの間に形成され、前記第1導電型の第6の領域に形成された第3のアンチヒューズ素子と、当該第3のアンチヒューズ素子に接続され、当該第3のアンチヒューズ素子を選択するとともに、前記第2導電型の第7の領域に形成された、前記第3のアンチヒューズ素子と逆導電型の第3の選択トランジスタとを含む第3のメモリセルをさらに含み、
前記第1のアンチヒューズ素子および前記第2のアンチヒューズ素子を同時にプログラムする工程において、前記第4の領域および前記第5の領域に、前記第1の選択トランジスタおよび前記第2の選択トランジスタをオンにするための第1の電圧と所定の電位差を有する第2の電圧を印加するとともに、前記第7の領域に、前記第1の電圧を印加する半導体記憶装置の制御方法。
14. 10または11に記載の半導体記憶装置の制御方法において、
前記第1のアンチヒューズ素子および前記第2のアンチヒューズ素子を同時にプログラムする工程において、前記第3の領域に、グランド電圧を印加する半導体記憶装置の制御方法。
18 出力部
20 NORゲート
22 出力部
100 半導体記憶装置
102 基板
104 素子分離絶縁膜
106 ドレイン
108 ソース
110 ゲート電極
120、122、124 Nウェル
130、132、134 Pウェル
150、151 Y選択回路
152 電圧供給ライン
154、156、158 デジット線選択トランジスタ
160 Xデコーダ
162 電圧供給ライン
170 ウェル選択回路
172 電圧供給ライン
180 電圧発生回路
182 電圧供給ライン
190 センスアンプ
A1、A2、A3、A4、A5、A6 アンチヒューズ素子
C1、C2、C3、C4、C5、C6 メモリセル
D1、D2、D3 デジット線
Tr1、Tr2、Tr3、Tr4、Tr5、Tr6 選択トランジスタ
W1、W2 ワード線
Claims (8)
- 表面に第1導電型の領域と前記第1導電型とは逆の第2導電型の領域とが形成された基板上に形成され、それぞれトランジスタにより構成される第1のアンチヒューズ素子および第2のアンチヒューズ素子を含み、
前記第1のアンチヒューズ素子および前記第2のアンチヒューズ素子は、同時にプログラム可能に構成され、
前記第1のアンチヒューズ素子および前記第2のアンチヒューズ素子は、それぞれ、前記基板上の前記第1導電型の第1の領域および第2の領域に形成され、前記第1の領域と前記第2の領域との間には、当該第1の領域と当該第2の領域とを分離する前記第2導電型の第3の領域が形成され、
プログラム時、前記第1の領域及び前記第2の領域に前記基板の電圧を印加し、前記第3の領域、前記第1のアンチヒューズのゲート電極及び前記第2のアンチヒューズのゲート電極に前記基板の電圧との間に所定の電位差を有するプログラム電圧を印加可能に構成されており、
前記第1のアンチヒューズ素子と、当該第1のアンチヒューズ素子に接続され、当該第1のアンチヒューズ素子を選択する第1の選択トランジスタとを含む第1のメモリセルと、
前記第2のアンチヒューズ素子と、当該第2のアンチヒューズ素子に接続され、当該第2のアンチヒューズ素子を選択する第2の選択トランジスタとを含む第2のメモリセルと、
前記第1の選択トランジスタのゲート電極と前記第2の選択トランジスタのゲート電極とを同時にオンとして、前記第1のアンチヒューズ素子のゲート電極および前記第2のアンチヒューズ素子のゲート電極に同時に所定のプログラム電圧を印加可能に構成された選択回路と、
をさらに含み、
前記第1の選択トランジスタおよび前記第2の選択トランジスタは、それぞれ、前記基板上の前記第2導電型の第4の領域および第5の領域に形成され、前記第1のアンチヒューズ素子および前記第2のアンチヒューズ素子と逆導電型に形成され、
前記第4の領域および前記第5の領域の少なくともいずれか一方は、前記第3の領域に含まれ、
前記第1のメモリセルと前記第2のメモリセルとの間に形成され、前記第1導電型の第6の領域に形成された第3のアンチヒューズ素子と、当該第3のアンチヒューズ素子に接続され、当該第3のアンチヒューズ素子を選択するとともに、前記第2導電型の第7の領域に形成された、前記第3のアンチヒューズ素子と逆導電型の第3の選択トランジスタとを含む第3のメモリセルをさらに含み、
前記選択回路は、前記第4の領域および前記第5の領域に、前記第1の選択トランジスタおよび前記第2の選択トランジスタをオンにするための第1の電圧と所定の電位差を有する第2の電圧を印加するとともに、前記第7の領域に、前記第1の電圧を印加可能に構成された半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
前記第1の選択トランジスタのゲート電極および前記第2の選択トランジスタのゲート電極に共通に接続されたワード線と、
前記第1の選択トランジスタのソース・ドレインの一方に接続された第1のデジット線と、
前記第2の選択トランジスタのソース・ドレインの一方に接続された第2のデジット線と、
をさらに含み、
前記第1の選択トランジスタのソース・ドレインの他方は、前記第1のアンチヒューズ素子のゲート電極に接続され、
前記第2の選択トランジスタのソース・ドレインの他方は、前記第2のアンチヒューズ素子のゲート電極に接続され、
前記選択回路は、前記ワード線に前記第1の選択トランジスタのゲート電極と前記第2の選択トランジスタのゲート電極とをオンとする所定の電圧を印加するとともに、前記第1のアンチヒューズ素子のゲート電極および前記第2のアンチヒューズ素子のゲート電極に同時に所定のプログラム電圧が印加されるように、前記第1のデジット線および前記第2のデジット線に、同時に所定の電圧を印加可能に構成された半導体記憶装置。 - 請求項1又は2に記載の半導体記憶装置において、
前記第7の領域に、グランド電圧が印加可能に構成された半導体記憶装置。 - 請求項1から3いずれかに記載の半導体記憶装置において、
前記第1のアンチヒューズ素子のプログラム状態と、前記第2のアンチヒューズ素子のプログラム状態とを同時に読み出す読出回路をさらに含む半導体記憶装置。 - 請求項4に記載の半導体記憶装置において、
前記第1のアンチヒューズ素子と前記第2のアンチヒューズ素子とは、プログラム状態を保持するための一つのアンチヒューズを構成し、
前記読出回路は、前記第1のアンチヒューズ素子の読出電流値と前記第2のアンチヒューズ素子の読出電流値との合計電流値を出力可能に構成された半導体記憶装置。 - 請求項4に記載の半導体記憶装置において、
前記第1のアンチヒューズ素子と前記第2のアンチヒューズ素子とは、プログラム状態を保持するための一つのアンチヒューズを構成し、
前記読出回路は、前記第1のアンチヒューズ素子の読出電流値と前記第2のアンチヒューズ素子の読出電流値の論理和を出力可能に構成された半導体記憶装置。 - 基板上の第1導電型の第1の領域および前記第2の領域にそれぞれ形成され、それぞれトランジスタにより構成される第1のアンチヒューズ素子および第2のアンチヒューズ素子を含み、前記第1の領域と前記第2の領域との間に、当該第1の領域と当該第2の領域とを分離する、前記第1導電型とは逆の第2導電型の第3の領域が形成された半導体記憶装置の制御方法であって、
前記第1の領域及び前記第2の領域に前記基板の電圧を印加し、前記第3の領域、前記第1のアンチヒューズのゲート電極及び前記第2のアンチヒューズのゲート電極に前記基板の電圧との間に所定の電位差を有するプログラム電圧を同時に印加することで、前記第1のアンチヒューズ素子および前記第2のアンチヒューズ素子を同時にプログラムする工程を含み、
前記半導体記憶装置は、
前記第1のアンチヒューズ素子と、当該第1のアンチヒューズ素子に接続され、当該第1のアンチヒューズ素子を選択する第1の選択トランジスタとを含む第1のメモリセルと、
前記第2のアンチヒューズ素子と、当該第2のアンチヒューズ素子に接続され、当該第2のアンチヒューズ素子を選択する第2の選択トランジスタとを含む第2のメモリセルと、
をさらに含み、
前記第1のアンチヒューズ素子および前記第2のアンチヒューズ素子を同時にプログラムする工程において、前記第1の選択トランジスタのゲート電極と前記第2の選択トランジスタのゲート電極とを同時にオンとして、前記第1のアンチヒューズ素子のゲート電極および前記第2のアンチヒューズ素子のゲート電極に同時に所定のプログラム電圧を印加し、
前記第1の選択トランジスタおよび前記第2の選択トランジスタは、それぞれ、前記基板上の前記第2導電型の第4の領域および第5の領域に形成され、前記第1のアンチヒューズ素子および前記第2のアンチヒューズ素子と逆導電型に形成され、
前記第4の領域および前記第5の領域の少なくともいずれか一方は、前記第3の領域に含まれ、
前記第1のメモリセルと前記第2のメモリセルとの間に形成され、前記第1導電型の第6の領域に形成された第3のアンチヒューズ素子と、当該第3のアンチヒューズ素子に接続され、当該第3のアンチヒューズ素子を選択するとともに、前記第2導電型の第7の領域に形成された、前記第3のアンチヒューズ素子と逆導電型の第3の選択トランジスタとを含む第3のメモリセルをさらに含み、
前記第1のアンチヒューズ素子および前記第2のアンチヒューズ素子を同時にプログラムする工程において、前記第4の領域および前記第5の領域に、前記第1の選択トランジスタおよび前記第2の選択トランジスタをオンにするための第1の電圧と所定の電位差を有する第2の電圧を印加するとともに、前記第7の領域に、前記第1の電圧を印加する半導体記憶装置の制御方法。 - 請求項7に記載の半導体記憶装置の制御方法において、
前記第1のアンチヒューズ素子および前記第2のアンチヒューズ素子を同時にプログラムする工程において、前記第7の領域に、グランド電圧を印加する半導体記憶装置の制御方法。
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