JP5016244B2 - 半導体記憶装置 - Google Patents

Description

本発明は半導体記憶装置に関し、特にセルアレイとワードドライバとがそれぞれ分離されたウェル上に形成される半導体記憶装置に関する。

様々な機器で記憶装置として半導体記憶装置（以下、メモリと称す）が多く用いられている。メモリの中でも携帯機器で使用されるものは、低消費電力であることが強く求められている。しかしながら、メモリを構成する半導体素子は、製造プロセスの微細化が進められており、この微細化によって半導体素子のリーク電流が増加し、消費電力が増加する問題がある。また、記憶保持のためのリフレッシュ動作が必要なＤＲＡＭ（Dynamic Random Access Memory）においては、リーク電流が増加した場合、リフレッシュ動作を頻繁に行わなければならず、消費電力が増加する問題がある。

このリーク電流を削減するために、メモリセルのゲートトランジスタのバックゲートに印加するバックゲート電圧ＶＢＢを基板電位（一般的には接地電圧）よりも低い電圧（負電圧）にすることが行われている。バックゲート電圧ＶＢＢを基板電位よりも低くする技術が特許文献１（従来例１）に開示されている。

従来例１のメモリの回路図を図５に示す。図５に示すように、従来例１のメモリ１００は、ワードドライバ領域１１１に、メモリセルを駆動するワードドライバを有し、セルアレイ１１０に情報を蓄積するメモリセルを有している。ワードドライバは、駆動電圧Ｖｂｏｏｔと電荷保持電圧ＶＫＫとの間にＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とが直列に接続されている。ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とのそれぞれには、互いに反転論理となる制御信号ＣＴＲＬが入力されている。また、ＰＭＯＳトランジスタＰ１のドレインとＮＭＯＳトランジスタＮ１のドレインとは、互いに接続されており、このノードにワード線ＷＬが接続されている。ワードドライバは、制御信号ＣＴＲＬに応じて、情報の書き込み、あるいは情報の読み出しを行う場合はワード線ＷＬに駆動電圧Ｖｂｏｏｔを出力し、情報を保持する場合には電荷保持電圧ＶＫＫをワード線ＷＬに出力する。ここで、駆動電圧Ｖｂｏｏｔは、電源電圧ＶＤＤよりも高い電圧であり、電荷保持電圧ＶＫＫは、接地電圧ＧＮＤとなる。

メモリセルは、ゲートトランジスタとコンデンサＣ１とを有している。ゲートトランジスタは、例えばＮＭＯＳトランジスタで形成されている。ゲートトランジスタのゲートはワード線ＷＬに接続され、ドレインはビット線ＢＬに接続されている。ゲートトランジスタのソースは、コンデンサＣ１を介して基準電圧ＶＶＣ（例えば、ＶＤＤ／２）に接続されている。また、ゲートトランジスタのバックゲート電圧ＶＢＢ（ＮＭＯＳトランジスタが形成されるウェルの電圧）は、接地電圧ＧＮＤよりも低い負電圧に設定されている。ここで、ビット線ＢＬは、図示しないセンスアンプに接続されており、コンデンサＣ１の電荷情報は、ビット線ＢＬを介してセンスアンプより出力される。

メモリセルは、ワード線ＷＬの電圧に基づきゲートトランジスタを導通状態とすることで、情報の書き込み、あるいは情報の読み出しを行う。また、ゲートトランジスタを非導通状態とすることで、コンデンサに蓄積された電荷を保持する。

一方、メモリ１００のブロックレイアウトの概略図を図６に示す。図６に示すように、従来例１のメモリ１００は、複数のメモリセルが配置されるセルアレイ１１０、ワードドライバが複数配置されるワードドライバ領域１１１、センスアンプが複数配置されるセンスアンプ領域１１２、図示しない制御回路からの制御信号をワードドライバとセンスアンプとに伝達する中継回路が配置されるクロス領域１１３とを有している。また、セルアレイ１１０、ワードドライバ領域１１１、センスアンプ領域１１２、クロス領域１１３は、それぞれ分離領域１１４で分離されている。従来例１のメモリ１００は、セルアレイ１１０、ワードドライバ領域１１１、センスアンプ領域１１２、クロス領域１１３を１組のアレイセットとして、このアレイセットを格子状に配置したレイアウトとなっている。

図６に示すメモリ１００においてＡ−Ａ'線に沿った断面図を図７に示す。図７に示すように、メモリ１００は、Ｐ型の半導体で形成された基板領域Ｐ−ｓｕｂ１２０の上層にＮ型半導体で形成されたＤｅｅｐ Ｎ−ｗｅｌｌ領域１２１が形成されている。Ｄｅｅｐ Ｎ−ｗｅｌｌ領域１２１の上層には、セルアレイが形成されるＰ−ｗｅｌｌ領域１２２が形成される。またＤｅｐｐ Ｎ−ｗｅｌｌ領域１２１の上層には、セルアレイが形成されるＰ−ｗｅｌｌ領域１２２の周囲に形成される分離領域１１４となるＮ−ｗｅｌｌ領域１２５の一部が形成される。隣り合う分離領域１１４の間にはワードドライバ領域１１１が形成されている。ワードドライバ領域１１１は、基板領域Ｐ−ｓｕｂ１２０の上層に形成されるウェルに形成される。例えば、分離領域１１４に隣接してＮＭＯＳトランジスタが形成されるＰ−ｗｅｌｌ領域１２３が形成され、このＰ−ｗｅｌｌ領域１２３に挟まれるようにＰＭＯＳトランジスタが形成されるＮ−ｗｅｌｌ領域１２４が形成される。

つまり、従来例１のメモリは、セルアレイ１１０が形成されるＰ−ｗｅｌｌ領域１２２をＮ−ｗｅｌｌ領域１２１、１２５で基板領域Ｐ−ｓｕｂ１２０とワードドライバ領域１１１と分離することによって、メモリセルのゲートトランジスタのバックゲート電圧ＶＢＢを負電位とすることが可能である。

また、従来例１のメモリ１００に対して、分離領域１１４を削減してレイアウト面積を削減する例が特許文献２（従来例２）に開示されている。従来例２のメモリ２００の回路図を図８に示す。メモリ２００は、メモリ１００と実質的に同じであるが、メモリ１００ではワードドライバに接続される電荷保持電圧ＶＫＫが接地電圧ＧＮＤであったのに対し、メモリ２００の電荷保持電圧ＶＫＫは、バックゲート電圧ＶＢＢとなる点で異なる。

従来例２のメモリ２００のブロックレイアウトの概略図を図９に示す。図９に示すように、メモリ２００は分離領域を間に挟まずにセルアレイ２１０、ワードドライバ領域２１１、センスアンプ領域２１２、クロス領域２１３が配置されている。図９においてＡ−Ａ'線に沿った断面図を図１０に示す。

図１０に示すように、メモリ２００は、Ｐ型半導体で形成された基板領域Ｐ−ｓｕｂ２２０の上層にＤｅｅｐ Ｎ−ｗｅｌｌ領域２２１が形成されている。Ｄｅｅｐ Ｎ−ｗｅｌｌ領域２２１の上層には、セルアレイ２１０とワードドライバ領域２１１が形成されている。セルアレイ２１０とワードドライバ領域２１１とは、一方のセルアレイ２１０が形成されるＰ−ｗｅｌｌ領域２２２に隣接してワードドライバ領域のＰＭＯＳトランジスタが形成されるＮ−ｗｅｌｌ領域２２３が形成されている。また、他方のセルアレイ２１０が形成されるＰ−ｗｅｌｌ領域２２２とワードドライバ領域２１１のＮＭＯＳトランジスタが形成されるＰ−ｗｅｌｌ領域２２４とは、一体に形成されている。

つまり、メモリ２００は、一方のセルアレイ２１０とワードドライバ領域２１１とは、極性の異なる半導体を隣接させることで絶縁し、他方のセルアレイ２１０とワードドライバ領域２１１とは、同一の極性の半導体で隣接させることで分離領域を介することなく形成する。このようなレイアウトとすることによって、セルアレイ２１０のバックゲート電圧ＶＢＢを負電位にしながら、チップ面積を削減することができる。
特開平６−３７２８１号公報 特開平１１−１７１３４号公報

しかしながら、メモリセルのゲートトランジスタが微細化されると、ゲートトランジスタのゲート電圧を接地電圧ＧＮＤとして、トランジスタを非導通状態としてもリーク電流が流れてしまう。このリーク電流が増大すると、メモリセルの電荷保持特性が悪化し、リフレッシュ動作を頻繁に行わなければならなくなるため、消費電力が増大する問題がある。

また、本願発明者らの実験により、ゲートトランジスタに流れるリーク電流には温度特性があることが確認されている。このリーク電流特性のグラフを図１１に示す。図１１に示すように、低温の場合は、ゲート電圧が０Ｖでリーク電流が最小となっているのに対し、高温の場合は、ゲート電圧を負電圧としなければリーク電流が最小とならない。つまり、リーク電流を最小にするためには、温度に応じてゲートトランジスタのゲート電圧（上述の従来例における電荷保持電圧ＶＫＫ）を制御する必要がある。

これに対して、従来例１にかかるメモリ１００は、電荷保持電圧ＶＫＫが接地電圧ＧＮＤに固定されてしまうため、電荷保持電圧ＶＫＫを制御することができない。これは、ワードドライバ領域１１１の下層の基板領域Ｐ−ｓｕｂ１２０が、他の回路ブロックと共通であるためこの電位を変更した場合、他の回路ブロックが正常に動作しない可能性があるためである。

また、従来例２にかかるメモリ２００においても、電荷保持電圧ＶＫＫをバックゲート電圧ＶＢＢと独立して制御することが出来ない。これは、ワードドライバ領域２１１のＰ−ｗｅｌｌ領域２２４が他方のセルアレイ２１０のＰ−ｗｅｌｌ領域２２２と一体に形成されているため、バックゲート電圧ＶＢＢと電荷保持電圧ＶＫＫとを独立して制御した場合、電荷保持電圧ＶＫＫからＰ−ｗｅｌｌ領域２２４、２２２に電流が流れる可能性があるためである。

本発明にかかる半導体記憶装置は、第１のトランジスタと容量とによって情報を記憶するメモリセルと、直列に接続される第２、第３のトランジスタによって前記第１のトランジスタを制御するワードドライバとを有する半導体記憶装置であって、第１の導電型の半導体で形成された基板領域と、前記基板領域の上層に第２の導電型の半導体で形成された第１の分離領域と、前記第１の分離領域の上層に前記第１の導電型の半導体で形成され、前記第１のトランジスタが形成される第１のウェル領域と、前記第１の分離領域の上層に前記第１の導電型の半導体で形成され、前記第２のトランジスタが形成される第２のウェル領域と、前記第１の分離領域の上層に前記第２の導電型の半導体で形成され、前記第３のトランジスタが形成される第３のウェル領域と、前記第１の分離領域の上層に前記第２の導電型の半導体で形成される第２の分離領域とを有し、前記第２、第３のウェル領域と前記第２の分離領域は、２つの前記第１のウェル領域に挟まれる領域に形成され、前記第２の分離領域は、前記第２のウェル領域と一方の前記第１のウェル領域とに挟まれる領域に形成され、前記第３のウェル領域は、前記第２のウェル領域と他方の前記第１のウェル領域とに挟まれる領域に形成されるものである。

また、本発明にかかる半導体記憶装置は、コンデンサに蓄積する電荷をゲートトランジスタによって制御する半導体記憶装置であって、前記ゲートトランジスタの制御端子に接続されるワード線に当該ゲートトランジスタを導通状態とする第１の電圧又は当該ゲートトランジスタを非導通状態にする第２の電圧を印加するワードドライバと、前記ワードドライバが出力する前記第２の電圧と当該第２の電圧を出力するトランジスタのウェル電圧とを生成する第１の電圧生成部と、前記ゲートトランジスタが形成されるウェル電圧を生成する第２の電圧生成部とを有し、前記第１、第２の電圧生成部は、それぞれ前記ゲートトランジスタの特性に応じた任意の電圧を出力し、前記任意の電圧は、互いに独立して制御されるものである。

本発明にかかる半導体記憶装置によれば、第１のトランジスタ（例えば、メモリセルのゲートトランジスタ）のウェル領域として形成される第１のウェル領域（例えば、セルアレイのＰ−ｗｅｌｌ領域）及び第２のトランジスタ（ワードドライバ領域のＮＭＯＳトランジスタ）のウェル領域として形成される第２のウェル領域がそれぞれ、導電型の半導体で形成される第１、第２の分離領域及び第３のウェル領域によって電気的に分離されている。これによって、セルアレイのＰ−ｗｅｌｌ領域とワードドライバ領域のＰ−ｗｅｌｌ領域とは、独立した電圧で制御することが可能になる。つまり、メモリセルのトランジスタのバックゲート電圧ＶＢＢとワードドライバのＮＭＯＳトランジスタのバックゲート電圧ＶＢＢＫとは、互いに独立して制御することが可能である。従って、バックゲート電圧ＶＢＢとは独立して電荷保持電圧ＶＫＫを制御し、この電荷保持電圧ＶＫＫをゲートトランジスタの特性に合わせて設定することが可能である。

また、本発明においては、分離領域は、第３のウェル領域（例えば、ワードドライバ領域）の片側にしかないため、従来例１に比べて分離領域のチップ面積に対する影響を抑制することが可能である。

ワードドライバ領域とセルアレイとのウェル電位を独立して制御可能な半導体記憶装置を提供することができる。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。実施の形態１にかかるメモリ１の回路図を図１に示す。図１に示すように、実施の形態１にかかるメモリ１は、第１の電圧生成部２、第２の電圧生成部３、ワードドライバ、メモリセルを有している。

ワードドライバは、駆動電圧Ｖｂｏｏｔと電荷保持電圧ＶＫＫとの間にＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とが直列に接続されている。ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とのそれぞれには、互いに反転論理となる制御信号ＣＴＲＬが入力されている。また、ＰＭＯＳトランジスタＰ１のドレインとＮＭＯＳトランジスタＮ１のドレインとは、互いに接続されており、このノードにワード線ＷＬが接続されている。ワードドライバは、制御信号ＣＴＲＬに応じて、情報の書き込み、あるいは情報の読み出しを行う場合はワード線ＷＬに駆動電圧Ｖｂｏｏｔを出力し、情報を保持する場合には電荷保持電圧ＶＫＫをワード線ＷＬに出力する。ここで、駆動電圧Ｖｂｏｏｔは、例えば電源電圧ＶＤＤよりも高い電圧であり、電荷保持電圧ＶＫＫは、例えばメモリセルのゲートトランジスタのバックゲート電圧ＶＢＢや接地電圧ＧＮＤに依存しない任意の電圧である。電荷保持電圧ＶＫＫは、ＮＭＯＳトランジスタＮ１のバックゲート電圧ＶＢＢＫにも供給されており、第１の電圧生成部２が出力する電圧である。第１の電圧生成部２についての詳細は後述する。

メモリセルは、ゲートトランジスタとコンデンサＣ１とを有している。ゲートトランジスタは、例えばＮＭＯＳトランジスタで形成されている。ゲートトランジスタのゲートはワード線ＷＬに接続され、ドレインはビット線ＢＬに接続されている。ゲートトランジスタのソースは、コンデンサＣ１を介して基準電圧ＶＶＣ（例えば、ＶＤＤ／２）に接続されている。また、ゲートトランジスタのバックゲート電圧ＶＢＢ（ＮＭＯＳトランジスタが形成されるウェルの電圧）は、接地電圧ＧＮＤよりも低い負電圧に設定されている。このバックゲート電圧ＶＢＢは、第２の電圧生成部３が出力する電圧である。ここで、ビット線ＢＬは、図示しないセンスアンプに接続されており、コンデンサＣ１の電荷情報は、ビット線ＢＬを介してセンスアンプより出力される。

メモリセルは、ワード線ＷＬの電圧に基づきゲートトランジスタを導通状態とすることで、情報の書き込み、あるいは情報の読み出しを行う。また、ゲートトランジスタを非導通状態とすることで、コンデンサに蓄積された電荷を保持する。

ここで、バックゲート電圧ＶＢＢと電荷保持電圧ＶＫＫとについて説明する。バックゲート電圧ＶＢＢ及び電荷保持電圧ＶＫＫは、第１の電圧生成部２と第２の電圧生成部３が出力する電圧である。この第１の電圧生成部２と第２の電圧生成部３は、例えば負電圧を出力するチャージポンプ回路等を有している。バックゲート電圧ＶＢＢは、メモリセルのゲートトランジスタのバックゲート電圧であり、この電圧を負電圧とすることで、トランジスタの閾値を制御することが可能である。電荷保持電圧ＶＫＫは、ゲートトランジスタを非導通状態とするための電圧である。ゲートトランジスタが非導通状態である場合に流れるリーク電流を最小とするためには、図１１に示すように電荷保持電圧ＶＫＫを温度に応じて変動させる必要がある。そのため、本実施の形態では、電荷保持電圧ＶＫＫをバックゲート電圧ＶＢＢとは独立して制御する。

しかしながら、バックゲート電圧ＶＢＢ及び電荷保持電圧ＶＫＫは、チャージポンプ回路等によって生成される電圧であるため、例えばメモリの起動後にチャージポンプ回路の動作が安定するまでは、メモリが正常に動作しない可能性がある。そこで、本実施の形態では、例えばメモリ起動後にバックゲート電圧ＶＢＢ及び電荷保持電圧ＶＫＫが所定の負電圧となるまでは、同時に電圧を制御し、その後にバックゲート電圧ＶＢＢ及び電荷保持電圧ＶＫＫとを独立で制御する。つまり、本実施の形態では、バックゲート電圧ＶＢＢ及び電荷保持電圧ＶＫＫの電圧を生成する場合に、チャージポンプ回路等の動作を切り替える切り替え手段を有していることが好ましい。

なお、より好ましくは、バックゲート電圧ＶＢＢと電荷保持電圧ＶＫＫは、温度の上昇に伴い絶対値が大きくなるように変化させると良い。バックゲート電圧ＶＢＢと電荷保持電圧ＶＫＫとの温度に対する変化のグラフの一例を図２に示す。ここで、バックゲート電圧ＶＢＢと電荷保持電圧ＶＫＫとは、共に温度の上昇に伴い絶対値が大きくなるように変化させる場合であっても、独立して制御されることが好ましい。つまり、バックゲート電圧ＶＢＢを必要以上に低くした場合、セル容量に対して電界強度が強くなるため、メモリセルの電荷保持特性を悪化させる問題がある。そのため、リーク電流の少ない低温においてバックゲート電圧ＶＢＢは、ゲートトランジスタの特性に応じた適度な負電圧であればよい。また、電荷保持電圧ＶＫＫを必要以上に低くした場合、ワードドライバのＰＭＯＳトランジスタＰ１からのリーク電流を誘発する。ゲートトランジスタの閾値電圧が高い低温状態では、リーク電流は、電荷保持電圧ＶＫＫが絶対値の小さな負電圧であっても削減することができる。従って、電荷保持電圧ＶＫＫも低温状態では、ゲートトランジスタの特性に応じた適度な負電圧であれば良い。

上記説明より、実施の形態１にかかるメモリ１は、バックゲート電圧ＶＢＢと電荷保持電圧ＶＫＫを独立して制御することが可能である。これによって、例えば電荷保持電圧ＶＫＫを温度に応じて変動させることが可能である。電荷保持電圧ＶＫＫを温度に応じて変動させた場合、温度によらずリーク電流を最小にすることが可能であり、半導体装置の消費電力を削減することが可能である。また、リーク電流を最小にした場合、メモリセルの電荷保持特性が改善されるため、リフレッシュ動作に関する消費電力を削減することが可能である。

また、バックゲート電圧ＶＢＢと電荷保持電圧ＶＫＫとを独立に制御することが可能であることから、例えばメモリの出荷検査においてメモリセルの電荷保持特性のテスト時間を短縮することが可能である。つまり、電荷保持電圧ＶＫＫを通常使用する電圧よりも高い電圧として、リーク電流が増大する状態とすることで、メモリセルの電荷保持特性を作為的に短くすることが可能である。これによって、メモリセルの電荷保持特性のテスト時間を短縮することが可能である。

一方、上記のメモリ１を半導体基板上に実装するためには、ＮＭＯＳトランジスタＮ１のバックゲート電圧ＶＢＢＫとゲートトランジスタのバックゲート電圧ＶＢＢを独立して制御しなければならない。例えば、ＮＭＯＳトランジスタＮ１がゲートトランジスタと同じウェルに形成されていた場合、ＮＭＯＳトランジスタＮ１のバックゲート電圧ＶＢＢＫは、ゲートトランジスタのバックゲート電圧ＶＢＢと同じになる。ここで、ＮＭＯＳトランジスタＮ１のバックゲート電圧ＶＢＢＫをゲートトランジスタのバックゲート電圧ＶＢＢよりもトランジスタの閾値電圧Ｖｔｈ以上低くした場合、ＮＭＯＳトランジスタＮ１のバックゲートからＮＭＯＳトランジスタＮ１のソースに向かってＰＮ接合が形成され電流が流れる。以下に本実施の形態のメモリ１のレイアウトについて説明する。

メモリ１のブロックレイアウトの概略図を図３に示す。図３に示すように、実施の形態１にかかるメモリ１は、複数のメモリセルが配置されるセルアレイ１０、ワードドライバが複数配置されるワードドライバ領域１１、センスアンプが複数配置されるセンスアンプ領域１２、図示しない制御回路からの制御信号をワードドライバとセンスアンプとに伝達する中継回路が配置されるクロス領域１３とを有している。また、セルアレイ１０とワードドライバ領域１１とが配置される領域とセンスアンプ領域１２とクロス領域１３とが配置される領域との間には、分離領域１４が配置される。実施の形態１にかかるメモリ１は、セルアレイ１０、ワードドライバ領域１１、センスアンプ領域１２、クロス領域１３を１組のアレイセットとして、このアレイセットを格子状に配置したレイアウトとなっている。

図３に示すメモリ１においてＡ−Ａ'線に沿った断面図を図４に示す。図４に示すように、メモリ１は、第１の導電型の半導体（例えば、Ｐ型半導体）で形成された基板領域Ｐ−ｓｕｂ２０の上層に第２の導電型の半導体（例えば、Ｎ型半導体）で形成された第１の分離領域（例えば、Ｄｅｅｐ Ｎ−ｗｅｌｌ領域２１）が形成されている。Ｄｅｅｐ Ｎ−ｗｅｌｌ領域２１の上層には、セルアレイ１０、ワードドライバ領域１１、分離領域１４が形成されるウェル領域が形成される。セルアレイ１０は、Ｐ型半導体で形成された第１のウェル領域（例えば、Ｐ−ｗｅｌｌ領域２２）を有している。このＰ−ｗｅｌｌ領域２２は、第１のトランジスタ（例えば、メモリセルのゲートトランジスタ）のウェル領域となる。

隣接する２つのセルアレイ１０の間には、第２のトランジスタ（例えば、ワードドライバ領域１１のＮＭＯＳトランジスタ）のウェル領域となる第２のウェル領域（例えば、Ｐ−ｗｅｌｌ領域２４）、第３のトランジスタ（例えば、ワードドライバ領域１１のＰＭＯＳトランジスタ）のウェル領域となる第３のウェル領域（例えば、Ｎ−ｗｅｌｌ領域２３）、と分離領域１４となる第２の分離領域（例えば、Ｎ−ｗｅｌｌ領域２５）が形成されている。これらの領域は、Ｐ−ｗｅｌｌ領域２４と一方のセルアレイ１０のＰ−ｗｅｌｌ領域２２との間にＮ−ｗｅｌｌ領域２５が形成され、Ｐ−ｗｅｌｌ領域２４と他方のセルアレイ１０のＰ−ｗｅｌｌ領域２２との間にＮ−ｗｅｌｌ領域２３が形成される。

また、図面に示して説明はしないが、センスアンプ領域１２とクロス領域１３の断面構造について説明する。センスアンプ領域１２は、セルアレイ１０とワードドライバ領域１１とが隣接する辺と略直交する辺に隣接して形成される。センスアンプ領域１２は、Ｄｅｅｐ Ｎ−ｗｅｌｌ領域２１の上層に形成され、ＮＭＯＳトランジスタが形成される領域であって、セルアレイのＰ−ｗｅｌｌ領域と一体に形成される第４のウェル領域を有している。センスアンプ領域１２は、２つのセルアレイに挟まれて形成されるため、センスアンプ領域１２の第４のウェル領域は分割されて形成され、それぞれ隣接するセルアレイ１０のＰ−ｗｅｌｌ領域２２と一体に形成される。

クロス領域１３は、一般的にワードドライバ領域１１やセンスアンプ領域１２に比べ回路規模が小さい。そのため、例えば周囲に分離領域を形成し、その内側にウェル領域を形成することが可能である。また、クロス領域１３は、隣接するワードドライバ領域１１やセンスアンプ領域１２のレイアウトに合わせてウェル領域を形成することも可能である。クロス領域１３は、例えば２つのワードドライバ領域１１と２つのセンスアンプ領域１２とに隣接している。しかし、隣接するセンスアンプ領域１２のうち一方のセンスアンプ領域１２とクロス領域１３との間には分離領域１４が形成されている。例えば、ワードドライバ領域１１と当該ワードドライバ領域１１に対応するセルアレイ１０との間に分離領域１４が形成されている場合、当該ワードドライバ領域１１に対応するクロス領域１３と当該セルアレイ１０に対応するセンスアンプ領域１２との間に分離領域１４が形成される。これによって、分離領域１４は、直線的なレイアウトとすることが可能であり、チップ面積の増大を防ぐ効果がある。

ここで、各ウェル領域に印加される電圧について説明する。ワードドライバ領域１１のＮ−ｗｅｌ領域２３及び分離領域１４のＮ−ｗｅｌｌ領域２５に印加する電圧は、接地電圧よりも高い電圧であり、より好適には電源電圧ＶＤＤ、あるいは駆動電圧Ｖｂｏｏｔである。また、ワードドライバ領域１１のＮ−ｗｅｌ領域２３及び分離領域１４のＮ−ｗｅｌｌ領域２５と接し、これらの領域と同じ導電型となるＤｅｅｐ Ｎ−ｗｅｌｌ領域２１に印加される電圧は、Ｎ−ｗｅｌｌ領域２３、２５と同じになる。

一方、セルアレイ１０のＰ−ｗｅｌｌ領域２２及びワードドライバ領域１１のＰ−ｗｅｌｌ領域２４に印加する電圧は、ワードドライバ領域１１のＮ−ｗｅｌ領域２３及び分離領域１４のＮ−ｗｅｌｌ領域２５に印加する電圧より低い電圧であればよく、より好適には接地電圧、あるいは接地電圧よりも低い負電圧である。また、基板領域Ｐ−ｓｕｂ２０に印加される電圧は、他の回路ブロックのウェル電圧となるため、接地電圧が印加される。

これによって、Ｎ型半導体で形成される領域とＰ型半導体で形成される領域との間にＰＮ接合における逆方向電圧が印加されるため、Ｐ型半導体で形成される領域とＮ型半導体で形成される領域との間に電流が流れることはない。つまり、Ｐ型半導体で形成される領域とＮ型半導体で形成される領域とは、互いに絶縁された状態となる。

上記説明より、本実施の形態１によれば、セルアレイ１０及びワードドライバ領域１１のＰ−ｗｅｌｌ領域２２、２４は、互いに絶縁状態となり、さらに基板領域Ｐ−ｓｕｂ２０との間においても絶縁状態となる。これによって、セルアレイ１０のＰ−ｗｅｌｌ領域２２とワードドライバ領域１１のＰ−ｗｅｌｌ領域２４とに印加する電圧を独立に制御することが可能である。これによって、ＮＭＯＳトランジスタＮ１のバックゲート電圧をゲートトランジスタのバックゲート電圧と独立して制御することが可能になる。

例えば、ゲートトランジスタのバックゲート電圧ＶＢＢを所定の負電圧とし、電荷保持電圧ＶＫＫをゲートトランジスタのバックゲート電圧ＶＢＢよりも低い電圧とした場合、ＮＭＯＳトランジスタＮ１のバックゲート電圧を電荷保持電圧ＶＫＫとすることで、ＮＭＯＳトランジスタのバックゲートからソースに向かってＰＮ接合が導通することはない。

一方、本実施の形態では、ワードドライバ領域１１とセルアレイ１０とが隣接する辺のうち一方の辺にのみ隣接して分離領域１４を挿入した。近年、高速アクセスを可能にした大容量メモリでは、１つのセルアレイの大きさを小さくし、そのセルアレイを多く配置するレイアウトが一般的である。このようなレイアウトとした場合、分離領域のチップ面積に対する影響が大きくなるが、本実施の形態のメモリのチップ面積の増加量は、従来例２に比べて＋１％程度であることが、本願発明者らのシミュレーションで判明している。この１％の増加量は、実質的な問題とはならない増加量である。これに対して、従来例１のメモリ１００は、従来例２のメモリ２００に比べて＋１０％程度のチップ面積増加量である。従って、本実施の形態にかかるメモリによれば、チップ面積をほとんど増加させることなく、バックゲート電圧ＶＢＢと電荷保持電圧ＶＫＫとを独立制御することが可能である。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、基板領域及び各ウェルを形成する半導体の極性を入れ替える場合であっても、本発明の効果を得ることは十分可能である。また、上記説明では、第１、第２の分離領域としてＮ型半導体を使用したが、第１の分離領域（Ｄｅｅｐ Ｎ−ｗｅｌｌ領域２１）は、例えばＳＯＩ（Silicon On Insulator）構造を用い絶縁膜によって形成しても良く、第２の分離領域（Ｎ−ｗｅｌｌ領域２５）は、例えば溝に絶縁膜を埋め込んだトレンチ分離構造としても良い。さらに、バックゲート電圧ＶＢＢと電荷保持電圧ＶＫＫとを生成する制御方法については、それぞれの電圧の設定値によって適宜変更することが可能である。

実施の形態１にかかるメモリの回路図である。 実施の形態１にかかるバックゲート電圧と電荷保持電圧の温度変化のグラフを示す図である。 実施の形態１にかかるメモリのブロックレイアウトを示す図である。 図３に示すブロックレイアウトのＡ−Ａ'線に沿った断面図である。 従来例１のメモリの回路図である。 従来例１のメモリのブロックレイアウトを示す図である。 図６に示すブロックレイアウトのＡ−Ａ'線に沿った断面図である。 従来例２のメモリの回路図である。 従来例２のメモリのブロックレイアウトを示す図である。 図９に示すブロックレイアウトのＡ−Ａ'線に沿った断面図である。 ゲートトランジスタのリーク電流特性を示すグラフである。

符号の説明

１ メモリ
１０ セルアレイ
１１ ワードドライバ領域
１２ センスアンプ領域
１３ クロス領域
１４ 分離領域
２０ 基板領域Ｐ−ｓｕｂ
２１ Ｄｅｅｐ Ｎ−ｗｅｌｌ領域
２２、２４ Ｐ−ｗｅｌｌ領域
２３、２５ Ｎ−ｗｅｌｌ領域
Ｃ１ コンデンサ
Ｎ１ ＮＭＯＳトランジスタ
Ｐ１ ＰＭＯＳトランジスタ
ＷＬ ワード線
ＢＬ ビット線

Claims (6)

1. 第１のトランジスタと容量とによって情報を記憶するメモリセルと、直列に接続される第２、第３のトランジスタによって前記第１のトランジスタを制御するワードドライバとを有する半導体記憶装置であって、
   第１の導電型の半導体で形成された基板領域と、
   前記基板領域の上層に第２の導電型の半導体で形成された第１の分離領域と、
   前記第１の分離領域の上層に前記第１の導電型の半導体で形成され、前記第１のトランジスタが形成される第１のウェル領域と、
   前記第１の分離領域の上層に前記第１の導電型の半導体で形成され、前記第２のトランジスタが形成される第２のウェル領域と、
   前記第１の分離領域の上層に前記第２の導電型の半導体で形成され、前記第３のトランジスタが形成される第３のウェル領域と、
   前記第１の分離領域の上層に前記第２の導電型の半導体で形成される第２の分離領域とを有し、
   前記第２、第３のウェル領域と前記第２の分離領域は、２つの前記第１のウェル領域に挟まれる領域に形成され、前記第２の分離領域は、前記第２のウェル領域と一方の前記第１のウェル領域とに挟まれる領域に形成され、前記第３のウェル領域は、前記第２のウェル領域と他方の前記第１のウェル領域とに挟まれる領域に形成される半導体記憶装置。
2. 前記第２のウェル領域に印加される電圧は、前記第１のウェル領域に印加される電圧とは独立して制御可能な電圧であることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第２のウェル領域に印加される電圧は、温度に依存して変化する電圧であることを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 前記第１、第２のウェル領域に印加される電圧は、前記基板領域の電圧よりも高く、前記第１の導電型の半導体と前記第２の導電型の半導体との間のブレークダウン耐圧よりも低いことを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
5. 前記半導体記憶装置は、前記第１のウェル領域と隣接し、当該第１のウェル領域と一体に形成される第４のウェル領域を有し、前記メモリセルに蓄積された情報を読み出すセンスアンプが形成されるセンスアンプ領域と、前記第２、第３のトランジスタ及び前記センスアンプに制御信号を出力する中継回路が形成されるクロス領域とを有し、前記第２の分離領域は、前記センスアンプ領域と前記クロス領域とに挟まれる領域に形成されることを特徴とする請求項１に記載の半導体記憶装置。
6. 第１のトランジスタと容量とによって情報を記憶するメモリセルと、第２、第３のトランジスタによって前記第１のトランジスタを制御するワードドライバとを有する半導体記憶装置であって、
   第１の導電型の半導体で形成された基板領域と、
   前記基板領域の上層に第２の導電型の半導体で形成された第１の分離領域と、
   前記第１の分離領域の上層に前記第１の導電型の半導体で形成され、前記第１のトランジスタが形成される第１のウェル領域と、
   前記第１の分離領域の上層に前記第１の導電型の半導体で形成され、前記第２のトランジスタが形成される第２のウェル領域と、
   前記第１の分離領域の上層に前記第２の導電型の半導体で形成され、前記第３のトランジスタが形成される第３のウェル領域と、
   前記第１の分離領域の上層に前記第２の導電型の半導体で形成される第２の分離領域とを有し、
   前記第３のウェル領域は、前記第２のウェル領域と第１のウェル領域とに挟まれる領域に形成され、前記第２のウェル領域と前記第１のウェル領域とを分離する領域として動作する半導体記憶装置。

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