JP5016244B2 - 半導体記憶装置 - Google Patents
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Description
以下、図面を参照して本発明の実施の形態について説明する。実施の形態1にかかるメモリ1の回路図を図1に示す。図1に示すように、実施の形態1にかかるメモリ1は、第1の電圧生成部2、第2の電圧生成部3、ワードドライバ、メモリセルを有している。
10 セルアレイ
11 ワードドライバ領域
12 センスアンプ領域
13 クロス領域
14 分離領域
20 基板領域P−sub
21 Deep N−well領域
22、24 P−well領域
23、25 N−well領域
C1 コンデンサ
N1 NMOSトランジスタ
P1 PMOSトランジスタ
WL ワード線
BL ビット線
Claims (6)
- 第1のトランジスタと容量とによって情報を記憶するメモリセルと、直列に接続される第2、第3のトランジスタによって前記第1のトランジスタを制御するワードドライバとを有する半導体記憶装置であって、
第1の導電型の半導体で形成された基板領域と、
前記基板領域の上層に第2の導電型の半導体で形成された第1の分離領域と、
前記第1の分離領域の上層に前記第1の導電型の半導体で形成され、前記第1のトランジスタが形成される第1のウェル領域と、
前記第1の分離領域の上層に前記第1の導電型の半導体で形成され、前記第2のトランジスタが形成される第2のウェル領域と、
前記第1の分離領域の上層に前記第2の導電型の半導体で形成され、前記第3のトランジスタが形成される第3のウェル領域と、
前記第1の分離領域の上層に前記第2の導電型の半導体で形成される第2の分離領域とを有し、
前記第2、第3のウェル領域と前記第2の分離領域は、2つの前記第1のウェル領域に挟まれる領域に形成され、前記第2の分離領域は、前記第2のウェル領域と一方の前記第1のウェル領域とに挟まれる領域に形成され、前記第3のウェル領域は、前記第2のウェル領域と他方の前記第1のウェル領域とに挟まれる領域に形成される半導体記憶装置。 - 前記第2のウェル領域に印加される電圧は、前記第1のウェル領域に印加される電圧とは独立して制御可能な電圧であることを特徴とする請求項1に記載の半導体記憶装置。
- 前記第2のウェル領域に印加される電圧は、温度に依存して変化する電圧であることを特徴とする請求項1又は2に記載の半導体記憶装置。
- 前記第1、第2のウェル領域に印加される電圧は、前記基板領域の電圧よりも高く、前記第1の導電型の半導体と前記第2の導電型の半導体との間のブレークダウン耐圧よりも低いことを特徴とする請求項1乃至3のいずれか1項に記載の半導体記憶装置。
- 前記半導体記憶装置は、前記第1のウェル領域と隣接し、当該第1のウェル領域と一体に形成される第4のウェル領域を有し、前記メモリセルに蓄積された情報を読み出すセンスアンプが形成されるセンスアンプ領域と、前記第2、第3のトランジスタ及び前記センスアンプに制御信号を出力する中継回路が形成されるクロス領域とを有し、前記第2の分離領域は、前記センスアンプ領域と前記クロス領域とに挟まれる領域に形成されることを特徴とする請求項1に記載の半導体記憶装置。
- 第1のトランジスタと容量とによって情報を記憶するメモリセルと、第2、第3のトランジスタによって前記第1のトランジスタを制御するワードドライバとを有する半導体記憶装置であって、
第1の導電型の半導体で形成された基板領域と、
前記基板領域の上層に第2の導電型の半導体で形成された第1の分離領域と、
前記第1の分離領域の上層に前記第1の導電型の半導体で形成され、前記第1のトランジスタが形成される第1のウェル領域と、
前記第1の分離領域の上層に前記第1の導電型の半導体で形成され、前記第2のトランジスタが形成される第2のウェル領域と、
前記第1の分離領域の上層に前記第2の導電型の半導体で形成され、前記第3のトランジスタが形成される第3のウェル領域と、
前記第1の分離領域の上層に前記第2の導電型の半導体で形成される第2の分離領域とを有し、
前記第3のウェル領域は、前記第2のウェル領域と第1のウェル領域とに挟まれる領域に形成され、前記第2のウェル領域と前記第1のウェル領域とを分離する領域として動作する半導体記憶装置。
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