JP5712436B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、さらに詳しくは、外部供給電圧から高電圧をチップ内部で生成する半導体記憶装置等に適用可能な半導体装置に関する。
近年、非特許文献１〜３には縦型ＭＯＳトランジスタが報告されており、縦型ＭＯＳトランジスタの従来の平面型ＭＯＳトランジスタに対する優れた性能が明らかになって来ている。以下に縦型ＭＯＳトランジスタの特長を示す。
（１） 回路設計上のトランジスタ領域の縮小化が図れること、
（２） バックバイアス効果による閾値電圧の上昇が無視できること、
（３） 短チャネル効果が抑制可能なこと、
（４） サブスレッショルドスイングが減少可能なこと、
（５） ドレイン電流密度の増大化ができること、
等が挙げられる。例えば特許文献１には、縦型ＭＯＳトランジスタの構造や製造方法が開示されている。しかしながら、実際の半導体装置においては、縦型ＭＯＳトランジスタの特長を活かす提案が具体的になされていなかった。
半導体メモリ回路、特に不揮発性メモリ回路は、書き込みや消去のための高電圧発生回路と同一基板に集積化されている。高電圧発生回路ではチャージ・ポンプ回路が必須となる。このようなチャージ・ポンプ回路として、非特許文献４にはディクソンによるチャージ・ポンプ回路が報告されている。このチャージ・ポンプ回路では、ダイオード接続された電荷転送用のトランスファートランジスタを用いている。このトランスファートランジスタでは、バックバイアス効果による閾値電圧の増加に悩まされてきた。
図５４はディクソンのチャージ・ポンプ回路（Dickson’s Charge Pump Circuit）１００を示す図である。
図５４において、Ｍ０−Ｍ４はダイオード接続のＭＯＳトランジスタ、Ｃ１−Ｃ４は昇圧用キャパシタ、Ｃｏｕｔは出力負荷キャパシタを示す。昇圧用クロックＦ１とＦ２は逆位相である。ポンプ回路の各段のノードＮ１−Ｎ４の昇圧電位差（ΔＶ）は（１）式で表わされる。

ここで、ＶＦは昇圧クロックの電位振幅、Ｃｓは各ポンプノードの寄生容量、ｆは昇圧用クロックの周波数、ＩＭ１−Ｍ４はＭＯＳトランジスタＭ１−Ｍ４の出力電流である。電荷転送後のノードＮｉ＋１とノードＮｉの電位差はＭＯＳトランジスタＭｉの閾値電圧である。
各段の昇圧電位利得Ｇｉ＋１は、ノードＮｉとＮｉ＋１の電位差として（２）式で表わされる。

ここで、ＶiとＶi+1は、それぞれノードＮｉとＮｉ＋１の電位であり、Ｖｔｈ(Ｍi+1)はＭＯＳトランジスタＭi+1の閾値電圧である。
従って、従来の平面型ＭＯＳトランジスタ構成のチャージ・ポンプ回路１００の場合、その昇圧されたソース電位Ｖi+1によるバックバイアス効果によって、その閾値電圧は上昇する。その結果、電位利得Ｇi+1は段を重ねる毎に減少する。従って、従来の平面型ＭＯＳトランジスタ構成のディクソンのチャージ・ポンプ回路１００においては、段数に比例した昇圧が不可能であった。
上記のノードの段数に比例した昇圧が行われるように、チャージ・ポンプ回路１００の改良がされてきた。例えば、トランスファーゲートにウェルバイアスを印加したり（非特許文献５参照）、ウェルをフローティングにしたり（非特許文献６参照）、トランスファーゲート以外に複数個の新たなトランジスタを付加したり（非特許文献７、８参照）、ブートストラップ容量に昇圧したクロックを入力したり（非特許文献９参照）、ＳＯＩウェハーで構成する（非特許文献１０参照）等であった。
しかしながら、上記の改良は、何れも余分な回路が必要となり、また、ウェル分離やウェル昇圧によって、チップ面積と消費電力の増大の問題を引き起こしていた。
従来のＮＡＮＤ型フラッシュメモリの読み出しを以下に説明する。
図５５は、従来のＮＡＮＤ型フラッシュメモリの読み出し動作を説明する図である。図５５（Ａ）に示すように、選択されたメモリセル１０５のゲートには０Ｖが印加され、同一のＮＡＮＤ列（ストリング）のメモリセル１０５のゲートには読み出し電圧４．５Ｖが印加される。この４．５Ｖは外部の供給電圧３Ｖから昇圧され、生成される。従って、図５５（Ｂ）に示すように、選択メモリセル以外のメモリセルトランジスタはトランスファーゲートとして機能する。その結果、論理“１”がメモリセルに記憶されている場合、メモリセルトランジスタはディプレーション型となり、セル電流は流れる。
一方、図５５（Ｃ）に示すように、論理“０”が記憶されている場合、メモリセルトランジスタはエンハンスメント型となり、セル電流は流れない。メモリセルの記憶データの状態は、ビット線に接続されたセンスアンプで検知される。論理“０”と“１”の違いは、浮遊ゲートに負電荷の電子が存在するか否かを表している。もし、負電荷が浮遊ゲートに蓄積されている場合には、閾値電圧は上昇し、メモリトランジスタはエンハンスメント型となる。
図５５（Ｃ）に示すように、物理的に１個のメモリセルに１ビットのデータを記憶する１ビット／１セルの場合では、読み出し電圧は４．５Ｖである（非特許文献１１参照）。
しかし、物理的に１個のメモリセルに記憶するビット数を２ビット、３ビットと増加させる多値記憶をさせると、この読み出し電圧を高くする必要がある。1個の物理的なメモリセルに２ビットを記憶する場合、読み出し電圧は５．５Ｖである（非特許文献１２参照）。ＮＡＮＤ型フラッシュメモリに上記の多値記憶を使用して携帯電話等のモバイル機器に応用する場合には、低消費電力と高速アクセスが要求される。
従来の平面型ＭＯＳトランジスタを用いた２入力のＣＭＯＳ・ＮＡＮＤについて説明する。
図５６は、従来の平面型ＭＯＳトランジスタを用いた２入力のＣＭＯＳ・ＮＡＮＤゲート１１０を説明する図であり、（Ａ）は等価回路図、（Ｂ）はレイアウト図である。図５６に示すように、直列接続する２つのＮ型ＭＯＳトランジスタ１１１、１１２のゲート幅Ｗは同一にレイアウトするのが通常であった。
米国特許５，２５８，６３５
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従来のチャージ・ポンプ回路１００では、例えばフラッシュメモリの書き込み時に選択ワード線に２０Ｖの高電圧を印加するためにＭＯＳトランジスタ(ＭＳＳ、Ｍ０、Ｍ１、Ｍ１４、Ｍ１５、ＭＧＳ)のゲートノード（ＢＳＥＬ）に２０Ｖ＋閾値電圧を印加する必要がある、２０Ｖの高電圧を伝達するためには、バックバイアスとして、２０Ｖが印加されることとなる。当然、基板バイアス効果を抑えるためにこのような高耐圧のＭＯＳトランジスタ（ＭＳＳ、Ｍ０、Ｍ１、Ｍ１４、Ｍ１５、ＭＧＳ）は、低濃度のシリコン基板に作り込む等の工夫をしている。
しかしながら、２０Ｖ伝達時の基板バイアス効果による閾値電圧の上昇のため、そのゲートノード（ＢＳＥＬ）に少なくとも２３Ｖ以上の電圧を印加しなければならない。これは、トランジスタの信頼性上の問題を招き、また高耐圧トランジスタ設計のため、トランジスタ面積の大きなものとなってしまい、チップ面積の増大に繋がる（非特許文献１３参照）。
さらに、従来の平面型ＭＯＳトランジスタのバックバイアス効果の閾値電圧が上昇することに伴い、高電圧をトランスファーする回路等においても、その効率が著しく低下するという課題があった。
さらに、縦型ＭＯＳトランジスタでは、上記のようなＣＭＯＳ・ＮＡＮＤ等のゲート回路での最適な設計がされていなかった。
本発明は、上記課題に鑑み、バックバイアス効果を無視できる縦型ＭＯＳトランジスタを用いて、特に外部供給電圧からチップ内部で高電圧に昇圧するチャージ・ポンプ回路の面積を極端に縮小可能にすることで、低消費電力かつ低コストの半導体装置を提供することを第１の目的としている。
本発明は、上記課題に鑑み、縦型ＭＯＳトランジスタの底面の不純物拡散層の抵抗成分によるＩＲドロップが回路動作に与える影響を削減し、縦型ＭＯＳトランジスタや縦型ＭＯＳトランジスタで構成されたロジック回路等の半導体装置を提供することを第２の目的としている。
本発明は、上記課題に鑑み、レイアウト面積を低減化することができる縦型ＭＯＳトランジスタ等の半導体装置を提供することを第３の目的とする。
本発明は、上記課題に鑑み、ゲート遅延時間を向上させることができる縦型ＭＯＳトランジスタを用いた半導体装置を提供することを第４の目的とする。
上記第１の目的を達成するため、本発明は、少なくとも２個のＭＯＳトランジスタが直列接続された半導体装置において、少なくとも１個のＭＯＳトランジスタを縦型ＭＯＳトランジスタとし、縦型ＭＯＳトランジスタは、チャネルとなる半導体柱と、半導体柱の一端に形成されるソース領域と、ソース領域に形成されるソース電極と、半導体柱の他端に形成されるドレイン領域と、ドレイン領域に形成されるドレイン電極と、半導体柱の側面を取り囲むように配設されるゲート酸化膜と、ゲート酸化膜を被覆するゲート電極と、ドレイン寄生抵抗と、を備え、ドレイン領域は基板上に形成された不純物拡散層からなり、ドレイン寄生抵抗は上記不純物拡散層とドレイン電極との間に形成され、縦型ＭＯＳトランジスタが、従来の平面型ＭＯＳトランジスタで観測される基板バイアスの絶対値の上昇に伴う閾値電圧の上昇を示すバックバイアス効果が無いようにすることを特徴とする。
上記構成において、好ましくは、ソース領域は半導体柱の上面に形成され、ドレイン領域は半導体柱の下面に形成される。
半導体柱は、その長軸方向が基板に平行になるように基板上に載置されてもよい。
縦型ＭＯＳトランジスタのドレインに第１の電位、ソースに第２の電位、ゲートに第３の電位が入力する半導体装置において、第２の電位の上昇に伴い前記縦型ＭＯＳトランジスタの閾値電圧の上昇が無く、第３の電位が、第１の電位よりも高いか同一の場合、又は前記縦型ＭＯＳトランジスタの閾値電圧よりも高いか同一の場合には、第１の電位が上記第２の電位として伝達される。第３の電位が、第１の電位よりも低い場合、又は前記縦型ＭＯＳトランジスタの閾値電圧よりも低い場合には、第３の電位から前記縦型ＭＯＳトランジスタの閾値電圧分を差し引いた電圧がドレインよりソースへ第２の電位として伝達される。
上記の何れかに記載の半導体装置をチャージ・ポンプ回路に用いた半導体集積回路としてもよい。
上記構成において、チャージ・ポンプ回路は、少なくとも１段のノードからなり、ノードは、縦型ＭＯＳトランジスタのドレイン電極に接続される第１の昇圧用キャパシタを備え、縦型ＭＯＳトランジスタのドレイン電極とゲート電極とが接続されてもよい。
前記チャージ・ポンプ回路は、少なくとも２段以上のノードを備えており、ドレインと前記ゲートが接続された第１の縦型ＭＯＳトランジスタと第１の縦型ＭＯＳトランジスタのゲートに接続される第１の昇圧用キャパシタとからなる第１のノードと、ドレインとゲートが接続された第２の縦型ＭＯＳトランジスタと第２の縦型ＭＯＳトランジスタのゲートに接続される第２の昇圧用キャパシタとからなる第２のノードと、を備え、第１の縦型ＭＯＳトランジスタのソースが、第２の縦型ＭＯＳトランジスタのドレインに接続され、第１のクロックが第１の昇圧用キャパシタに印加され、第１のクロックとは逆位相の第２のクロックが前記第２の昇圧用キャパシタに印加されてもよい。
上記の何れかに記載の半導体装置を、記憶装置のロウデコーダ回路から選択ゲート線又はコントロールゲート線に電圧を伝達するドライバートランジスタに用いた半導体集積回路としてもよい。
上記構成において、記憶装置は不揮発性半導体メモリ装置でもよい。不揮発性半導体メモリ装置はフラッシュメモリでよい。フラッシュメモリはＮＡＮＤ型でもよい。
上記の何れかに記載の半導体装置を、少なくとも２種の異なる電位を切り替え伝達するスイッチ回路の伝達トランジスタに用いた半導体集積回路としてもよい。
上記第２の目的を達成するため、本発明は、少なくとも２個のＭＯＳトランジスタが直列接続された半導体装置において、少なくとも１個のＭＯＳトランジスタを縦型ＭＯＳトランジスタとし、この縦型ＭＯＳトランジスタは、チャネルとなる半導体柱と、半導体柱の一端に形成されるソース領域と、ソース領域に形成されるソース電極と、半導体柱の他端に形成されるドレイン領域と、ドレイン領域に形成されるドレイン電極と、半導体柱の側面を取り囲むように配設されるゲート酸化膜と、ゲート酸化膜を被覆するゲート電極と、ドレイン寄生抵抗と、を備え、ドレイン領域は基板上に形成された不純物拡散層からなり、ドレイン寄生抵抗は不純物拡散層とドレイン電極との間に形成され、少なくとも２つ以上のドレイン電極が、ドレイン領域となる不純物拡散層上に配設され、ドレイン領域とドレイン電極との間に生じる少なくとも２つ以上のドレイン寄生抵抗は、その抵抗値が１桁以上異なることを特徴とする。
上記構成において、縦型ＭＯＳトランジスタは、ｐ型半導体柱と、ｎ型ソース領域と、ｎ型ドレイン領域と、第１のドレイン電極と、第１のドレイン電極よりも寄生抵抗の大きい第２のドレイン電極と、からなるｎ型ＭＯＳトランジスタとすることができる。
縦型ＭＯＳトランジスタは、ｎ型半導体柱と、ｐ型ソース領域と、ｐ型ドレイン領域と、第３のドレイン電極と、第３のドレイン電極よりも寄生抵抗の大きい第４のドレイン電極と、からなるｐ型ＭＯＳトランジスタであってもよい。
上記何かに記載の半導体装置を用いることによって、ＣＭＯＳインバータ回路、ＣＭＯＳ・ＮＡＮＤゲート回路、ＣＭＯＳ・ＮＯＲゲート回路、Ｅ／Ｒ型インバータ回路、ＣＭＯＳクロスカップル型のセンスアンプ回路等を構成することができる。
上記第３の目的を達成するため、本発明は、少なくとも２個のＭＯＳトランジスタが直列接続された半導体装置において、少なくとも１個のＭＯＳトランジスタを縦型ＭＯＳトランジスタとし、この縦型ＭＯＳトランジスタは、チャネルとなる半導体柱と、半導体柱の一端に形成されるソース領域と、ソース領域に形成されるソース電極と、半導体柱の他端に形成されるドレイン領域と、ドレイン領域に形成されるドレイン電極と、半導体柱の側面を取り囲むように配設されるゲート酸化膜と、ゲート酸化膜を被覆するゲート電極と、ドレイン寄生抵抗と、を備え、ドレイン領域は基板上に形成された不純物拡散層からなり、ドレイン寄生抵抗は不純物拡散層とドレイン電極との間に形成され、少なくともマトリクス状に配設される縦型ＭＯＳトランジスタを４個以上備えており、ドレイン電極が、マトリクスの内部、中央又は中央周辺に配設されることを特徴とする。
上記構成において、マトリクスが３×３以上であり、マトリクスの中央にドレイン電極が配設されてもよい。
縦型ＭＯＳトランジスタは、ｐ型半導体柱とｎ型ソース領域とｎ型ドレイン領域とからなるｎ型ＭＯＳトランジスタでもよい。
縦型ＭＯＳトランジスタは、ｎ型半導体柱とｐ型ソース領域とｐ型ドレイン領域とからなるｐ型ＭＯＳトランジスタとしてもよい。
上記第４の目的を達成するため、本発明は、少なくとも２個のＭＯＳトランジスタが直列接続された半導体装置において、少なくとも１個のＭＯＳトランジスタを縦型ＭＯＳトランジスタとし、この縦型ＭＯＳトランジスタは、チャネルとなる半導体柱と、半導体柱の一端に形成されるソース領域と、ソース領域に形成されるソース電極と、上記半導体柱の他端に形成されるドレイン領域と、ドレイン領域に形成されるドレイン電極と、半導体柱の側面を取り囲むように配設されるゲート酸化膜と、ゲート酸化膜を被覆するゲート電極と、ドレイン寄生抵抗とを備え、ドレイン領域は基板上に形成された不純物拡散層からなり、ドレイン寄生抵抗は不純物拡散層とドレイン電極との間に形成され、上記縦型ＭＯＳトランジスタからなるゲート回路が構成され、同一型の第１の縦型ＭＯＳトランジスタと第２の縦型ＭＯＳトランジスタとが直列接続され、上記第１の縦型ＭＯＳトランジスタのドレイン端子が電源ＶＣＣ側に接続され、第２の縦型ＭＯＳトランジスタが、電源ＶＳＳ側に接続され、第１の縦型ＭＯＳトランジスタの半導体柱の本数の方が、第２の縦型ＭＯＳトランジスタの半導体柱の本数よりも少ないことを特徴とする。
上記構成において、ゲート回路は、少なくとも２入力以上のＮＡＮＤゲート回路であり、第１の縦型ＭＯＳトランジスタ及び第２の縦型ＭＯＳトランジスタは、ｎ型の縦型ＭＯＳトランジスタであってもよい。
前記ゲート回路は、少なくとも２入力以上のＮＯＲゲート回路であり、第１の縦型ＭＯＳトランジスタ及び第２の縦型ＭＯＳトランジスタは、ｐ型の縦型ＭＯＳトランジスタであってもよい。
本発明の縦型ＭＯＳトランジスタによれば、電流駆動力が大きく、基板バイアスの所謂バックバイアス効果による閾値電圧の上昇を完全に解消できる。
本発明の縦型ＭＯＳトランジスタを用いたチャージ・ポンプ回路や伝達トランジスタでは、チャージ・ポンプ回路各段の電荷転送効率が、段数が増加しても低下しなくなり、平面型ＭＯＳトランジスタ構成のチャージ・ポンプ回路に比べて、チップ面積とそのパワーの双方を１／１０以下に削減可能である。
本発明によれば、レイアウト面積が小さく、大電流の得られる縦型ＭＯＳトランジスタ群を構成でき、高集積化可能で低価格であってかつ高性能の半導体装置を実現できる。
本発明によれば、レイアウト面積が小さく、高性能、かつ低消費電力の縦型ＭＯＳトランジスタ群によるゲート回路が構成でき、高集積化可能で低価格であってかつ高性能の半導体装置を実現できる。
（Ａ）は本発明の第１の実施形態に係るｎ型縦型ＭＯＳトランジスタのデバイス構造の斜視図、（Ｂ）は断面図である。 （Ａ）は本発明の第１の実施形態に係る縦型ＭＯＳトランジスタの別のデバイス構造の斜視図、（Ｂ）は縦型ＭＯＳトランジスタの等価回路図、（Ｃ）は縦型ＭＯＳトランジスタの比較例の価等価回路図である。 縦型ＭＯＳトランジスタのＩＶ特性における寄生抵抗依存性のシミュレーション結果を示す図である。 ゲート・ソース間電圧（ＶＧＳ）とドレイン電流（ＩＤＳ）特性（ＶＧＳ−ＩＤＳ特性）の基板のバイアス依存性についてのシミュレーション結果を示す図であり、（Ａ）は縦型ＭＯＳトランジスタを、（Ｂ）は平面型ＭＯＳトランジスを示している。 ドレイン電流の飽和領域における、本発明の縦型ＭＯＳトランジスタと従来の平面型ＭＯＳトランジスタの閾値電圧の関係を示す図である。 本発明の半導体装置を用いたチャージ・ポンプ回路の構成を示すブロック図である。 図６のチャージ・ポンプ回路の構成を示す斜視図である。 クロック波形を示す図である。 図６に示す４段のディクソンのチャージ・ポンプ回路におけるノードＮ１のシミュレーション波形を示す図である。 本発明の縦型ＭＯＳトランジスタを用いたチャージ・ポンプ回路の出力電圧Ｖｏｕｔとノードの段数との関係をシミュレーションした結果を示す図である。 本発明の縦型ＭＯＳトランジスタを用いたチャージ・ポンプ回路の出力電圧Ｖｏｕｔと、出力電流Ｉｐｐの関係をシミュレーションした結果を示す図である。 ＮＡＮＤ型フラッシュメモリの部分的な回路図である。 縦型ＭＯＳトランジスタを用いたＣＭＯＳインバータを示す等価回路図であり、（Ａ）が本発明のＣＭＯＳインバータ、（Ｂ）は比較例である。 図１３のＣＭＯＳインバータのゲート遅延時間のシミュレーション結果を示す図である。 本発明の第２の実施形態に係る縦型ＭＯＳトランジスタのデバイス構造を示す斜視図である。 本発明のＶＬＣ構成を用いた２段のＣＭＯＳインバータを示す回路図である。 図１６に示す本発明のＶＬＣ構成を用いた２段のＣＭＯＳインバータにおいて、１段目と２段目のＣＭＯＳインバータの接続を模式的に示す図である。 図１６に示す本発明のＶＬＣ構成を用いた２段のＣＭＯＳインバータのパターンを模式的に示す図である。 本発明に係るＶＬＣ構成のＣＭＯＳインバータのゲート遅延時間のシミュレーション結果を従来構成と比較して示す図である。 本発明のＶＬＣ構成を用いた２入力のＣＭＯＳ・ＮＡＮＤゲートを示す回路図である。 図１９の２入力ＣＭＯＳ・ＮＡＮＤゲートの遅延時間のシミュレーション結果を示す図である。 本発明のＶＬＣ構成を用いた３入力のＣＭＯＳ・ＮＡＮＤゲートを示す回路図である。 本発明のＶＬＣ構成を用いた２入力のＣＭＯＳ・ＮＯＲゲートを示す回路図である。 本発明のＶＬＣ構成を用いた３入力のＣＭＯＳ・ＮＯＲゲートを示す回路図である。 本発明のＶＬＣ構成を用いた３段のＥ／Ｒ型インバータを示す等価回路図である。 本発明のＶＬＣ構成を用いた３段のＥ／Ｒ型インバータの構造を示す斜視図である。 本願のＶＬＣ構成を用いたＣＭＯＳクロスカップル型のセンスアンプの回路図である。 図２６のＣＭＯＳクロスカップル型のセンスアンプのセンス時間の定義を示すタイムチャートである。 本発明のＣＭＯＳクロスカップル型のセンスアンプのセンス時間のシミュレーション結果を示す図である。 縦型ＭＯＳトランジスタを用い、５×５のマトリクス状に単体の縦型ＭＯＳトランジスタを配設したマルチピラー型の縦型ＭＯＳトランジスタの模式的斜視図である。 マルチピラー型の縦型ＭＯＳトランジスタのドレイン寄生抵抗を模式的に示す図である。 本発明によるマルチピラー型の縦型ＭＯＳトランジスタのドレイン電極配置例を示す図である。 本発明によるマルチピラー型の縦型ＭＯＳトランジスタのドレイン電極の別配置例を示す図である。 本発明によるマルチピラー型の縦型ＭＯＳトランジスタのドレイン電極の別配置例を示す図である。 本発明によるマルチピラー型の縦型ＭＯＳトランジスタのドレイン電極の別配置例を示す図である。 比較例１のマルチピラー型の縦型ＭＯＳトランジスタにおいてドレイン電極配線パターンを示す図である。 比較例２のマルチピラー型の縦型ＭＯＳトランジスタにおいてドレイン電極配線パターンを示す図である。 マルチピラー型の縦型ＭＯＳトランジスタのレイアウト面積を比較した図である。 縦型ＭＯＳトランジスタのＩＶ特性のシミュレーション結果を示す図である。 本発明によるマルチピラー型の縦型ＭＯＳトランジスタのドレイン電流のシミュレーション結果を示す図である。 半導体柱底面の拡散層をソースとした場合のマルチピラー型の縦型ＭＯＳトランジスタのドレイン電流のシミュレーション結果を示す図である。 比較例３の縦型ＭＯＳトランジスタの等価回路図であり、（Ａ）は半導体柱の底面側をドレイン電極とした場合、（Ｂ）は半導体柱の底面側をソース電極とした場合である。 比較例３の各縦型ＭＯＳトランジスタのＩＶ特性のシミュレーション結果を示し、（Ａ）はドレイン寄生抵抗を有している場合、（Ｂ）はドソース寄生抵抗を有している場合を示す。 比較例３の各縦型ＭＯＳトランジスタに印加されるドレイン電圧のシミュレーション結果を示し、（Ａ）はドレイン寄生抵抗を有している場合、（Ｂ）はドソース寄生抵抗を有している場合を示す。 従来の３入力ＣＭＯＳ−ＮＡＮＤゲート回路の回路図を示している。 ９段のリングオシレータの出力波形の一例を示す図である。 ９段のリングオシレータから求めたゲート遅延時間の入力依存性を示す図である。 図１８の２入力ＮＡＮＤゲート回路において、直列接続した２個のＮ型ＭＯＳトランジスタのゲート幅を変えたときにゲート遅延時間がどのように変化するかをシミュレーションした結果を示す図である。 本発明の第４の実施形態に係るＶＬＣの構成例を示し、（Ａ）は２入力ＣＭＯＳ・ＮＡＮＤゲートの回路図、（Ｂ）は２入力ＣＭＯＳ・ＮＡＮＤゲートの部分斜視図である。 本発明の２入力ＣＭＯＳ・ＮＡＮＤゲートのＭ１の本数が５本及びＭ２の本数が１０本とした場合のドレインのレイアウトを示す簡略化した部分斜視図である。 本発明の２入力ＣＭＯＳ・ＮＡＮＤゲートのＭ１の本数が１０本、Ｍ２の本数が１０本とした場合のドレインのレイアウトを示す簡略化した部分斜視図である。 本発明の２入力ＣＭＯＳ・ＮＡＮＤゲートを用いた９段のリングオシレータの出力波形の一例を示す図である。 ９段のリングオシレータから求めたゲート遅延時間の入力依存性を示す図である。 ３入力ＣＭＯＳ・ＮＡＮＤゲートにおいて、直列接続する３個のＮ型ＭＯＳトランジスタのゲート幅Ｗを最適化した例を示している。 図５２の３入力ＣＭＯＳ・ＮＡＮＤゲートで構成した９段のリングオシレータから求めたゲート遅延時間の入力依存性を示す図である。 ディクソンのチャージ・ポンプ回路（Dickson’s Charge Pump Circuit）を示す図である。 従来のＮＡＮＤ型フラッシュメモリの読み出し動作を説明する図である。 従来の平面型ＭＯＳトランジスタを用いた２入力のＣＭＯＳ・ＮＡＮＤゲートを説明する図で、（Ａ）ｈ等価回路図、（Ｂ）はレイアウト図である。
１，１Ａ：縦型ＭＯＳトランジスタ
１Ｂ：ｐ型の縦型ＭＯＳトランジスタ
２：半導体柱
３：ソース領域
４：ソース電極
５：ドレイン領域
６：ドレイン電極
６Ａ，６Ｃ：第１のドレイン電極
６Ｂ，６Ｄ：第１のドレイン電極
７：ゲート酸化膜
８：ゲート電極
９：基板
１１：ｎウェル
１２：ｐ＋領域
１３：ｎ＋拡散層
１４：配線交差領域
１５：ドレイン寄生抵抗
２０：チャージ・ポンプ回路
２５；ＮＡＮＤ型フラッシュメモリ
２６：メモリセルアレイ
２７：ロウデコーダ回路
２８：ドライバートランジスタ
３０：ＣＭＯＳインバータ
３１，３５：ｎ型の縦型ＭＯＳトランジスタ
３５Ａ：第１のｎ型の縦型ＭＯＳトランジスタ
３５Ｂ：第２のｎ型の縦型ＭＯＳトランジスタ
３５Ｃ：第３のｎ型の縦型ＭＯＳトランジスタ
３２，３６：ｐ型の縦型ＭＯＳトランジスタ
３６Ａ：第１のｐ型の縦型ＭＯＳトランジスタ
３６Ｂ：第２のｐ型の縦型ＭＯＳトランジスタ
３６Ｃ：第３のｐ型の縦型ＭＯＳトランジスタ
４０：ＣＭＯＳインバータ
４５：２入力のＣＭＯＳ ＮＡＮＤゲート
４６：３入力のＣＭＯＳ ＮＡＮＤゲート
４７：２入力のＣＭＯＳ ＮＯＲ
４８：３入力のＣＭＯＳ ＮＯＲゲート
４９：Ｅ／Ｒ型インバータ
５０：ＣＭＯＳクロスカップル型のセンスアンプ
５５：マルチピラー型の縦型ＭＯＳトランジスタ
以下、図面を参照しながら本発明の実施形態を具体的に説明する。
（第１の実施形態）
図１（Ａ）は本発明の第１の実施形態に係るＮ縦型ＭＯＳトランジスタのデバイス構造を示す斜視図であり、図１（Ｂ）はＮ縦型ＭＯＳトランジスタのデバイス構造の断面図である。
図１に示すように、本発明の第１の実施形態の縦型ＭＯＳトランジスタ１は、チャネルとなるｐ型半導体柱２と、ｐ型半導体柱２の一端に形成されソース領域３となるｎ＋不純物拡散層と、ソース領域３に形成されるソース電極４と、ｐ型半導体柱の他端に形成されドレイン領域５となるｎ＋不純物拡散層と、ドレイン領域５に形成されるドレイン電極６と、ｐ型半導体柱２の側面を取り囲むように配設されるゲート酸化膜７と、ゲート酸化膜７を被覆するゲート電極８と、から構成されている。半導体柱２は、例えばシリコン（Ｓｉ）から形成することができ、シリコン柱２とも呼ぶ。縦型ＭＯＳトランジスタ１は、Ｓｉ等の半導体からなる基板９やＳＯＩ基板上に形成することができる。図１に示したソース領域３は、半導体柱２の上面に形成し、ドレイン領域５は半導体柱２の下面側に形成した場合を示している。つまり、半導体柱２は、基板９に垂直に配置している。半導体柱２とソース領域３とドレイン領域５とはそれぞれ円柱形状に形成されている。半導体柱２は基板９に水平に配置してもよい。つまり、半導体柱２は、その長軸方向が基板９に平行になるように基板９上に載置されてもよい。
図１に示した縦型ＭＯＳトランジスタ１はｎ型であるが、ｎ型に限らずｐ型の縦型ＭＯＳトランジスタ１であってもよい。ｐ型の縦型ＭＯＳトランジスタ１は、チャネルをｎ型半導体柱とし、ソース領域３及びドレイン領域５をｐ＋不純物拡散層とすればよい。
図２は、本発明の第１の実施形態に係る縦型ＭＯＳトランジスタの別のデバイス構造を示し、（Ａ）は斜視図、（Ｂ）は縦型ＭＯＳトランジスタの等価回路図、（Ｃ）は比較例の縦型ＭＯＳトランジスタの等価回路図である。
図２（Ａ）に示す縦型ＭＯＳトランジスタ１Ａのドレイン領域５は、ｐ型のシリコン基板９に形成されるｎウェル１１又はｎ＋ウェル内に形成し、ドレイン電極６をｎウェル１１又はｎ＋ウェル内の表面に形成している。ｎウェル１１又はｎ＋ウェルは基板９に拡散した不純物拡散層で形成される。
図２（Ｂ）に示す縦型ＭＯＳトランジスタ１Ａでは、ｐ型シリコン柱２の底面側をｎ＋拡散層でドレインを形成しているので、寄生ドレイン抵抗ＲＤが存在するが寄生ソース抵抗ＲＳは生じない。
一方、図２（Ｃ）に示す縦型ＭＯＳトランジスタの比較例はｐ型シリコン柱２の底面側をｎ＋拡散層でソース領域３を形成しているので、寄生ソース抵抗ＲＳが存在するが寄生ドレイン抵抗ＲＤは比較的に小さい。
図２（Ａ）及び図２（Ｂ）に示すｎ型縦型ＭＯＳトランジスタ１Ａでは、トランジスタの電流電圧特性が非対称性となり、同じ電流電圧特性を示さない。比較例の縦型ＭＯＳトランジスタは、本発明の縦型ＭＯＳトランジスタ１，１Ａと比較すると、ドレイン電流が減少する。
図３は、縦型ＭＯＳトランジスタ１，１ＡのＩＶ特性の寄生抵抗依存性をシミュレーションした結果を示す図である。図３の横軸はドレイン・ソース間電圧ＶＤＳ（Ｖ）、図３の縦軸は、ドレイン・ソース間電流ＩＤＳ（Ａ）である。ここで、縦型ＭＯＳトランジスタ１，１Ａのゲート長Ｌとゲート幅Ｗは、Ｗ/Ｌ=５μｍ/０．１８μｍであり、ゲート酸化膜７の膜厚は５０Å（５ｎｍ）である。寄生抵抗ＲＤ及び寄生抵抗ＲＳは１００Ωである。寄生抵抗が０Ω（Ｒ＝０Ω）の場合も併せて示している。
図３に示すように、シリコン柱２の底面側をソース領域３とした場合に、シリコン柱２の底面をドレイン領域５とした場合よりもドレイン電流が減少するのは、寄生抵抗ＲＳがソース側に挿入されると、そのＩＲドロップによって、実効的なドレイン・ソース間電圧ＶＤＳだけでなく、ドレイン電流の飽和領域の実効的なゲート・ソース間電圧ＶＧＳも低下するためである。
図４は、ゲート・ソース間電圧（ＶＧＳ）とドレイン電流（ＩＤＳ）特性（ＶＧＳ−Ｉ
ＤＳ特性）の基板９のバイアス依存性についてのシミュレーション結果の図で、（Ａ）は縦型ＭＯＳトランジスタ１，１Ａを、（Ｂ）は平面型ＭＯＳトランジスを示している。図の横軸はＶＧＳ（Ｖ）、縦軸はＩＤＳ（Ａ）である。縦型ＭＯＳトランジスタ１，１Ａ及び平面型ＭＯＳトランジスタのＷ／Ｌは５μｍ/０．１８μｍであり、またゲート酸化膜７の厚みは５ｎｍである。ドレイン・ソース電圧（ＶＤＳ）は５０ｍＶとした。縦型ＭＯＳトランジスタ１，１Ａの半導体柱２は完全に空乏化している。
図４（Ａ）から明らかなように、縦型ＭＯＳトランジスタ１，１Ａでは、基板９のバイアス電圧を、０Ｖ，−０．５Ｖ，−１．０Ｖ，−１．５Ｖと変化させても、ＶＧＳ−ＩＤＳ特性が全く変化しないことが分かる。
図４（Ｂ）から明らかなように、従来の平面型ＭＯＳトランジスタでは、基板のバイアス電圧を、０Ｖ，−０．５Ｖ，−１．０Ｖ，−１．５Ｖと変化させるにつれて、ＶＧＳ−ＩＤＳ特性が変化することが分かる。
図５は、ドレイン電流の飽和領域における、本発明の縦型ＭＯＳトランジスタ１，１Ａと従来の平面型ＭＯＳトランジスタの閾値電圧の関係を示す図であり、ＶＤＳは１Ｖとした。図５の横軸は、基板９のバイアスの影響を示す（｜Ｖｓｕｂ｜＋２ΦＦ）１／２である。ここで、Ｖｓｕｂは基板バイアス電圧（Ｖ）であり、２ΦＦはｋＴ/ｑ×ｌｎ(Ｎ/ｎｉ)である。図５の縦軸は、閾値電圧Ｖｔｈ（Ｖ）である。
図５から明らかなように、基板バイアス電圧（Ｖ）を０Ｖ〜−１．５Ｖまで変えても本発明の縦型ＭＯＳトランジスタ１，１Ａでは、閾値電圧Ｖｔｈが変化しない。これに対して、平面型ＭＯＳトランジスタの閾値電圧Ｖｔｈは、基板バイアス電圧が０Ｖ〜‐１．５Ｖまで変化するにつれ、増大することが分かる。
これにより、本発明の縦型ＭＯＳトランジスタ１，１Ａにおいては、シリコン柱２が完全に空乏化しており、その結果、基板バイアス依存性は全く無く、所謂バックバイアス効果による閾値電圧の上昇は完全に無視できる。
本発明の縦型ＭＯＳトランジスタ１，１Ａによれば、比較例の縦型ＭＯＳトランジスタに対してドレイン電流を大きくでき、ドレイン・ソース間電圧Ｖｄｓの低下がない。さらに、本発明の縦型ＭＯＳトランジスタ１，１Ａによれば、基板バイアス依存性は全く無く、従来の平面型ＭＯＳトランジスタで生じた所謂バックバイアス効果による閾値電圧の上昇を無視することができるという特徴を有している。
（半導体装置の応用例）
本発明の半導体装置を用いた種々の回路について説明する。
図６は、本発明の半導体装置を用いたチャージ・ポンプ回路２０の構成を示すブロック図である。図６に示すチャージ・ポンプ回路２０は、従来の平面型ＭＯＳトランジスタからなる４段のディクソンのチャージ・ポンプ回路の平面型ＭＯＳトランジスタを本発明の縦型ＭＯＳトランジスタ１，１Ａに置換した回路である。本発明の半導体装置を用いた種々の回路では、少なくとも２個のＭＯＳトランジスタが直列接続された半導体装置において、少なくとも１個のＭＯＳトランジスタを縦型ＭＯＳトランジスタ１，１Ａとする。
図６に示すように、本発明の４段のチャージ・ポンプ回路２０は、ドレインとゲートが接続されたダイオード接続のｎ型の縦型ＭＯＳトランジスタ１，１Ａ（ＴｒO〜ＴｒO４）と、第１〜第４の昇圧用キャパシタ（Ｃ１〜Ｃ４）と、４段目の縦型ＭＯＳトランジスタ１，１Ａ（ＴｒO４）のソースに接続される負荷となる所謂出力キャパシタ（Ｃｏｕｔ）と、出力キャパシタに並列に接続される出力抵抗Ｒｏｕｔとからなる。１段目の縦型ＭＯＳトランジスタ１，１Ａ（ＴｒO１）のソースは、２段目の縦型ＭＯＳトランジスタ１，１Ａ（ＴｒO２）のドレインに接続される。２段目以降も同様である。第４の縦型ＭＯＳトランジスタトランジスタ（Ｔｒ０４）のソースは、並列接続された出力キャパシタ及び出力抵抗の一端に接続される。並列接続された出力キャパシタ及び出力抵抗の他端には、電源電圧Ｖｓｓが印加される。
第１のクロック（Ｆ１）は、第１及び第３、つまり奇数番目の昇圧用キャパシタに印加される。第１のクロック（Ｆ１）とは逆位相の第２のクロック（Ｆ２）は、第２、第４、つまり偶数番目の昇圧用キャパシタに印加される。
図７は、図６のチャージ・ポンプ回路２０の構成を示す斜視図である。図７に示すように、ダイオード接続の縦型ＭＯＳトランジスタトランジスタ（ＴｒO〜ＴｒO４）のそれぞれは、図２（Ａ）に示した縦型ＭＯＳトランジスタ１Ａを使用することができる。
次に、本発明のチャージ・ポンプ回路２０をトランジスタモデルパラメータを用いてシミュレーションを行なった。本発明の縦型ＭＯＳトランジスタ１，１Ａ（ＴｒO〜ＴｒO４）は、図３で説明した構造を有している。シミュレーションは、ソフトウェアとしてＨＳＰＩＣＥ ＢＳＩＭ４を用いて行った。縦型ＭＯＳトランジスタの等価回路定数等は、試作した縦型ＭＯＳトランジスタの実測データに基づいて抽出した。チャージ・ポンプ回路２０に用いた昇圧用キャパシタ等の受動部品のパラメータは以下のように設定した。
Ｃ１−Ｃ４：１０ｐＦ
出力キャパシタ：１００ｐＦ
出力抵抗：１ＭΩ
外部供給電圧（Ｖｃｃ）：１．８Ｖ
図８はクロック波形を示す図であり、横軸は時間（ｎｓ）、縦軸は振幅（Ｖ）である。図８に示すように、クロック周波数は１０ＭＨｚであり、振幅は１．８Ｖである。さらに、クロックＦ１の位相は、クロックＦ２の逆位相である。
図９は、図６に示す４段のディクソンのチャージ・ポンプ回路２０におけるノードＮ１のシミュレーション波形を示す図である。図９の横軸は時間（ｎｓ）、縦軸はノードＮ１の電圧（Ｖ）である。図９には、本発明の縦型ＭＯＳトランジスタ１，１Ａと共に、平面型ＭＯＳトランジスタのデータも比較のために示している。図９から明らかなように、ノードＮ１の電圧は、チャージ・ポンプ回路２０に印加される外部供給電圧（Ｖｃｃ）１．８Ｖに対して正弦波上に変化していることが分かる。平面型ＭＯＳトランジスタ構成のチャージ・ポンプ回路２０のＮ１の最小電位は１．０８Ｖであり、縦型ＭＯＳトランジスタ１，１Ａで構成したチャージ・ポンプ回路２０のＮ１の最小電位は１．２６Ｖである。両電位差０．１８Ｖ（＝１．２６Ｖ−１．０８Ｖ）は、図５に示した従来の平面型ＭＯＳトランジスタのバックバイアス効果による閾値電圧の上昇の電位差に一致している。
図１０は、本発明の縦型ＭＯＳトランジスタ１，１Ａを用いたチャージ・ポンプ回路２０の出力電圧Ｖｏｕｔとノードの段数との関係をシミュレーションした結果を示す図である。図１０の横軸はチャージ・ポンプ回路２０のノード段数であり、縦軸は昇圧された出力電圧Ｖｏｕｔ（Ｖ）である。図１０には、本発明の縦型ＭＯＳトランジスタ１，１Ａと共に、平面型ＭＯＳトランジスタのデータも比較のために示している。図１０から明らかなように、本発明の縦型ＭＯＳトランジスタ１，１Ａの閾値電圧は一定であるので、チャージ・ポンプ回路２０の出力電圧は、段数に対して線形に比例する。
これに対して、平面型ＭＯＳトランジスタの閾値電圧差は、チャージ・ポンプ回路２０の段数が増加するに従って大きくなる。このため、平面型ＭＯＳトランジスタのバックバイアス効果はより顕著になり、平面型ＭＯＳトランジスタ構成を用いたチャージ・ポンプ回路２０の出力電圧は、段数に対して線形に比例せず、低下するようになる。
図１１は、本発明の縦型ＭＯＳトランジスタ１，１Ａを用いたチャージ・ポンプ回路２０の出力電圧Ｖｏｕｔと出力電流Ｉｐｐとの関係をシミュレーションした結果を示す図である。図１１の横軸は出力電圧Ｖｏｕｔ（Ｖ）で、縦軸は出力電流Ｉｐｐ（μＡ）である。出力電流Ｉｐｐは、出力抵抗を流れる電流である。図１１には、本発明の縦型ＭＯＳトランジスタ１，１Ａと共に、平面型ＭＯＳトランジスタのデータも比較のために示している。ここで、ＮＡＮＤ型フラッシュメモリのモバイル機器への応用のために１．８Ｖの外部供給電圧を想定している。図１１から明らかなように、本発明の縦型ＭＯＳトランジスタ１，１Ａを用いたチャージ・ポンプ回路２０の昇圧出力電圧４．５Ｖにおける出力電流は４７μＡであるのに対して、平面型ＭＯＳトランジスタトランジスタ構成のチャージ・ポンプ回路２０の出力電流は僅か４．５μＡである。
これにより、メモリセルが１ビット／１セルの場合の読み出し用チャージ・ポンプ回路２０を本発明の縦型ＭＯＳトランジスタトランジスタ１，１Ａで構成した場合、従来の平面型ＭＯＳトランジスタで構成した場合に比べて、１/１０の面積及び消費電力に削減できる。
次に、実際のＮＡＮＤ型フラッシュメモリへ縦型ＭＯＳトランジスタ構成のチャージ・ポンプ回路２０を搭載した応用例を以下に示す。
図１２は、ＮＡＮＤ型フラッシュメモリ２５の部分的な回路図である。図１２に示すように、ＮＡＮＤ型フラッシュメモリ２５は、メモリセルアレイ２６と、チャージ・ポンプ回路２０を含むロウデコーダ回路２７とを含んで構成されている。メモリセルアレイ２６は、ＮＡＮＤ接続されたメモリセルアレイ２６と、所謂ＸＹアドレスのために、選択ゲート線（ＳＳＬ、ＧＳＬ）と、ワード線（ＷＬ０、ＷＬ１、ＷＬ１４、ＷＬ１５）線とを含んでいる。このワード線は、コントロールゲート線とも呼ばれている。
チャージ・ポンプ回路２０を含むロウデコーダ回路２７からは、本発明の縦型ＭＯＳトランジスタ１，１Ａ（ＭＳＳ、Ｍ０、Ｍ１、Ｍ１４、Ｍ１５、ＭＧＳ）を介して、選択ゲート線（ＳＳＬ、ＧＳＬ）又はワード線（ＷＬ０、ＷＬ１、ＷＬ１４、ＷＬ１５）に、チャージ・ポンプ回路から発生した高電圧が印加される。縦型ＭＯＳトランジスタ１，１Ａ１，１Ａ（ＭＳＳ、Ｍ０、Ｍ１、Ｍ１４、Ｍ１５、ＭＧＳ）は、高電圧を伝達する所謂トランスファー用のドライバートランジスタ２８である。
ドライバートランジスタ２８の伝達特性について説明する。
ドライバートランジスタ２８においては、ドレインに第１の電位（ドレイン電位と呼ぶ。）、ソースに第２の電位（ソース電位と呼ぶ。）、ゲートに第３の電位（ゲート電位と呼ぶ。）が印加されるものとする。
先ず、ソース電位の上昇に伴いドライバートランジスタ２８の閾値電圧の上昇が無く、ゲート電位が、第１の電位よりも高いか同一の場合、又はドライバートランジスタ２８の閾値電圧よりも高いか同一の場合には、ドレイン電位がソース電位として伝達される。
一方、ゲート電位が、ドレイン電位よりも低い場合、又はドライバートランジスタ２８の閾値電圧よりも低い場合には、ゲート電位からドライバートランジスタ２８の閾値電圧分を差し引いた電圧がドレインよりソースへ伝達される。
本発明の縦型ＭＯＳトランジスタ１，１Ａを用いたチャージ・ポンプ回路２０によれば、バックバイアス効果による閾値電圧の上昇が完全に解消できる。
これにより、従来の平面型ＭＯＳトランジスタ構成のチャージ・ポンプ回路では、チャージ・ポンプ回路各段の電荷転送効率が、段数が増加する毎に低下していた問題が無くなる。昇圧出力電圧４．５Ｖのチャージ・ポンプで比較すると、本発明の縦型ＭＯＳトランジスタ１，１Ａで構成したチャージ・ポンプ回路２０のチップサイズ及び消費電力は、平面型ＭＯＳトランジスタで構成したチャージ・ポンプ回路に比べて、１／１０以下に削減可能である。
さらに、本発明のＭＯＳトランジスタ１，１ＡをＮＡＮＤ型フラッシュメモリ２５のロウデコーダ回路に用いることにより、大幅な回路面積の縮小化と消費電力の削減が実現可能となる。本発明の縦型ＭＯＳトランジスタ１，１ＡをＮＡＮＤ型フラッシュメモリ２５のチャージ・ポンプ回路２０、ロウデコーダ回路２７の高電圧トランスファーのドライバー回路に用いることによって、ＮＡＮＤ型フラッシュメモリ２５の大幅なチップサイズの削減と消費電力の削減が可能となる。現在、全世界で２兆円以上の生産量となるＮＡＮＤ型フラッシュメモリ２５のコスト及び消費電力を削減できると、その経済的な効果は著しい。
（第１の実施形態の変形例）
本発明の縦型ＭＯＳトランジスタ１，１Ａはｎ型の縦型ＭＯＳトランジスタ単体あるいはその組み合わせに限らずに、ｐ型の縦型ＭＯＳトランジスタ単体あるいはその組み合わせにも適用することができる。ＣＭＯＳインバータを例に取って、以下に説明する。
図１３は、ＣＭＯＳインバータの等価回路図で、（Ａ）は本発明のＣＭＯＳインバータ３０を、（Ｂ）が比較例を示す。
図１３（Ａ）に示すように、本発明のＣＭＯＳインバータ３０は、半導体柱２の底面側をドレイン領域５としたｎ型の縦型ＭＯＳトランジスタ３１とｐ型の縦型ＭＯＳトランジスタ３２とが直列接続されて構成されている。ｎ型及びｐ型の縦型ＭＯＳトランジスタ３１、３２のゲート電極８同士が接続され、入力ＶＩＮが印加される。さらにドレイン電極６同士が接続され、次段へ出力（ＶＯＵＴ）される。ｐ型の縦型ＭＯＳトランジスタ３２のソース電極４には電源ＶＣＣが接続され、ｎ型の縦型ＭＯＳトランジスタ３１のソース電極４には電源ＶＳＳが接続される。電源ＶＳＳは０電位であってもよい。
一方、比較例のＣＭＯＳインバータは、図１３（Ｂ）に示すように、シリコン柱２の底面側をソース領域３とした以外は、本発明のＣＭＯＳインバータ３０と同じである。
上記ＣＭＯＳインバータ３０の１段当たりのゲート遅延時間のシミュレーションを行った。用いた縦型ＭＯＳトランジスタは、図３と同じ寸法を有している。
図１４は、図１３のＣＭＯＳインバータ３０のゲート遅延時間のシミュレーション結果を示す図である。図１４の横軸は寄生抵抗ＲＤ及びＲＳ（Ω）で、図１４の縦軸はＣＭＯＳインバータ３０のゲート遅延時間（ｐｓ）である。ここで、ファンアウトがＦ＝１とＦ＝３の２例のシミュレーションを行った。
図１４から明らかなように、寄生抵抗の値が大きくなるほど、インバータ１段当たりのゲート遅延時間は、寄生抵抗成分の無い場合、つまり、Ｒ＝０Ωに比べて長くなる。半導体柱２の底面をソース領域３にした場合には、半導体柱２の底面をドレイン領域５にした場合よりもゲート遅延時間の劣化が著しい。その理由は、前述したようにトランジスタのドレイン電流が実効的なゲート電圧ＶＧＳの低下により、減少するためである。
（第２の実施形態）
以下、図面を参照しながら本発明の第２の実施形態を具体的に説明する。
図１５は、本発明の第２の実施形態に係る縦型ＭＯＳトランジスタのデバイス構造を示す模式的な斜視図である。図１５に示すように、本発明の第２の実施形態に係る縦型ＭＯＳトランジスタ３５は、半導体柱２の下面に形成されドレイン領域５となるｎ＋不純物拡散層の表面に少なくとも２つ以上のドレイン電極６Ａ，６Ｂを配設した構造を有している。縦型ＭＯＳトランジスタ３５の構造は、図１及び図２（Ａ）に示した縦型ＭＯＳトランジスタ１，１Ａの構造とは異なる。他の構成は縦型ＭＯＳトランジスタ，１Ａの構造と同様であるので、説明は省略する。
図１５の場合には、縦型ＭＯＳトランジスタ３５として、２つのドレイン電極６Ａ，６Ｂ、つまり第１のドレイン電極６Ａと第２のドレイン電極６Ｂとを設けた場合を示している。半導体柱２の底面側のドレイン領域５から第１のドレイン電極６Ａのコンタクト孔までの電流通路には、ｎ＋不純物拡散層による第１の寄生抵抗（ＲＤ）が存在する。同様に、半導体柱２の底面側のドレイン領域５から第２のドレイン電極のコンタクト孔までの電流通路には、ｎ＋不純物拡散層による第２の寄生抵抗（ＲＧ）が存在する。
ここで、本発明の縦型ＭＯＳトランジスタを用いたロジック回路を、縦型ロジック回路（Vertical Logic Circuit）、すなわち、ＶＬＣと呼ぶことにする。本発明の半導体装置を用いた種々の回路では、少なくとも２個のＭＯＳトランジスタが直列接続された半導体装置において、少なくとも１個のＭＯＳトランジスタを縦型ＭＯＳトランジスタ３５とする。
図１５に示すように、第１の寄生抵抗（ＲＤ）は第２の寄生抵抗（ＲＧ）よりも抵抗が小さく大きな電流が流せる。一方、第２の寄生抵抗（ＲＧ）は第１の寄生抵抗（ＲＤ）よりも抵抗が大きいので小さい電流が流せる。第２の寄生抵抗（ＲＧ）は、第１の寄生抵抗（ＲＤ）よりも１０倍以上大きくする。つまり、第１の寄生抵抗（ＲＤ）は、第２の寄生抵抗（ＲＧ）の１／１０以下が好ましい。これは、この程度の抵抗比がないと効果がないからである。
本発明の第２の実施形態に係る縦型ＭＯＳトランジスタ３５は、半導体柱２の底面側のドレイン領域５からドレイン電極６に流れる電流経路を２つ以上となるように複数のドレイン電極を６Ａ，６Ｂ設けている。このため、ドレインに接続される相手側が大きな電流を流す場合と、小さい電流が流す場合とで、第１のドレイン電極６Ａと第２のドレイン電極６Ｂとを区別して配線することができる。
（ＣＭＯＳインバータ）
図１６は、本願のＶＬＣ構成を用いた２段のＣＭＯＳインバータ４０を示す回路図である。図１６に示ように、ＣＭＯＳインバータ４０で、ｎ型の縦型ＭＯＳトランジスタ３５のドレイン領域５に形成する２つの第１及び第２のドレイン電極６Ａ、６Ｂにおいて、大電流を流すのは第１のドレイン電極６Ａ経由とし、ｐ型の縦型ＭＯＳトランジスタ３６の第１のドレイン電極６Ｃに向かう経路とすることができる。
一方、Ｎ型縦型ＭＯＳトランジスタの第１のドレイン電極６Ｂの小電流経路は、次段のＣＭＯＳインバータ回路やＮＡＮＤゲート、ＮＯＲゲート等のゲート電路のＰ型縦型ＭＯＳトランジスタのゲートに入力し、Ｐ型縦型ＭＯＳトランジスタ３６の第２のドレイン電極６Ｄの小電流経路は、上記した次段のゲート回路のＮ型縦型ＭＯＳトランジスタのゲートに入力させている。
図１７Ａ及び図１７Ｂは、図１６に示す縦型ＭＯＳトランジスタ３５を用いた２段のＣＭＯＳインバータ４０のパターンを示す簡略化した模式図であり、図１７Ａでは１段目と２段目のＣＭＯＳインバータの接続を示し、図１７Ｂでは２段のＣＭＯＳインバータ４０のパターンを示している。図では、各配線の層間絶縁膜等は省略している。
図１７Ａに示すように、左側がｐ基板９に設けたｎウェル１１に形成した１段目のＣＭＯＳインバータ４０のｐ型の縦型ＭＯＳトランジスタ３６である。右側がｐ基板９に設けたｎ＋拡散層１３上に形成した次段のＣＭＯＳインバータ４０のｎ型の縦型ＭＯＳトランジスタ３５である。１段目のｐ型の縦型ＭＯＳトランジスタ３６のソース電極４は電源Ｖｃｃに接続され、第２のドレイン電極６Ｃは次段のｎ型の縦型ＭＯＳトランジスタのゲート電極８に接続されている。
図１７Ｂに示すように、図の上部左側がｐ基板９に設けたｎウェル１１に形成した次段のＣＭＯＳインバータ４０のｐ型の縦型ＭＯＳトランジスタ３６であり、右側がｐ基板９に設けたｎ＋拡散層１３上に形成した１段目のＣＭＯＳインバータ４０のｎ型の縦型ＭＯＳトランジスタ３５である。図の上部左側がｐ基板９に設けたｎウェル１１に形成した１段目のＣＭＯＳインバータ４０のｐ型の縦型ＭＯＳトランジスタ３６であり、右側がｐ基板９に設けたｎ＋拡散層上に形成した次段目のＣＭＯＳインバータ４０のｎ型の縦型ＭＯＳトランジスタ３５である。図１７Ｂでは、各段のドレイン電極６Ａ及び６Ｂが、符号１４を附している箇所、つまり配線交差領域を有しているパターンのレイアウト例を示している。これらのパターンを形成する配線は、複数の層間絶縁膜や複数の電極層からなる多層配線構造で形成することができる。
図１８は、本発明によるＶＬＣ構成のＣＭＯＳインバータ４０においてゲート遅延時間のシミュレーション結果を従来構成と比較して示す図である。図１８の横軸は寄生抵抗（ＲＤ及びＲＳ）（Ω）、縦軸はＣＭＯＳインバータのゲート遅延時間（ｐｓ）である。シミュレーションは、ソフトウェアとしてＨＳＰＩＣＥ・ＢＳＩＭ４を用いて行った。縦型ＭＯＳトランジスタ３５，３６の等価回路定数等は、試作した縦型ＭＯＳトランジスタの実測データに基づいて抽出した。
ここで、ファンアウトＦ＝１とＦ＝３の２例のシミュレーションを行った。ＶＧＳ−ＩＤＳ及び閾値電圧ＶＴＨは図４及び図５と同様の特性を示している。
図１８から明らかなように、寄生抵抗の値が大きくなるほど、ＣＭＯＳインバータ４０の１段当たりのゲート遅延時間は、寄生抵抗成分の無い場合、つまり、Ｒ＝０Ωに比べて長くなる。半導体柱２の底面をソース領域３にした場合には、それをドレイン領域５にした場合よりもゲート遅延時間の劣化が著しい。その理由は、前述したように縦型ＭＯＳトランジスタのドレイン電流が実効的なゲート電圧ＶＧＳの低下により、減少するためである。さらに、ＶＬＣ構成では、次段ゲート入力のＩＲドロップが抑えられ、そのゲート遅延時間は、抵抗成分が無い場合Ｒ＝０Ωの結果に近づくことが判明した。
（ＣＭＯＳ・ＮＡＮＤゲート）
図１９は、本発明のＶＬＣ構成を用いた２入力のＣＭＯＳ・ＮＡＮＤゲート４５を示す回路図である。
図１９に示すように、２入力ＣＭＯＳ・ＮＡＮＤ４５ゲートの構成は、平面型ＭＯＳトランジスタを用いた場合と同様に構成されている。つまり、第１のｎ型縦型ＭＯＳトランジスタ３５Ａと第２のｎ型縦型ＭＯＳトランジスタ１Ａとが直列接続され、第１のｎ型縦型ＭＯＳトランジスタ３５Ａのドレイン電極６Ａと並列接続された第１及び第２のｐ型縦型ＭＯＳトランジスタ３６Ａ，３６Ｂのドレイン６Ｃとが接続されている。
並列接続された第１及び第２のｐ型縦型ＭＯＳトランジスタ３６Ａ，３６Ｂのソースが電源（Ｖｃｃ）に接続され、第２のｎ型縦型ＭＯＳトランジスタ１Ａのソースが電源（Ｖｓｓ）に接続されている。電源（Ｖｓｓ）は、ゼロ電位でもよい。入力Ａが、第１のｎ型縦型ＭＯＳトランジスタ３５Ａのゲート（図では入力ＡＮ）と第２のｐ型縦型ＭＯＳトランジスタのゲート３６Ｂ（図では入力ＡＰ）に入力される。さらに、入力Ｂが、第２のｎ型縦型ＭＯＳトランジスタ１Ａのゲート（図では入力ＢＮ）と第２のｐ型縦型ＭＯＳトランジスタ３６Ｂのゲート（図では入力ＢＰ）に入力される。ＮＡＮＤ出力は、第１のｎ型縦型ＭＯＳトランジスタ３５Ａのドレイン電極６Ａと並列接続された第１及び第２のｐ型縦型ＭＯＳトランジスタのドレイン電極６Ｃとの接続点から出力される。
図１９の２入力ＣＭＯＳ・ＮＡＮＤ４５では、ＮＡＮＤ出力に接続される第１のｎ型縦型ＭＯＳトランジスタ３５Ａ、第１及び第２のｐ型縦型ＭＯＳトランジスタ３６Ａ，３６Ｂは、本発明の縦型ＭＯＳトランジス３５を用いている。つまり、２つのドレイン電極を有する縦型ＭＯＳトランジス３５を用いている。従って、第１及び第２のｐ型縦型ＭＯＳトランジスタ３６Ａ，３６Ｂの第１のドレイン電極６Ｃは、共通接続され、さらに、第１のｎ型縦型ＭＯＳトランジスタ３５Ａの第１のドレイン電極６Ａに接続されている。第１及び第２のｐ型縦型ＭＯＳトランジスタ３６Ａ，３６Ｂの第２のドレイン電極６Ｄは、共通接続されＮＡＮＤ出力（ＶＯＵＴＰ）として次段に出力される。第１のｎ型縦型ＭＯＳトランジスタ３５Ａの第２のドレイン電極６Ｂは、ＮＡＮＤ出力（ＶＯＵＴＮ）として次段に出力される。
図２０は、図１９の２入力ＣＭＯＳ・ＮＡＮＤゲート４５の遅延時間のシミュレーション結果を示す図である。図２０の横軸は寄生抵抗（ＲＤ及びＲＳ）（Ω）、縦軸はＣＭＯＳ・ＮＡＮＤインバータのゲート遅延時間（ｐｓ）である。各縦型ＭＯＳトランジスタ１Ａ，３５Ａ，３６Ａ，３６Ｂのパラメータ等は上記のＣＭＯＳインバータと同じである。比較のために平面型ＭＯＳトランジスタからなる２入力ＣＭＯＳ・ＮＡＮＤゲートのデータも併せて示している。
図２０から明らかなように、本発明の２入力ＣＭＯＳ・ＮＡＮＤゲート４５では、用いる縦型ＭＯＳトランジスタ１Ａ，３５Ａ，３６Ａ，３６Ｂは、バックバイアス効果による閾値電圧の上昇が無いため、半導体柱２の底面の寄生抵抗（ＲＤ）が５０Ω以下の場合には、従来の平面型ＭＯＳトランジスタで構成したＮＡＮＤゲート回路に比べて、ゲート遅延時間が短くより高性能になっている。
図２１は、本発明のＶＬＣ構成を用いた３入力のＣＭＯＳ ＮＡＮＤゲート４６を示す回路図である。図２１に示すように、３入力ＣＭＯＳ・ＮＡＮＤゲート４６の構成は、図１９に示した２入力ＣＭＯＳ・ＮＡＮＤゲート４５にさらに、第３のｐ型縦型ＭＯＳトランジスタ３６Ｃと第３のｎ型縦型ＭＯＳトランジスタ１Ｂとが追加されている。
第３のｐ型縦型ＭＯＳトランジスタ３６Ｃは、第１及び第２のドレイン電極６Ｃ、６Ｄを有しており、第１及び第２のｐ型縦型ＭＯＳトランジスタ３６Ａ，３６Ｂに並列接続されている。
ここで、第３のｐ型縦型ＭＯＳトランジスタ３６Ｃの第１のドレイン電極６Ｃは、第１のｎ型縦型ＭＯＳトランジスタ３６Ａの第１のドレイン電極６Ａに接続され、第３のｐ型縦型ＭＯＳトランジスタ３６Ｃの第２のドレイン電極６ＤはＮＡＮＤ出力（ＶＯＵＴＰ）として、次段に出力される。
第３のｎ型縦型ＭＯＳトランジスタ１Ｂは、ドレイン電極が一つのｎ型の縦型ＭＯＳトランジスである。この第３のｎ型縦型ＭＯＳトランジスタ１Ｂは、第２のｎ型縦型ＭＯＳトランジス１Ａと電源（Ｖｓｓ）との間に挿入されており、第２のｎ型縦型ＭＯＳトランジスタ１Ａに直列接続されている。
（ＣＭＯＳ・ＮＯＲゲート）
本発明のＶＬＣ構成は、各種のＣＭＯＳ・ＮＯＲゲートにも適用することができる。
図２２は、本発明のＶＬＣ構成を用いた２入力のＣＭＯＳ・ＮＯＲゲート４７を示す回路図である。図２２に示すように、２入力ＣＭＯＳ・ＮＯＲゲート４７の構成は、平面型ＭＯＳトランジスタを用いた場合と同様に構成されている。つまり、第１のｐ型縦型ＭＯＳトランジスタ１Ｂと第２のｐ型縦型ＭＯＳトランジスタ３６Ｂとが直列接続され、この第２のｐ型縦型ＭＯＳトランジスタ３６Ｂの第１のドレイン電極６Ｃと並列接続された第１及び第２のｎ型縦型ＭＯＳトランジスタ３５Ａ，３５Ｂの第１のドレイン電極６Ａ，６Ｂとが接続されている。第１のｐ型縦型ＭＯＳトランジスタ１Ｂのソースが電源（Ｖｃｃ）に接続され、第１及び第２のｎ型縦型ＭＯＳトランジスタ３５Ａ，３５Ｂのソースが電源（Ｖｓｓ）に接続されている。電源（Ｖｓｓ）は、ゼロ電位でもよい。
入力Ａが、第１のｎ型縦型ＭＯＳトランジスタ３５Ａのゲート（図では入力ＡＮ）と第１のｐ型縦型ＭＯＳトランジスタ１Ｂのゲート（図では入力ＡＰ）に入力される。さらに、入力Ｂが、第２のｎ型縦型ＭＯＳトランジスタ３５Ｂのゲート（図では入力ＢＮ）と第２のｐ型縦型ＭＯＳトランジスタ３６Ｂのゲート（図では入力ＢＰ）に入力される。ＮＯＲ出力は、第２のｐ型縦型ＭＯＳトランジスタ３６Ｂの第１のドレイン電極６Ｃと並列接続された第１及び第２のｎ型縦型ＭＯＳトランジスタ３５Ａ，３５Ｂの第１のドレイン電極６Ａとの接続点から出力される。
図２２の２入力ＣＭＯＳ・ＮＯＲゲート４７においても、図１９に示した２入力ＣＭＯＳ・ＮＡＮＤ４５ゲートと同様に、複数のノード（接点）に出力するドレイン電極を有する縦型ＭＯＳトランジスタ３５，３６は、第１及び第２のドレイン電極６Ａ〜６Ｄを有している。つまり、第１及び第２のｎ型縦型ＭＯＳトランジスタ３５Ａ，３５Ｂと、第２のｐ型縦型ＭＯＳトランジスタ３６Ｂとは、本発明の２つのドレイン電極を有する縦型ＭＯＳトランジス３５，３６を用いている。従って、第１及び第２のｎ型縦型ＭＯＳトランジスタ３５Ａ，３５Ｂの第１のドレイン電極６Ａは、共通接続され、さらに、第２のｐ型縦型ＭＯＳトランジスタ３６Ｂの第１のドレイン電極６Ｃに接続されている。
第１及び第２のｎ縦型ＭＯＳトランジスタ３５Ａ，３５Ｂの第２のドレイン電極６Ｂは、共通接続され、ＮＡＮＤ出力（ＶＯＵＴＮ）として次段に出力される。第２のｐ型縦型ＭＯＳトランジスタ３５Ｂの第２のドレイン電極６Ｄは、ＮＡＮＤ出力（ＶＯＵＴＰ）として次段に出力される。
図２３は、本発明のＶＬＣ構成を用いた３入力のＣＭＯＳ・ＮＯＲゲート４８を示す回路図である。図２３に示すように、３入力ＣＭＯＳ・ＮＯＲゲート４８の構成は、図２２に示した２入力ＣＭＯＳ・ＮＯＲ４７ゲートにさらに、第３のｐ型縦型ＭＯＳトランジスタ３６Ｂと第３のｎ型縦型ＭＯＳトランジスタ３５Ｃとが追加されている。第３のｎ型縦型ＭＯＳトランジスタ３５Ｃは、第１及び第２のドレイン電極６Ａ，６Ｂを有しており、第１及び第２のｎ型縦型ＭＯＳトランジスタ３５Ａ，３５Ｂに並列接続されている。
ここで、第３のｎ型縦型ＭＯＳトランジスタ３５Ｃの第１のドレイン電極６Ａは第１のｎ型縦型ＭＯＳトランジスタ３５Ａの第１のドレイン電極６Ａに接続され、第２のドレイン電極６ＢはＯＲ出力（ＶＯＵＴＮ）として、次段に出力される。
第２のｐ型縦型ＭＯＳトランジスタ３６Ｂは、第１のｐ型縦型ＭＯＳトランジスタ１Ｂと、第３のｐ型縦型ＭＯＳトランジス１Ｃとに直列接続されて、ドレイン電極６Ｃ，６Ｄを有しているｐ型縦型ＭＯＳトランジスタである。第１及び第２のｐ型縦型ＭＯＳトランジスタ１Ｂ，１Ｃは、一つのドレイン電極６を有するトランジスタである。
ここで、第２のｐ型縦型ＭＯＳトランジスタ３６Ｂの第１のドレイン電極６Ｃは第３のｎ型縦型ＭＯＳトランジスタ３５Ｃの第１のドレイン電極６Ａに接続され、ｐ型縦型ＭＯＳトランジスタ３６Ｂの第２のドレイン電極６ＤはＮＯＲ出力（ＶＯＵＴＰ）として、次段に出力される。
（Ｅ／Ｒ型インバータ）
本発明のＶＬＣ構成は、Ｅ／Ｒ型等のインバータにも適用することができる。Ｅ／Ｒ型インバータは、エンハンスメント型のＭＯＳトランジスタとこのＭＯＳトランジスタのドレイン電極に接続される負荷抵抗からなり、ＭＯＳトランジスタのドレインが次段に接続される回路構成を有している。
図２４は、本発明のＶＬＣ構成を用いた３段のＥ／Ｒ型インバータ４９を示す等価回路図であり、図２５は、本発明のＶＬＣ構成を用いた３段のＥ／Ｒ型インバータ４９の構造を示す模式的な斜視図である。
図２４に示すように、１段のＥ／Ｒ型インバータ４９は、２つのドレイン電極６Ａ，６Ｂを有する縦型ＭＯＳトランジスタ３５から構成されている。
図２５に示すように、本発明のＶＬＣ構成を用いた各段のＥ／Ｒ型インバータ４９は、ｐ型の基板９のｎ＋拡散層に形成されている。図示しない層間絶縁膜を介して、電源を供給するＶｃｃ、Ｖｓｓ、入力Ｖｉｎ、各段のドレインと次段のゲートを接続する配線及び出力Ｖｏｕｔが配線されている。
ここで縦型ＭＯＳトランジスタ３５の第１のドレイン電極６Ａが電源（Ｖｃｃ）に接続され、ソース電極４が電源（ＶＳＳ）に接続され、第２のドレイン電極６Ｂが次段のＥ／Ｒ型インバータ４９のゲート電極８に接続される。このＥ／Ｒ型インバータ４９を従属接続することによって３段、あるいは所望の段数のインバータを容易に構成することができる。
本発明のＥ／Ｒ型インバータ４９は、第１のドレイン電極６Ａとドレイン領域５との間に生じる寄生抵抗ＲＤを負荷抵抗とし、第２のドレイン電極６Ｂとドレイン領域５との間に生じる寄生抵抗ＲＧを介して次段のゲート電極８又は各種のゲート回路に接続しているので、外部に負荷抵抗を設ける必要がない。
本発明の上記Ｅ／Ｒ型インバータ４９によれば、縦型ＭＯＳトランジスタ１Ａ３５を１個用いるだけでＥ／Ｒ型インバータ４９を実現できるので、コンパクトつまりチップ面積の小さいＥ／Ｒ型インバータ４９を提供することができる。
（ＣＭＯＳセンスアンプ）
本発明の縦型ＭＯＳトランジスタによるＶＬＣ構成は論理回路に限らず、アナログ回路にも適用することができ、メモリのセンスアンプ等にも適用することができる。
図２６は、本発明のＶＬＣ構成を用いたＣＭＯＳクロスカップル型のセンスアンプ５０の回路図である。図２６に示すように、ＣＭＯＳクロスカップル型のセンスアンプ５０は、図１６に示す２段のＣＭＯＳ型インバータ４０のＶｃｃ側のソース電極４同士を接続し、この接続点（ノード）にｐ型の縦型ＭＯＳトランジスタ３６のドレイン電極を接続し、このｐ型の縦型ＭＯＳトランジスタ３６のソース電極４には電源ＶＣＣが接続されている。さらに、２段のＣＭＯＳ型インバータのＶＳＳ側のソース電極４同士が接続され、この接続点（ノード）にｎ型の縦型ＭＯＳトランジスタ３５のドレイン電極が接続され、このｎ型の縦型ＭＯＳトランジスタ３５のソース電極４には電源Ｖｓｓが接続されている。１段目のＣＭＯＳインバータ４０のダブルエンド型のセンスノードＮ１と２段目のＣＭＯＳインバータ４０のダブルエンド型のセンスノードＮ２には、信号が入力される。
電源ＶＣＣ側に接続されるｐ型の縦型ＭＯＳトランジスタ３６のゲート電極８にはセンスアンプｐＭＯＳ活性化信号ＦＰが入力され、電源ＶＳＳ側に接続されるｎ型の縦型ＭＯＳトランジスタ１Ｂのゲート電極８にはセンスアンプｎＭＯＳ活性化信号ＦＮが入力されるようになっている。なお、Ｃ１及びＣ２は、それぞれセンスアンプの入力容量及び出力容量である。
図２７は、図２６のＣＭＯＳクロスカップル型のセンスアンプ５０のセンス時間の定義を示すタイムチャートである。図２７に示すように、センス時間は、ダブルエンド型のセンスノードＮ１やＮ２が１０％から９０％まで変化する時間である。
図２８は、本発明のＣＭＯＳクロスカップル型のセンスアンプ５０のセンス時間のシミュレーション結果を示す図である。図２７の横軸は寄生抵抗（ＲＤ及びＲＳ）（Ω）で、縦軸は、センス時間（ｎｓ）である。シミュレーションは、上記したＮＡＮＤゲートと同様に行った。
図２８から明らかなように、ＶＬＣ構成でＣＭＯＳクロスカップル型のセンスアンプ５０を設計することによって、縦型ＭＯＳトランジスタの従来構成に比べて、センススピードが改善されることが分かった。
（第３の実施形態）
次に、半導体柱を多数設けた所謂多柱構造のマルチピラー型の縦型ＭＯＳトランジスタ５５について説明する。
縦型ＭＯＳトランジスタ１，１Ａ等において、所定のドレイン電流を得るためにはマルチチャンネル化を図る必要がある。例えばＶＬＣにおいて、出力段の縦型ＭＯＳトランジスタは、負荷に応じてドレイン電流を変える必要がある。
図２９は、５×５のマトリクス状に単体の縦型ＭＯＳトランジスタ１Ａを配設したマルチピラー型の縦型ＭＯＳトランジスタ５５の模式的斜視図である。図２９に示すように、マルチピラー型の縦型ＭＯＳトランジスタ５５は、基板９上に形成されている。図示の場合、マルチピラー型の縦型ＭＯＳトランジスタ５５は、５行×５列のマトリクス状に配列された単体の縦型ＭＯＳトランジスタ１Ａから構成されている。
ｉ行ｊ列の単体の縦型ＭＯＳトランジスタ１Ａを、Ｍｉｊと表記する。行は１≦ｉ≦ｍの任意の自然数からなり、列は１≦ｊ≦ｎの任意の自然数からなる。図２９に示す抵抗は、各単体の縦型ＭＯＳトランジスタ１Ａとの間に生じるドレイン寄生抵抗１５を示している。
図３０は、マルチピラー型の縦型ＭＯＳトランジスタ５５のドレイン寄生抵抗を模式的に示す図である。図３０に示すように、マルチピラー型の縦型ＭＯＳトランジスタ５５のドレイン寄生抵抗は、半導体柱２間において、水平方向（Ｘ方向）と垂直方向（Ｘ方向）にはＲΩのドレイン寄生抵抗が、斜め方向には２１／２ＲΩのドレイン寄生抵抗が存在するものとする。これらのドレイン寄生抵抗は、ドレイン領域５、つまりｎ＋拡散層で生じる。
以下に、マルチピラー型の縦型ＭＯＳトランジスタに配設するドレイン電極６についてのパターン例を示す。
図３１は、本発明のマルチピラー型の縦型ＭＯＳトランジスタのドレイン電極の配置例を示す図である。この図に示すように、５×５マトリクスの中央に１個のドレイン電極が配設されている。つまり、５×５マトリクスには２４個の縦型ＭＯＳトランジスタと１個のドレイン電極６が配設される。
図３２は、本発明のマルチピラー型の縦型ＭＯＳトランジスタのドレイン電極の別配置例を示す図である。この図に示すように、５×５マトリクスの２行２列及び４行４列の位置に２個のドレイン電極６が配設されている。つまり５×５マトリクスには、２３個の縦型ＭＯＳトランジスタ１Ａと５×５マトリクスの内部に２個のドレイン電極６が配設される。
図３３は、本発明のマルチピラー型の縦型ＭＯＳトランジスタ５５のドレイン電極６の別配置例を示す図である。この図３３に示すように、５×５マトリクスの２行２列、２行４列、４行２列及び４行４列の位置に４個のドレイン電極６が配設されている。つまり、５×５マトリクスには、２１個の縦型ＭＯＳトランジスタ１Ａと５×５マトリクスの内部に４個のドレイン電極６が配設されている。この５×５マトリクスの配置をドレイン電極配線パターン１と呼ぶ。
図３４は、本発明のマルチピラー型の縦型ＭＯＳトランジスタ５５のドレイン電極の別配置例を示す図である。図３４に示すように、５×６マトリクスの２行２列、２行５列、４行２列及び４行５列の位置に４個のドレイン電極６が配設されている。つまり、５×６マトリクスには、２６個の縦型ＭＯＳトランジスタ１Ａと５×６マトリクスの内部に４個のドレイン電極６が配設される。この５×５マトリクスの配置をドレイン電極配線パターン２と呼ぶ。この場合の５×６マトリクスの配置面積は、後述する比較例１と同じである。
（比較例）
図３５は、比較例１のマルチピラー型の縦型ＭＯＳトランジスタ５５においてドレイン電極配線パターンを示す図である。図３５に示すように、ドレイン電極６は、５×５マトリクスの一列目の辺に沿って、かつ、辺の左側に沿って５個のドレイン電極６が配設されている。つまり、２５個の半導体柱２と５個のドレイン電極６が形成されている。この場合の配置面積は、５×６マトリクスとなり、図４に示したドレイン電極配線パターン２と同じである。
図３６は、比較例２のマルチピラー型の縦型ＭＯＳトランジスタ５５においてドレイン電極配線パターンを示す図である。図３６に示すように、ドレイン電極６は５×５マトリクスの周囲の４辺に２４個のドレイン電極６が配設されている。つまり、２５個の半導体柱２と２４個のドレイン電極６が形成されている。
図示しないが、２×２５マトリクスで、１列に直線状に配置した２５個の縦型ＭＯＳトランジスタと２列目に２５個のドレイン電極を形成したものが比較例３のドレイン電極配線パターンである。
マトリクスの１列及び１行の長さが最小加工寸法Ｆであるとして上記のマルチピラー型の縦型ＭＯＳトランジスタのレイアウト面積を計算した。
図３７はマルチピラー型の縦型ＭＯＳトランジスタ５５のレイアウト面積を比較した図である。図３７に示すように、縦型ＭＯＳトランジスタ１Ａ２１個と４個のドレイン電極６とからなるドレイン電極配線パターン１のレイアウト面積は１００Ｆ２である。縦型ＭＯＳトランジスタ１Ａ２６個と４個のドレイン電極６とからなるドレイン電極配線パターン２のレイアウト面積は１２０Ｆ２である。２５個の縦型ＭＯＳトランジスタ１Ａとマトリクスの一辺に設けた５個のドレイン電極６とからなる比較例１のレイアウト面積は１００Ｆ２である。７×７マトリクスで、マトリクスの周辺４辺に設けた２４個のドレイン電極６を有している比較例２のレイアウト面積は１９６Ｆ２である。直線状に配置した２５個の縦型ＭＯＳトランジスタ１Ａと２５個のドレイン電極６を有している比較例３のレイアウト面積は２００Ｆ２である。
次に、上記のマルチピラー型の縦型ＭＯＳトランジスタ５５のＩＶ特性について説明する。
最初に、単体の縦型ＭＯＳトランジスタ１ＡのＩＶ特性を説明する。
図３８は、縦型ＭＯＳトランジスタ１ＡのＩＶ特性のシミュレーション結果を示す図である。図３８の横軸はドレイン・ソース間電圧ＶＤＳ（Ｖ）、縦軸はドレイン・ソース間電流ＩＤＳ（Ａ）である。ここで、縦型ＭＯＳトランジスタ１Ａの各寸法は図３に示した縦型ＭＯＳトランジスタ１Ａと同じであり、ゲート長Ｌとゲート幅Ｗは、Ｗ/Ｌ=５μｍ/０．１８μｍである。ゲート酸化膜８の膜厚は５０Å（５ｎｍ）である。ドレインとソースの寄生抵抗（ＲＤ、ＲＤＳ）は何れも２００Ωである。寄生抵抗が０Ω（Ｒ＝０Ω）の場合も併せて示している。
図３８に示すように、半導体柱２の底面側をソース領域３とした場合に、半導体柱２の底面をドレインとした場合よりもドレイン電流が減少するのは、寄生抵抗ＲＳがソース領域３側に挿入されると、そのＩＲドロップによって、実効的なドレイン・ソース間電圧ＶＤＳだけでなく、ドレイン電流の飽和領域の実効的なゲート・ソース間電圧ＶＧＳも低下するためである。図３９は、本発明のマルチピラー型の縦型ＭＯＳトランジス５５タのドレイン電流のシミュレーション結果を示す図である。図４０は半導体柱２の底面の拡散層をソース領域３とした場合のマルチピラー型の縦型ＭＯＳトランジスタ５５のドレイン電流のシミュレーション結果を示す図であり、図３９と比較するために示した。
図３９に示すように、比較例１（２５Ｔｒ＋Ｌｉｎｅ＿Ｃｏｎと表記している。）のようにマトリクスの一辺にドレイン電極６を設けた場合、半導体柱２の底面の拡散層抵抗（ＲＤ）を無視できないことが分かる。特に、半導体柱２の底面をソース領域３とした場合は、ドレイン電流は、本発明のマルチピラー型の縦型ＭＯＳトランジスタ５５に比較すると２０％もドレイン電流が低下する。
一方、パターン例２（２６Ｔｒ＋４＿Ｃｏｎと表記している。）では、５×５マトリクスの周囲の４辺に２４個のドレイン電極６が配設されている比較例２（２５Ｔｒ＋Ｐｅｒｉ＿Ｃｏｎと表記している。）及び２５×２マトリクスで直線状に２５個の縦型ＭＯＳトランジスタ１Ａと２５個のドレイン電極６が配置されている比較例３（２５Ｔｒ＋Ｓｉｄｅ＿Ｃｏｎと表記している。）と、ほぼ同じドレイン電流が得られることが分かった。パターン例２のレイアウト面積は、比較例２及び比較例３に対して６０％程度である。これにより、パターン例２のマルチピラー型の縦型ＭＯＳトランジスタ５５によれば、同じドレイン電流を流す場合には比較例２及び比較例３に対してレイアウト面積を約４０％削減することができる。なお、パターン例１は、２１Ｔｒ＋４＿Ｃｏｎと表記している。
比較例１〜３のマルチピラー型の縦型ＭＯＳトランジスタ５５で最もドレイン電流が流れないのが、比較例３の場合である。マトリクスの３行目の各縦型ＭＯＳトランジスタのＩＶ特許性について説明する。
図４１は、比較例３の縦型ＭＯＳトランジスタの等価回路図であり、（Ａ）は半導体柱２の底面側をドレイン電極６とした場合、（Ｂ）は半導体柱２の底面側をソース電極４とした場合である。
図４１（Ａ）に示すように、各縦型ＭＯＳトランジスタ（Ｍ３１〜Ｍ３５）の各ドレインには、ドレイン寄生抵抗が（Ｄ３１〜Ｄ３５）が接続されている。同様に、図４１（Ｂ）に示すように、各縦型ＭＯＳトランジスタ（Ｍ３１〜Ｍ３５）の各ソース領域３には、ソース寄生抵抗が（Ｓ３１〜Ｓ３５）が接続されている。
図４２は、比較例３の３行目の各縦型ＭＯＳトランジスタのＩＶ特性のシミュレーション結果を示す図で、（Ａ）はドレイン寄生抵抗を有している場合、（Ｂ）はドソース寄生抵抗を有している場合である。図４２の横軸はドレイン・ソース間電圧ＶＤＳ（Ｖ）、縦軸はドレイン・ソース間電流ＩＤＳ（Ａ）である。寄生抵抗Ｒは２００Ωであり、ゲート電圧ＶＧ＝２Ｖとした。
図４２（Ａ）に示すように、ドレイン電極から離れるに従いドレイン寄生抵抗が増大するので、各縦型ＭＯＳトランジスタでは、Ｍ３１〜Ｍ３５の順にドレイン電流が減少することが分かる。一方、図４２（Ｂ）に示すように、半導体柱２の底面をソース領域３とした場合は、ドレイン電流は本発明のマルチピラー型の縦型ＭＯＳトランジスタに比較してさらに低下することが分かる。
図４３は、比較例３の３行目の各縦型ＭＯＳトランジスタに印加されるドレイン電圧のシミュレーション結果を示す図で、（Ａ）はドレイン寄生抵抗を有している場合、（Ｂ）はソース寄生抵抗を有している場合である。図４３の横軸は各縦型ＭＯＳトランジスタの内部ドレイン・ソース間電圧ＶＤＳＩＮ（Ｖ）で、縦軸は、ドレイン電極とソース電極４に印加されるドレイン・ソース間電圧ＶＤＳ（Ｖ）である。図４３に示すように、ドレイン電極から離れるに従いドレイン寄生抵抗が増大するためにＭ３１〜Ｍ３５の順に各縦型ＭＯＳトランジスタの内部ドレイン・ソース間電圧ＶＤＳＩＮが減少することが分かる。
これにより、３行目の縦型ＭＯＳトランジスタでは、ソース電極４から最も離れている縦型ＭＯＳトランジスタ（Ｍ３５）の内部ドレイン電圧は、そこまでの拡散層抵抗のＩＲドロップにより、実効的なドレイン電圧が低下することが分かる。同様に、ソース電極４から最も離れている縦型ＭＯＳトランジスタ（Ｍ３５）の実効的なソース電圧も上昇し、ドレイン電流が減少する。
上記結果及びさらに各種のマトリクスのドレイン電極６の配線パターンのシミュレーションを行なった。その結果、レイアウト面積を減少しかつドレイン電流を減少させないためには、２×２マトリクス以上、好ましくは３×３マトリクス以上、つまりマトリクスが４個以上の縦型ＭＯＳトランジスタ１Ａで形成される場合、マトリクスに配設するドレイン電極６は、マトリクスの内部、中央又は中央周辺に設けることがよいことが分かった。これは、マトリクスの内部、中央又は中央周辺にドレイン電極６を配設した場合、ドレイン寄生抵抗を減少させ易いことに起因している。例えば、マルチピラー型の縦型ＭＯＳトランジスタ１Ａが３×３のマトリクスで構成される場合、中央の縦型ＭＯＳトランジスタ（Ｍ２２）を、ドレイン電極に６置き換えればよい。
（第４の実施形態）
縦型ＭＯＳトランジスタを用いたＶＳＬ等のレイアウトについて説明する。
本発明の第２の実施形態では、本発明の縦型ＭＯＳトランジスタ１，１Ａ，３５，３６を用いた論理回路においてＣＭＯＳ・ＮＡＮＤゲート４５等のゲート回路の説明をした。例えば、ＮＡＮＤゲート４５では、入力数と同じ数の縦型ＭＯＳトランジスタ１Ａ，３５が直列接続される。
図４４は、従来の３入力ＣＭＯＳ−ＮＡＮＤゲート回路６０の回路図を示している。この図に示すように、３入力ＣＭＯＳ−ＮＡＮＤゲート回路６０では、３つのｎ型の平面型ＭＯＳトランジスタ（Ｍ１〜Ｍ３）が直列接続されている。Ｍ１が、電源ＶＣＣ側に配設されるｎ型の平面型ＭＯＳトランジスタであり、Ｍ３が、電源ＶＳＳ側に配設されるｎ型の平面型ＭＯＳトランジスタである。
入力Ａが、第１のｐ型の平面型ＭＯＳトランジスタＰ１とｎ型の第１の平面型ＭＯＳトランジスタＭ１とに入力される。入力Ｂが、第２のｐ型の平面型ＭＯＳトランジスタＰ２とｎ型の第２の平面型ＭＯＳトランジスタＭ２とに入力される。入力Ｃが、第３のｐ型の平面型ＭＯＳトランジスタＰ３とｎ型の第３の平面型ＭＯＳトランジスタＭ３とに入力される。３入力ＣＭＯＳ−ＮＡＮＤゲート回路６０の出力ＶＯＵＴは、ｎ型の第１の平面型ＭＯＳトランジスタＭ１のドレインから出力される。
３入力ＣＭＯＳ−ＮＡＮＤゲート回路６０のゲート遅延時間を、９段のリングオシレータで調べた。各段は、図４４に示す３入力ＣＭＯＳ−ＮＡＮＤゲート回路６０で構成されており、入力Ａ，Ｂ，Ｃの内、２入力を電源電圧Ｖｃｃに固定し、出力ＶＯＵＴを次段の３入力ＣＭＯＳ−ＮＡＮＤゲート回路６０に入力されるようにして、リングオシレータを構成した。出力波形やゲート遅延時間等を、ソフトウェア（ＨＳＰＩＣＥ）を用いてシミュレーションした。
図４５は、９段のリングオシレータの出力波形の一例を示す図である。図４５の横軸は時間（ｎｓ）で、縦軸はリングオシレータの出力電圧（Ｖ）である。図４５では、電源電圧Ｖｃｃに固定されない入力をＡ及びＣとした場合の波形を示している。図４５から明らかなように、入力をＡとした場合に、入力をＣとした場合よりも出力波形の立ち上がり時間及び立下り時間が短くなり、特に立ち上がり時間が顕著に短くなることが分かった。すなわち、入力Ａの立ち上がり波形が、入力Ｃの立ち上がり波形よりも急峻であることが分かる。この理由は、入力Ａとした場合のゲート負荷容量の方が、次段のゲート負荷容量としてｎ型ＭＯＳトランジスタＭ２とＭ３のゲート容量が見えない分だけ、Ｃ入力のゲート負荷容量に比べて小さいためである。
図４６は、９段のリングオシレータから求めたゲート遅延時間の入力依存性を示す図である。図４６の横軸はゲート入力、縦軸は、ゲート遅延時間（ｐｓ）である。この図に示すように、入力をＡ，Ｂ，Ｃとした場合の電源電圧Ｖｃｃに固定されない入力は、それぞれ、５５ｐｓ、６７ｐｓ、７５ｐｓとなる。これから、電源電圧Ｖｃｃに固定されない入力がされるｎ型平面型ＭＯＳトランジスタは、電源Ｖｃｃに近い程ゲート遅延時間が短くなることが判明した。つまり、電源電圧ＶＣＣに固定されない入力がされるｎ型平面型ＭＯＳトランジスタは、ソース側電源ＶＳＳから離れるにしたがってゲート遅延時間が短くなる。
そこで、図５６に示した従来の２入力ＮＡＮＤゲート回路において、直列接続する２個のＮ型ＭＯＳトランジスタのゲート幅Ｗを変えて、以下の４通りのシミュレーションを行なった。ここで、第１のｎ型平面型ＭＯＳトランジスタＭ１のゲート幅Ｗ１を基準として、第２のｎ型平面型ＭＯＳトランジスタＭ２のゲート幅をＷ１で表す。
（シミュレーション１）：Ｍ１のゲート幅をＷ１とし、Ｍ２のゲート幅をＷ１とした。この場合を、（Ｗ１×１、Ｗ１×１）と表記する。
（シミュレーション２）：Ｍ１のゲート幅をＷ１の半分とし、Ｍ２のゲート幅をＷ１とした。この場合を、（Ｗ１×０．５、Ｗ１×１）と表記する。
（シミュレーション３）：Ｍ１のゲート幅をＷ１とし、Ｍ２のゲート幅をＷ１の半分とした。この場合を、（Ｗ１×１、Ｗ１×０．５）と表記する。
（シミュレーション４）：Ｍ１のゲート幅をＷ１の半分とし、Ｍ２のゲート幅の半分とした。この場合を、（Ｗ１×０．５、Ｗ１×０．５）と表記する。
図４７は、図５６に示す従来の２入力ＮＡＮＤゲート回路において、直列接続した２個のＮ型ＭＯＳトランジスタのゲート幅を変えたときにゲート遅延時間がどのように変化するかをシミュレーションした結果を示す図である。図４７の横軸は入力で、縦軸はゲート遅延時間（ｐｓ）である。図４７から明らかなように、ゲート遅延時間は、ゲート幅がシミュレーション１の（Ｗ1×１、Ｗ１×１）の場合と、シミュレーション２の（Ｗ１×０．５、Ｗ１×１）の場合でほぼ同等であり、最も短くなることが分かった。
従来の平面ＭＯＳトランジスタを用いたゲート回路では、そのレイアウトの簡便さから、直列接続する同型のＭＯＳトランジスタのＷは等しく設計していた。しかしながら、縦型ＭＯＳトランジスタにおいては、平面型ＭＯＳトランジスタにおけるゲート幅の変更はドレイン電流を変化させることに相当する。本発明の縦型ＭＯＳトランジスタのドレイン電流は半導体柱２の本数を変えることによって調整することができ、平面型ＭＯＳトランジスタのゲート幅Ｗを調整することと同等である。本発明者等は、本発明の縦型ＭＯＳトランジスタ１，１Ａ，３５等を用いたゲート回路等では所望の性能に合わせて、半導体柱２の本数を変更した方が、よりレイアウト面積が小さく、かつ消費電力の小さなゲート回路が実現できるという知見を得た。
図４８は、本発明の第４の実施形態に係るＶＬＣの構成例を示す図で、（Ａ）は２入力ＣＭＯＳ・ＮＡＮＤゲート４５の回路図、（Ｂ）は２入力ＣＭＯＳ・ＮＡＮＤゲート４５の部分斜視図である。
図４８（Ａ）に示すように、本発明の第４の実施形態に係る２入力ＣＭＯＳ・ＮＡＮＤゲート４５は、図５６に示した従来の２入力ＣＭＯＳ・ＮＡＮＤゲートと同様に、ｐ型の縦型ＭＯＳトランジスタ１Ｂのドレインに接続される第１のｎ型の縦型ＭＯＳトランジスタＭ１と、この第１のｎ型の縦型ＭＯＳトランジスタＭ１に直列接続される第２のｎ型の縦型ＭＯＳトランジスタＭ２とを含んでいる。他の構成は、図１９の２入力ＣＭＯＳ・ＮＡＮＤゲートと同様であるので説明は省略する。
図４８（Ｂ）に示すように、２入力ＣＭＯＳ・ＮＡＮＤゲート４５において、Ｍ１のソースとＭ２のドレインとの接続は、基板９に形成したドレイン領域５で行なうことができる。この場、図示するように、ドレイン領域５の拡散層で寄生抵抗Ｒが生じる。
図４９Ａは、本発明の２入力ＣＭＯＳ・ＮＡＮＤゲート４５のＭ１の本数が５本及びＭ２の本数が１０本接続された場合のドレインのレイアウトを示す簡略化した部分斜視図であり、図４９Ｂは、本発明の２入力ＣＭＯＳ・ＮＡＮＤゲート４５のＭ１の本数が１０本、Ｍ２の本数が１０本接続された場合のドレインのレイアウトを示す簡略化した部分斜視図である。
図４９Ａ及び図４９Ｂにおいて、ｎ型の縦型ＭＯＳトランジスタＭ１、Ｍ２は、ｐ型の基板９のｎ＋拡散層１３に形成されている。ｐ型の縦型ＭＯＳトランジスタＰ１、Ｐ２は、ｐ型の基板９に形成されたｎウェル１１内のｐ＋領域１２に形成されている。図４９Ａ及び図４９Ｂでは、ｎ型及びｐ型の縦型ＭＯＳトランジスタの入力側の各ゲートの接続は模式的に示している。ゲート以外の他の配線や、電源を供給するＶｃｃ、Ｖｓｓ、入力Ｖｉｎ、各段のドレインと次段のゲートを接続する配線及び出力Ｖｏｕｔの具体的な配線は省略している。これらの配線は、図１７Ａ及び図１７Ｂで説明したように、層間絶縁膜や電極層からなる多層配線構造で形成することができる。
図５０は、本発明の２入力ＣＭＯＳ・ＮＡＮＤゲート４５を用いた９段のリングオシレータの出力波形の一例を示す図である。図５０の横軸は時間（ｎｓ）で、縦軸はリングオシレータの出力電圧（Ｖ）である。寄生抵抗Ｒは４００Ωとした。図５０から明らかなように、実線で示すＭ１の半導体柱２が５本、Ｍ２の半導体柱２が１０本の場合が、点線で示すＭ１の半導体柱２が１０本、Ｍ２の半導体柱２が１０本の場合よりも急峻な出力波形が得られることが分かった。
図５１は、９段のリングオシレータから求めたゲート遅延時間の入力依存性を示す図である。図５１の横軸はゲート入力で、縦軸はゲート遅延時間（ｐｓ）である。図５１に示すように、入力Ａの場合にゲート遅延時間が短くなる。そして、図４９Ａのパターンでゲート遅延時間が短くなり、さらに、寄生抵抗Ｒを減少させる程、ゲート遅延時間が短くなることが判明した。これにより、Ｍ２の本数を５本とした場合、回路性能を維持したまま、Ｎ型ＭＯＳトランジスタ部のレイアウト面積で２５％、かつ消費電力も２５％削減可能である。
図５２は、３入力ＣＭＯＳ・ＮＡＮＤゲート５５において、直列接続する３個の縦型ＭＯＳトランジスタＭ１〜Ｍ３のゲート幅Ｗを最適化した例を示している。図５２に示すように、Ｍ１、Ｍ２，Ｍ３の半導体柱２の本数は、Ｍ３の本数を１とした場合、Ｍ１を０．５、Ｍ２を０．６７とした場合が最もゲート遅延時間と消費電力を短くすることができた。
図５３は、図５２の３入力ＣＭＯＳ・ＮＡＮＤゲート５５で構成した９段のリングオシレータから求めたゲート遅延時間の入力依存性を示す図である。図５３の横軸はゲート入力で、縦軸はゲート遅延時間（ｐｓ）である。図５３には、従来の平面型ＭＯＳトランジスタをシミュレーション結果も示している。図５３に示すように、入力Ａの場合にゲート遅延時間が短くなる。そして、図５２のパターンで最もゲート遅延時間が短くなり、従来の平面型ＭＯＳトランジスタを用いた場合と比較すると、ゲート遅延時間を約１０％短くできることが分かった。このように、縦型ＭＯＳトランジスタＭ１，１Ｂを用いた場合に平面型ＭＯＳトランジスタを用いた場合よりもゲート遅延時間が短くなっているが、これは、縦型ＭＯＳトランジスタＭ１，１Ｂの長所である基板バイアス効果による閾値電圧の上昇が無い利点も現われている。
（第４の実施形態の変形例）
ＣＭＯＳ・ＮＯＲゲートについて説明する。
上記したＣＭＯＳ・ＮＡＮＤゲート４５，５５の場合と同様に、ＣＭＯＳ・ＮＯＲゲートで直列接続されるｐ型の縦型ＭＯＳトランジスタの半導体柱２の本数の設計にも適用することができる。つまり、直列接続されるｐ型の縦型ＭＯＳトランジスタのうち、最も電源ＶＣＣに近いｐ型の縦型ＭＯＳトランジスタ１Ｂの半導体柱２の本数を少なくすればよい。
本発明は、上記実施の形態に限定されるものではなく、特許請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれることはいうまでもない。

Claims (16)

  1. 少なくとも２個のＭＯＳトランジスタが直列接続された半導体装置において、
    少なくとも１個のＭＯＳトランジスタは縦型ＭＯＳトランジスタであり、
    上記縦型ＭＯＳトランジスタは、チャネルとなる半導体柱と、該半導体柱の一端に形成されるソース領域と、該ソース領域に形成されるソース電極と、上記半導体柱の他端に形成されるドレイン領域と、該ドレイン領域に形成されるドレイン電極と、上記半導体柱の側面に配設されるゲート絶縁膜と、該ゲート絶縁膜を被覆するゲート電極と、ドレイン寄生抵抗と、を備え、
    上記ドレイン領域は、基板上に形成された不純物拡散層からなり、
    上記ドレイン寄生抵抗は、上記不純物拡散層と上記ドレイン電極との間に形成され、
    少なくとも２つ以上のドレイン電極が、上記ドレイン領域となる不純物拡散層上に配設され、
    該ドレイン領域と上記ドレイン電極との間に生じる少なくとも２つ以上のドレイン寄生抵抗は、その抵抗値が１桁以上異なり、
    上記縦型ＭＯＳトランジスタは、平面型ＭＯＳトランジスタで観測される基板バイアスの絶対値の上昇に伴う閾値電圧の上昇を示すバックバイアス効果が無いことを特徴とする、半導体装置。
  2. 前記ソース領域は、前記半導体柱の上面に形成され、前記ドレイン領域は、前記半導体柱の下面に形成されることを特徴とする、請求項１に記載の半導体装置。
  3. 前記半導体柱は、その長軸方向が前記基板に平行になるように前記基板上に載置されていることを特徴とする、請求項１に記載の半導体装置。
  4. 前記縦型ＭＯＳトランジスタは、ｐ型半導体柱と、ｎ型ソース領域と、ｎ型ドレイン領域と、第１のドレイン電極と、第１のドレイン電極よりも寄生抵抗の大きい第２のドレイン電極と、からなるｎ型ＭＯＳトランジスタであることを特徴とする、請求項１〜３の何れかに記載の半導体装置。
  5. 前記縦型ＭＯＳトランジスタは、ｎ型半導体柱と、ｐ型ソース領域と、ｐ型ドレイン領域と、第３のドレイン電極と、第３のドレイン電極よりも寄生抵抗の大きい第４のドレイン電極と、からなるｐ型ＭＯＳトランジスタであることを特徴とする、請求項１〜３の何れかに記載の半導体装置。
  6. 請求項１乃至３の何れかに記載の半導体装置において、
    前記縦型ＭＯＳトランジスタとして、ｎ型ＭＯＳトランジスタ１個と、ｐ型ＭＯＳトランジスタ複数個を備えて、ＣＭＯＳ・ＮＡＮＤゲート回路が一段以上構成され、
    上記ｎ型ＭＯＳトランジスタが、ｐ型半導体柱と、ｎ型ソース領域と、ｎ型ドレイン領域と、第１のドレイン電極と、第１のドレイン電極よりも寄生抵抗の大きい第２のドレイン電極と、からなり、
    上記ｐ型ＭＯＳトランジスタが、ｎ型半導体柱と、ｐ型ソース領域と、ｐ型ドレイン領域と、第３のドレイン電極と、第３のドレイン電極よりも寄生抵抗の大きい第４のドレイン電極と、からなり、
    上記ｎ型ＭＯＳトランジスタの上記第１のドレイン電極が、並列接続された上記ｐ型ＭＯＳトランジスタの上記第３のドレイン電極と接続され、
    上記ｎ型ＭＯＳトランジスタの上記第２のドレイン電極と、並列接続された上記ｐ型ＭＯＳトランジスタの上記第４のドレイン電極とは、それぞれ次段の回路を構成する縦型ＭＯＳトランジスタのゲート電極に接続されることを特徴とする、半導体装置。
  7. 請求項１乃至３の何れかに記載の半導体装置において、
    前記縦型ＭＯＳトランジスタとして、ｎ型ＭＯＳトランジスタ２個とｐ型ＭＯＳトランジスタ２個とを備えて、ＣＭＯＳクロスカップル型のセンスアンプ回路が構成され、
    上記ｎ型ＭＯＳトランジスタが、ｐ型半導体柱と、ｎ型ソース領域と、ｎ型ドレイン領域と、第１のドレイン電極と、第１のドレイン電極よりも寄生抵抗の大きい第２のドレイン電極と、からなり、
    上記ｐ型ＭＯＳトランジスタが、ｎ型半導体柱と、ｐ型ソース領域と、ｐ型ドレイン領域と、第３のドレイン電極と、第３のドレイン電極よりも寄生抵抗の大きい第４のドレイン電極と、からなり、
    一方の上記ｎ型ＭＯＳトランジスタの上記第１のドレイン電極が、一方の上記ｐ型ＭＯＳトランジスタの上記第３のドレイン電極と接続され、
    他方の上記ｎ型ＭＯＳトランジスタの上記第１のドレイン電極が、他方の上記ｐ型ＭＯＳトランジスタの上記第３のドレイン電極と接続され、
    一方及び他方の上記ｎ型ＭＯＳトランジスタの上記第２のドレイン電極、一方及び他方の上記ｐ型ＭＯＳトランジスタの上記第４のドレイン電極が、それぞれクロスカップル構成の、上記ｎ型ＭＯＳトランジスタ及び上記ｐ型ＭＯＳトランジスタのゲート電極に接続されることを特徴とする、半導体装置。
  8. 請求項１乃至３の何れかに記載の半導体装置において、
    前記縦型ＭＯＳトランジスタとして、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタを備えて、ＣＭＯＳインバータ回路が構成され、
    上記ｎ型ＭＯＳトランジスタが、ｐ型半導体柱と、ｎ型ソース領域と、ｎ型ドレイン領域と、第１のドレイン電極と、第１のドレイン電極よりも寄生抵抗の大きい第２のドレイン電極と、からなり、
    上記ｐ型ＭＯＳトランジスタが、ｎ型半導体柱と、ｐ型ソース領域と、ｐ型ドレイン領域と、第３のドレイン電極と、第３のドレイン電極よりも寄生抵抗の大きい第４のドレイン電極と、からなり、
    上記第１のドレイン電極と上記第３のドレイン電極とが接続され、
    上記第２のドレイン電極、上記第４のドレイン電極が、それぞれ次段の回路を構成する縦型ＭＯＳトランジスタのゲート電極に接続されることを特徴とする、半導体装置。
  9. 請求項１乃至３の何れかに記載の半導体装置において、
    前記縦型ＭＯＳトランジスタとして、ｎ型ＭＯＳトランジスタ複数個と、ｐ型ＭＯＳトランジスタ１個を備えて、ＣＭＯＳ・ＮＯＲゲート回路が構成され、
    上記ｎ型ＭＯＳトランジスタが、ｐ型半導体柱と、ｎ型ソース領域と、ｎ型ドレイン領域と、第１のドレイン電極と、第１のドレイン電極よりも寄生抵抗の大きい第２のドレイン電極と、からなり、
    上記ｐ型ＭＯＳトランジスタが、ｎ型半導体柱と、ｐ型ソース領域と、ｐ型ドレイン領域と、第３のドレイン電極と、第３のドレイン電極よりも寄生抵抗の大きい第４のドレイン電極と、からなり、
    並列接続された上記ｎ型ＭＯＳトランジスタの上記第１のドレイン電極が、上記ｐ型ＭＯＳトランジスタの上記第３のドレイン電極と接続され、
    並列接続された上記ｎ型ＭＯＳトランジスタの上記第２のドレイン電極と、上記ｐ型ＭＯＳトランジスタの上記第４のドレイン電極とは、それぞれ次段の回路を構成する縦型ＭＯＳトランジスタのゲート電極に接続されることを特徴とする、半導体装置。
  10. 請求項１〜３の何れかに記載の半導体装置において、
    前記ドレイン電極が、第１のドレイン電極と、第１のドレイン電極よりも寄生抵抗の大きい第２のドレイン電極と、を備え、
    上記第１のドレイン電極は、ドレイン電源に接続され、かつ上記ソース電極はソース電源に接続されて、Ｅ／Ｒ型インバータ回路を構成し、
    上記第２のドレイン電極が、上記Ｅ／Ｒ型インバータ回路の出力ノードとして、次段の縦型ＭＯＳトランジスタのゲート電極に接続されることを特徴とする、半導体装置。
  11. ４個以上の縦型ＭＯＳトランジスタがドレイン電極の配設される位置を除いてマトリクスに配設され、
    該縦型ＭＯＳトランジスタにＭＯＳトランジスタが直列接続され、
    上記縦型ＭＯＳトランジスタは、チャネルとなる半導体柱と、該半導体柱の一端に形成されるソース領域と、該ソース領域に形成されるソース電極と、上記半導体柱の他端に形成されるドレイン領域と、上記半導体柱の側面に配設されるゲート絶縁膜と、該ゲート絶縁膜を被覆するゲート電極と、を備え、
    上記ドレイン領域は、基板上に形成された不純物拡散層からなり、
    上記縦型ＭＯＳトランジスタの各々の上記半導体柱の間でドレイン寄生抵抗が形成され、
    上記ドレイン電極が、上記マトリクスの内部、中央又は中央周辺に配設される、半導体装置。
  12. 前記マトリクスが３×３以上であり、該マトリクスの中央又は中央周辺に前記ドレイン電極が配設されることを特徴とする、請求項１１に記載の半導体装置。
  13. 前記縦型ＭＯＳトランジスタは、ｐ型半導体柱と、ｎ型ソース領域と、ｎ型ドレイン領域と、からなるｎ型ＭＯＳトランジスタであることを特徴とする、請求項１１又は１２に記載の半導体装置。
  14. 複数の縦型ＭＯＳトランジスタとＭＯＳトランジスタとが直列接続された半導体装置において、
    上記複数の縦型ＭＯＳトランジスタと上記ＭＯＳトランジスタとでゲート回路が構成され、
    上記縦型ＭＯＳトランジスタは、チャネルとなる半導体柱と、該半導体柱の一端に形成されるソース領域と、該ソース領域に形成されるソース電極と、上記半導体柱の他端に形成されるドレイン領域と、該ドレイン領域に形成されるドレイン電極と、上記半導体柱の側面に配設されるゲート絶縁膜と、該ゲート絶縁膜を被覆するゲート電極と、ドレイン寄生抵抗と、を備え、
    上記ドレイン領域は、基板上に形成された不純物拡散層からなり、
    上記ドレイン寄生抵抗は、上記不純物拡散層と上記ドレイン電極との間に形成され、
    上記複数の縦型ＭＯＳトランジスタのうち同一型の第１の縦型ＭＯＳトランジスタと第２の縦型ＭＯＳトランジスタとが直列接続されており、
    上記第１の縦型ＭＯＳトランジスタが電源ＶＣＣ側に接続され、
    上記第２の縦型ＭＯＳトランジスタが電源ＶＳＳ側に接続され、
    上記第１の縦型ＭＯＳトランジスタの半導体柱の本数が、上記記第２の縦型ＭＯＳトランジスタの半導体柱の本数よりも少ないことを特徴とする、半導体装置。
  15. 前記ゲート回路は、少なくとも２入力以上のＮＡＮＤゲート回路であり、前記第１の縦型ＭＯＳトランジスタ及び前記第２の縦型ＭＯＳトランジスタは、ｎ型の縦型ＭＯＳトランジスタであることを特徴とする、請求項１４に記載の半導体装置。
  16. 前記ゲート回路の遅延時間が短く消費電力が小さくなる、請求項１４又は１５に記載の半導体装置。
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