CN115828825A - 半导体结构的版图 - Google Patents

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CN115828825A
CN115828825A CN202111095236.4A CN202111095236A CN115828825A CN 115828825 A CN115828825 A CN 115828825A CN 202111095236 A CN202111095236 A CN 202111095236A CN 115828825 A CN115828825 A CN 115828825A
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China
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type transistor
type
semiconductor structure
layout
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CN202111095236.4A
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孙会娟
李智勋
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Changxin Memory Technologies Inc
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Changxin Memory Technologies Inc
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Abstract

本申请实施例提供一种半导体结构的版图，包括：列译码器，其中，列译码器包括第一P型晶体管区域、第二P型晶体管区域、第一N型晶体管区域、第二N型晶体管区域以及与非门区域；其中，第一P型晶体管区域位于第一N型晶体管区域上方，第二P型晶体管区域位于第一P型晶体管区域的上方，第二N型晶体管区域位于第二P型晶体管区域的上方；与非门区域与第一P型晶体管区域相邻，与非门区域还与第二P型晶体管区域相邻，通过将两个P型晶体管区域相邻布置，可以减少半导体结构的高度，将与非门区域设置于两个P型晶体管区域以及第一N型晶体管区域附近，进一步减少半导体结构的高度。

Description

半导体结构的版图
技术领域
本申请涉及但不限定于一种半导体结构的版图。
背景技术
随着市场对半导体器件性能要求的日益提高，半导体器件的尺寸变得越来越小。为了适应半导体器件的尺寸变小的趋势，需要进一步优化半导体结构的版图。
发明内容
本申请旨在提供一种尺寸更小的半导体结构的版图。
本申请实施例提供一种半导体结构的版图，包括：列译码器；
其中，列译码器包括第一P型晶体管区域、第二P型晶体管区域、第一N型晶体管区域、第二N型晶体管区域以及与非门区域；
其中，第一P型晶体管区域位于第一N型晶体管区域上方，第二P型晶体管区域位于第一P型晶体管区域的上方，第二N型晶体管区域位于第二P型晶体管区域的上方；与非门区域与第一P型晶体管区域相邻，与非门区域还与第二P型晶体管区域相邻，与非门区域还与第一N型晶体管区域相邻。
在一实施例中，第一P型晶体管区域包括第一区域和第二区域，第二P型晶体管区域包括第三区域和第四区域；
其中，第一区域和第二区域左右对称布置，且第一区域内的P型晶体管的栅极延伸方向与第二区域内的P型晶体管的栅极延伸方向相同；第三区域和第四区域左右对称布置，且第三区域内的P型晶体管的栅极延伸方向与第四区域内的P型晶体管的栅极延伸方向相同。
在一实施例中，第一区域内的P型晶体管的栅极延伸方向与第三区域内的P型晶体管的栅极延伸方向相同；且第一区域的大小和第三区域的大小不相等。
在一实施例中，与非门区域包括第三P型晶体管区域；
其中，第三P型晶体管区域位于第一区域和第二区域之间，第三P型晶体管区域还位于第三区域和第四区域之间；且第三P型晶体管区域内P型晶体管的栅极延伸方向与第一区域内的P型晶体管的栅极延伸方向相同。
在一实施例中，半导体结构还包括电容区域；
其中，电容区域位于第三P型晶体管区域的上方，电容区域位于第一区域和第二区域之间，电容区域还位于第三区域和第四区域之间。
在一实施例中，半导体结构还包括封闭的N型保护环；
其中，封闭的N型保护环四周包围第一P型晶体管区域和第二P型晶体管区域。
在一实施例中，第一N型晶体管区域包括第五区域和第六区域；
其中，第五区域和第六区域左右对称布置，且第五区域内的N型晶体管的栅极延伸方向与第六区域内的N型晶体管的栅极延伸方向相同。
在一实施例中，与非门区域还包括第三N型晶体管区域和第四N型晶体管区域；
其中，第三N型晶体管区域位于第五区域的下方，第四N型晶体管区域位于第六区域的下方。
在一实施例中，第三N型晶体管区域内的N型晶体管的栅极延伸方向与第五区域内的N型晶体管的栅极延伸方向相同；且第三N型晶体管区域内的N型晶体管在栅极延伸方向上的宽度与第五区域内的N型晶体管在栅极延伸方向上的宽度相等；
第四N型晶体管区域内的N型晶体管的栅极延伸方向与第六区域内的N型晶体管的栅极延伸方向相同；且第四N型晶体管区域内的N型晶体管在栅极延伸方向上的宽度与第六区域内的N型晶体管在栅极延伸方向上的宽度相等。
在一实施例中，第三N型晶体管区域内的N型晶体管的栅极延伸方向与第五区域内的N型晶体管的栅极延伸方向相互垂直；且第三N型晶体管区域内的N型晶体管在栅极延伸方向上的宽度大于第五区域内的N型晶体管在栅极延伸方向上的宽度；
第四N型晶体管区域内的N型晶体管的栅极延伸方向与第六区域内的N型晶体管的栅极延伸方向相互垂直；且第四N型晶体管区域内的N型晶体管在栅极延伸方向上的宽度大于第六区域内的N型晶体管在栅极延伸方向上的宽度。
在一实施例中，半导体结构还包括设有第一开口的第一P型保护环；
第一P型保护环三面环绕第一N型晶体管区域、第三N型晶体管区域和第四N型晶体管区域组成的区域，且第一开口朝向第一P型晶体管区域。
在一实施例中，第二N型晶体管区域包括第七区域和第八区域；
其中，第七区域和第八区域左右对称设置，且第七区域内的N型晶体管的栅极延伸方向与第八区域内的N型晶体管的栅极延伸方向相同。
在一实施例中，半导体结构还包括设有第二开口的第二P型保护环和设有第三开口的第三P型保护环；
其中，第二P型保护环三面围绕第七区域，且第二开口朝向第二P型晶体管区域；第三P型保护环三面围绕第八区域，且第三开口朝向第二P型晶体管区域。
在一实施例中，第一P型晶体管区域的衬底端电位与第二P型晶体管区域的衬底端电位相等。
在一实施例中，半导体结构还包括存储阵列；
存储阵列位于列译码器的上方，存储阵列沿着从左到右方向上的宽度与列译码器沿着从左到右方向上的宽度相等。
在一实施例中，列译码器还包括输出金属线；
其中，输出金属线沿着从下到上的方向延伸，输出金属线的一端与第二P型晶体管的漏极连接，输出金属线的另一端与存储阵列的列选择线相连。
本申请实施例提供的半导体结构的版图，其包括列译码器，列译码器包括第一P型晶体管区域、第二P型晶体管区域、第一N型晶体管区域、第二N型晶体管区域以及与非门区域，其中，第一P型晶体管区域和第二P型晶体管区域之间相邻布置，第二N型晶体管区域位于第二P型晶体管区域上方，第一N型晶体管区域位于第一P型晶体管区域下方，通过如此设置，即使在列译码器与存储阵列之间的间距比较小的情况下，仍可以使第二P型晶体管的N型阱与存储阵列中的N型阱之间距离满足最小N型阱间距的要求，可以有效缩短半导体结构在从上到下方向上的高度，减少半导体结构的尺寸。另外，将与非门区域设置于第一P型晶体管区域、第二P型晶体管区域和第一N型晶体管区域的附近，可以充分利用存储阵列在从左到右方向上的宽度，减少与非门区域对整个半导体结构的版图在从上到下方向上的高度影响，从而进一步减少半导体结构的尺寸。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。
图1为本申请一实施例提供的半导体结构的版图；
图2为本申请一实施例提供的列译码器的电路原理图；
图3为本申请提供的图2所示实施例中列译码器的版图；
图4为本申请一实施例提供的列译码器的版图；
图5为本申请另一实施例提供的列译码器的版图；
图6为本申请另一实施例提供的列译码器的版图；
图7为本申请提供的图4至图6所示实施例中列译码器的电路原理图。
通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
如图1所示，本申请一实施例提供的半导体结构的版图包括列译码器100和存储阵列200。其中，存储阵列200位于列译码器100的上方，列译码器100的输出金属线O与存储阵列200的列选择线相连，以向存储阵列200输入的列选择信号。
在一实施例中，存储阵列200沿着从左到右方向上的宽度与列译码器100沿着从左到右方向上的宽度相等，可以有效减少半导体结构的版图尺寸。
在一实施例中，存储阵列附近布局有第三电源端VPP的N型保护环302(N GuardRing)，还布局有接地端的P型保护环301(P Guard Ring)，第三电源端VPP用于为存储阵列供电。
如图2所示，本申请一实施例提供的列译码器100包括第一P型晶体管PM1、第二P型晶体管PM2、第一N型晶体管NM1、第二N型晶体管NM2以及与非门NAND。
其中，第一P型晶体管PM1的源极端和衬底端均连接第一电源端VDD，第一N型晶体管NM1的漏极端与第一P型晶体管PM1的漏极端连接，第一N型晶体管NM1的栅极端与第一P型晶体管PM1的栅极端连接后形成列译码器的第一输入端IN1，第一N型晶体管NM1的源极端和与非门NAND的输出端连接，第一N型晶体管NM1的衬底端接接地端VSS，与非门NAND的第一输入端为列译码器的第二输入端IN2，与非门NAND的第二输入端为列译码器的第三输入端IN3。
第二P型晶体管PM2的源极端连接第二电源端VYS，第二P型晶体管PM2的衬底端连接第三电源端VPP，第二N型晶体管NM2的漏极端与第二P型晶体管PM2的漏极端连接后形成列译码器100的输出端OUT，第二N型晶体管NM2的栅极端与第二P型晶体管PM2的栅极端连接后与第一P型晶体管PM1的漏极端连接，第二N型晶体管NM2的源极端和衬底端接接地端VSS。
在一实施例中，继续参考图1，列译码器的输出金属线O沿着从下到上的方向延伸，输出金属线的一端与第二P型晶体管PM2的漏极连接，输出金属线的另一端与存储阵列的列选择线相连。
图3为本申请提供的图2所示实施例中列译码器的版图，列译码器的版图包括第一P型晶体管区域P1、第二P型晶体管区域P2、第一N型晶体管区域N1、第二N型晶体管区域N2以及与非门区域NAND。
其中，第二P型晶体管区域P2位于第二N型晶体管区域N2上方，第二N型晶体管区域N2位于第一N型晶体管区域N1上方，第一N型晶体管区域N1位于第一P型晶体管区域P1上方。第一N型晶体管区域N1和第一P型晶体管区域P1的右侧设有与非门区域NAND。
由于第一N型晶体管NM1的漏极端与第一P型晶体管PM1的漏极端相连接，通常将第一N型晶体管区域N1与第一P型晶体管区域P1相邻设置。又由于第二N型晶体管NM2的漏极端与第二P型晶体管PM2的漏极端连接后形成列译码器100的输出端OUT，通常将第二N型晶体管区域N2与第二P型晶体管区域P2相邻设置，且第二N型晶体管区域N2与第二P型晶体管区域P2位于第一N型晶体管区域N1与第一P型晶体管区域P1的上方，并在第二N型晶体管区域N2与第二P型晶体管区域P2的上方设置从下到上延伸的输出金属线O。
在一实施例中，在第二P型晶体管区域P2的右侧设有电容区域105，用于对第一电源端VDD至第三电源端VPP所提供的电压进行滤波处理，以稳定第一电源端VDD至第三电源端VPP所提供电压。
在一实施例中，在第二P型晶体管区域P2附近设有呈L型的N型保护环101，在第一N型晶体管区域N1和第二N型晶体管区域N2之间设有呈T型的P型保护环103，在第二N型晶体管区域N2的右侧设有呈U型的P型保护环104。在第一P型晶体管区域P1附近设有呈L型的P型保护环102。
在上述实施例中，第一P型晶体管PM1的衬底端所连接的第一电源端VDD电压与第二P型晶体管PM2的衬底端所连接的第三电源端VPP电压不同，在对列译码器中第一P型晶体管PM1和第二P型晶体管PM2进行布局时，需要使第一P型晶体管PM1的N型阱与第二P型晶体管PM2的N型阱之间距离足够大，满足最小N型阱间距。列选择器内的N型保护环与存储阵列的第三电源端VPP的N型保护环之间距离也需要足够大，以使第二P型晶体管PM2的N型阱与存储阵列中的N型阱之间距离也要满足最小N型阱间距。基于上述分析，在上述实施例提供的半导体结构的版图在从上到下方向上的高度比较大，整个半导体结构的尺寸也较大。
如图4至图7所示，本申请实施例提供一种半导体结构的版图，半导体结构的版图包括列译码器。列译码器包括第一P型晶体管区域P1、第二P型晶体管区域P2、第一N型晶体管区域N1、第二N型晶体管区域N2以及与非门区域。
其中，第一P型晶体管区域P1位于第一N型晶体管区域N1上方，第二P型晶体管区域P2位于第一P型晶体管区域P1的上方，第二N型晶体管区域N2位于第二P型晶体管区域P2的上方。与非门区域与第一P型晶体管区域P1相邻，与非门区域还与第二P型晶体管区域P2相邻，与非门区域还与第一N型晶体管区域N1相邻。
在上述实施例中，将第一P型晶体管区域P1和第二P型晶体管区域P2相邻设置，减少了P型晶体管和N型晶体管之间因为工艺制程原因增加的距离，同时可以将所有的P型的晶体管通过保护环包围起来，隔离效果更好，能够为P型晶体管提供一个更加干净的环境，减少闩锁效应的影响。
让第二N型晶体管区域N2位于第二P型晶体管区域P2的上方，让第一N型晶体管区域N1位于第一P型晶体管区域P1的下方，即使在列译码器与存储阵列之间的间距比较小情况下，仍可以使第二P型晶体管PM2的N型阱与存储阵列中的N型阱之间距离满足最小N型阱间距，可以有效缩短半导体结构在从上到下方向上的高度，减少半导体结构的尺寸。且使第二N型晶体管区域N2和第二P型晶体管区域P2相邻布置，便于第二N型晶体管NM2的漏极端和第二P型晶体管PM2的漏极端连接。
此外，列译码器在从左到右方向上的宽度受存储阵列的从左到右方向上的宽度影响，将与非门区域布局与第一P型晶体管区域P1、第二P型晶体管区域P2相邻以及第一N型晶体管区域N1相邻，可以充分利用存储阵列在从左到右方向上的宽度，减少与非门区域对整个半导体结构的版图在从上到下方向上的高度影响，从而进一步减少半导体结构的尺寸。
在一实施例中，参考图5和图7，列译码器还包括输出金属线206，其中，输出金属线206沿着从下到上的方向延伸，输出金属线206的一端与第二P型晶体管PM2的漏极连接，输出金属线206的另一端与存储阵列的列选择线相连。通过让输出金属线206沿着从下到上的方向延伸，有利于将列译码器的输出金属线206与存储阵列相连。
在一实施例中，半导体结构还包括位于顶层的第一金属层、位于次顶层的第二金属层以及位于第三层的第三金属层，其中，列译码器的输出金属线206位于第二金属层。通过如此设置，可以通过第一金属层、第二金属层以及第三金属层实现列译码器的输出金属线206与存储阵列的列选择线相连接。
在一实施例中，针对每个晶体管区域，可以增加每个晶体管区域中多指结构的数量，缩小多指结构在栅极延伸方向的宽度，其中，栅极延伸方向为从上到下的方向，以实现在不改变晶体管在栅极延伸方向上的总宽度的前提下，将晶体管的指数增加一倍，使得单个晶体管在栅极延伸方向上的宽度减半，从而达到减少列译码器的总高度的效果。
在一实施例中，参考图7，第一P型晶体管区域P1的衬底端电位与第二P型晶体管区域P2的衬底端电位相等。例如：让第一P型晶体管区域P1的衬底端和第二P型晶体管区域P2的衬底端连接第一电源端VDD。又第一P型晶体管区域P1的源极端连接第一电源端VDD，第二P型晶体管区域P2的源极端连接第二电源端VYS，而通常情况下第一电源端VDD的电压和第二电源端VYS的电压相同，让第一P型晶体管区域P1的衬底端电位与第二P型晶体管区域P2的衬底端电位相等，不会影响第二P型晶体管PM2的导通或者截止。
在一实施例中，继续参考图4，第一P型晶体管区域P1包括第一区域201和第二区域202，其中，第一区域201和第二区域202左右对称布置，且第一区域201内的P型晶体管的栅极延伸方向与第二区域202内的P型晶体管的栅极延伸方向相同。通过如此设置，第一区域201内P型晶体管到整个第一P型晶体管区域P1的边界之间的在从左到右方向上的最远距离d1减少，第二区域202内P型晶体管到整个第一P型晶体管区域P1的边界之间的在从左到右方向上的最远距离减少，有利于在第一P型晶体管PM1周围设置N型保护环，进而有利于减少晶体管的闩锁现象发生。
第二P型晶体管区域P2包括第三区域203和第四区域204。其中，第三区域203和第四区域204左右对称布置，且第三区域203内的P型晶体管的栅极延伸方向与第四区域204内的P型晶体管的栅极延伸方向相同。通过如此设置，第三区域203内P型晶体管到整个第二P型晶体管区域P2的边界之间的在从左到右方向上的最远距离d1减少，第四区域204内P型晶体管到整个第二P型晶体管区域P2的边界之间的在从左到右方向上的最远距离减少，有利于在第二P型晶体管PM2周围设置N型保护环，进而有利于减少晶体管的闩锁现象发生。
在一实施例中，第一P型晶体管区域P1包括第一区域201和第二区域202，第二P型晶体管区域P2包括第三区域203和第四区域204。其中，第一区域201和第二区域202左右对称布置，且第一区域201内的P型晶体管的栅极延伸方向与第二区域202内的P型晶体管的栅极延伸方向相同。第三区域203和第四区域204左右对称布置，且第三区域203内的P型晶体管的栅极延伸方向与第四区域204内的P型晶体管的栅极延伸方向相同。第一区域201内的P型晶体管的栅极延伸方向与第三区域203内的P型晶体管的栅极延伸方向相同，且第一区域201的大小和第三区域203的大小不相等。通过让第一区域201、第二区域202、第三区域203以及第四区域204内的P型晶体管的栅极延伸方向相同，有利于半导体结构生产制造。由于第一P型晶体管PM1位于第二P型晶体管PM2的上一级，第一P型晶体管PM1和第二P型晶体管PM2所承受的源漏电流不同，让第一区域201的大小和第三区域203的大小不相等，使得第一P型晶体管PM1和第二P型晶体管PM2的驱动能力不同，可以提高半导体结构的工作可靠性。
在一实施例中，与非门区域包括第三P型晶体管区域P3，其中，第三P型晶体管区域P3位于第一区域201和第二区域202之间，第三P型晶体管区域P3还位于第三区域203和第四区域204之间，且第三P型晶体管区域P3内P型晶体管的栅极延伸方向与第一区域201内的P型晶体管的栅极延伸方向相同。通过如此设置，可以使得第一P型晶体管区域P1内晶体管到整个第一P型晶体管区域P1的边界之间的在从左到右方向上的最远距离减少，第二P型晶体管区域P2内晶体管到整个第一P型晶体管区域P1的边界之间的在从左到右方向上的最远距离减少，有利于在第一P型晶体管PM1周围设置N型保护环，进而有利于减少晶体管的闩锁现象发生。
在一实施例中，半导体结构还包括电容区域105，与非门区域包括第三P型晶体管区域P3，其中，电容区域105位于第三P型晶体管区域P3的上方，通过如此设置，有利于第三P型晶体管同与非门区域内其他晶体管相连接，减少寄生电阻的阻值。且设置电容区域位于第一区域201和第二区域202之间，以及位于第三区域203和第四区域204之间。通过如此设置，可以使得第一P型晶体管区域P1内晶体管到整个第一P型晶体管区域P1的边界之间的在从左到右方向上的最远距离减少，第二P型晶体管区域P2内晶体管到整个第一P型晶体管区域P1的边界之间的在从左到右方向上的最远距离减少，进而有利于减少晶体管的闩锁现象发生。
在一实施例中，半导体结构还包括封闭的N型保护环111，其中，封闭的N型保护环111四周包围第一P型晶体管区域P1和第二P型晶体管区域P2。也就是封闭的N型保护环111四周包围第一区域201和第二区域202，封闭的N型保护环111四周包围第三区域203和第四区域204。通过如此设置，第一区域201内P型晶体管到N型保护环111之间的从左到右方向上的最远距离d1小于N型保护环111在从左到右方向上的宽度的一半。第一区域201内P型晶体管到N型保护环111之间的从下到上方向上的最远距离d2小于N型保护环111在从下到上方向上的高度的一半，更有利于减少晶体管的闩锁现象发生，且封闭的N型保护环111形成一个封闭隔离环，对于内部的第一P型晶体管区域P1和第二P型晶体管区域P2的隔离效果更好。
在一实施例中，第一N型晶体管区域N1包括第五区域205和第六区域206。其中，第五区域205和第六区域206左右对称布置，且第五区域205内的N型晶体管的栅极延伸方向与第六区域206内的N型晶体管的栅极延伸方向相同。通过如此设置，第五区域205内N型晶体管到整个第一N型晶体管区域N1的边界之间的在从左到右方向上的距离减少，第六区域206内N型晶体管到整个第一N型晶体管区域N1的边界之间的在从左到右方向上的距离减少，有利于在第一N型晶体管NM1周围设置P型保护环，更有利于减少晶体管的闩锁现象发生。
在一实施例中，参考图6，与非门区域还包括第三N型晶体管区域N3和第四N型晶体管区域N4，第三N型晶体管区域N3位于第五区域205的下方，第四N型晶体管区域N4位于第六区域206的下方。
其中，第三N型晶体管区域N3内的N型晶体管的栅极延伸方向与第五区域205内的N型晶体管的栅极延伸方向相同。且第三N型晶体管区域N3内的N型晶体管在栅极延伸方向上的宽度与第五区域205内的N型晶体管在栅极延伸方向上的宽度相等。
第四N型晶体管区域N4内的N型晶体管的栅极延伸方向与第六区域206内的N型晶体管的栅极延伸方向相同。且第四N型晶体管区域N4内的N型晶体管在栅极延伸方向上的宽度与第六区域206内的N型晶体管在栅极延伸方向上的宽度相等。
其中，第三N型晶体管区域N3内的N型晶体管在栅极延伸方向上的宽度是根据设计规则检查(Design Rule Check，简称：DRC)晶体管的最小宽度确定的。
在上述技术方案中，通过设置第三N型晶体管区域N3内的N型晶体管的栅极延伸方向与第五区域205内的N型晶体管的栅极延伸方向相同，第四N型晶体管区域N4内的N型晶体管的栅极延伸方向与第六区域206内的N型晶体管的栅极延伸方向相同，有利于简化半导体结构的制备工艺。
通过设置第三N型晶体管区域N3内的N型晶体管在栅极延伸方向上的宽度与第五区域205内的N型晶体管在栅极延伸方向上的宽度相等，第四N型晶体管区域N4内的N型晶体管在栅极延伸方向上的宽度与第六区域206内的N型晶体管在栅极延伸方向上的宽度相等，可以缩短列译码器在从上到下方向上的高度。
在一实施例中，继续参考图4和图5，与非门区域还包括第三N型晶体管区域N3和第四N型晶体管区域N4，第三N型晶体管区域N3位于第五区域205的下方，第四N型晶体管区域N4位于第六区域206的下方。
其中，第三N型晶体管区域N3内的N型晶体管的栅极延伸方向与第五区域205内的N型晶体管的栅极延伸方向相互垂直。且第三N型晶体管区域N3内的N型晶体管在栅极延伸方向上的宽度大于第五区域205内的N型晶体管在栅极延伸方向上的宽度。
第四N型晶体管区域N4内的N型晶体管的栅极延伸方向与第六区域206内的N型晶体管的栅极延伸方向相互垂直。且第四N型晶体管区域N4内的N型晶体管在栅极延伸方向上的宽度大于第六区域206内的N型晶体管在栅极延伸方向上的宽度。
在上述技术方案中，设置第三N型晶体管区域N3内的N型晶体管的栅极延伸方向与第五区域205内的N型晶体管的栅极延伸方向相互垂直，第四N型晶体管区域N4内的N型晶体管的栅极延伸方向与第六区域206内的N型晶体管的栅极延伸方向相互垂直，可以增加第三N型晶体管区域N3和第四N型晶体管区域N4内的N型晶体管在栅极延伸方向的宽度，减少第三N型晶体管区域N3和第四N型晶体管区域N4内的N型晶体管的指数量，且不会增加列译码器在从上到下方向的高度。
在一实施例中，第三N型晶体管区域N3和第四N型晶体管区域N4内的N型晶体管在栅极延伸方向的宽度可以为列译码器在从左到右方向上的宽度的一半。
在一实施例中，半导体结构还包括设有第一开口的第一P型保护环112，第一P型保护环112三面环绕第一N型晶体管区域N1、第三N型晶体管区域N3和第四N型晶体管区域N4组成的区域，且第一开口朝向第一P型晶体管区域P1。通过如此设置，使得第一P型保护环112的结构简单，易于制作，还可以有效为第一N型晶体管区域N1、第三N型晶体管区域N3和第四N型晶体管区域N4内晶体管提供隔离环境，减少出现闩锁效应的影响。
在一实施例中，第二N型晶体管区域N2包括第七区域207和第八区域208，其中，第七区域207和第八区域208左右对称设置，且第七区域207内的N型晶体管的栅极延伸方向与第八区域208内的N型晶体管的栅极延伸方向相同。通过如此设置，第七区域207内N型晶体管到整个第二N型晶体管区域N2的边界之间的在从左到右方向上的距离减少，第八区域208内N型晶体管到整个第二N型晶体管区域N2的边界之间的在从左到右方向上的距离减少，有利于在第二N型晶体管NM2周围设置P型保护环，更有利于减少晶体管的闩锁现象发生。
在一实施例中，半导体结构还包括设有第二开口的第一P型保护环113和设有第三开口的第三P型保护环114，其中，第一P型保护环113三面围绕第七区域207，且第二开口朝向第二P型晶体管区域P2。第三P型保护环114三面围绕第八区域208，且第三开口朝向第二P型晶体管区域P2。通过在第二N型晶体管区域N2设置两个P型保护环，可以减少第二N型晶体管区域N2内到P型保护环之间的间距，为第二N型晶体管区域N2内晶体管提供隔离环境，减少出现闩锁效应的影响。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求书指出。
应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求书来限制。

Claims (16)

1.一种半导体结构的版图，其特征在于，包括：列译码器；
其中，所述列译码器包括第一P型晶体管区域、第二P型晶体管区域、第一N型晶体管区域、第二N型晶体管区域以及与非门区域；
其中，所述第一P型晶体管区域位于所述第一N型晶体管区域上方，所述第二P型晶体管区域位于所述第一P型晶体管区域的上方，所述第二N型晶体管区域位于所述第二P型晶体管区域的上方；所述与非门区域与所述第一P型晶体管区域相邻，所述与非门区域还与所述第二P型晶体管区域相邻，所述与非门区域还与所述第一N型晶体管区域相邻。
2.根据权利要求1所述的半导体结构的版图，其特征在于，所述第一P型晶体管区域包括第一区域和第二区域，所述第二P型晶体管区域包括第三区域和第四区域；
其中，所述第一区域和所述第二区域左右对称布置，且所述第一区域内的P型晶体管的栅极延伸方向与所述第二区域内的P型晶体管的栅极延伸方向相同；所述第三区域和所述第四区域左右对称布置，且所述第三区域内的P型晶体管的栅极延伸方向与所述第四区域内的P型晶体管的栅极延伸方向相同。
3.根据权利要求2所述的半导体结构的版图，其特征在于，所述第一区域内的P型晶体管的栅极延伸方向与所述第三区域内的P型晶体管的栅极延伸方向相同；且所述第一区域的大小和所述第三区域的大小不相等。
4.根据权利要求3所述的半导体结构的版图，其特征在于，所述与非门区域包括第三P型晶体管区域；
其中，所述第三P型晶体管区域位于所述第一区域和所述第二区域之间，所述第三P型晶体管区域还位于所述第三区域和所述第四区域之间；且所述第三P型晶体管区域内P型晶体管的栅极延伸方向与所述第一区域内的P型晶体管的栅极延伸方向相同。
5.根据权利要求4所述的半导体结构的版图，其特征在于，所述半导体结构还包括电容区域；
其中，所述电容区域位于所述第三P型晶体管区域的上方，所述电容区域位于所述第一区域和所述第二区域之间，所述电容区域还位于所述第三区域和所述第四区域之间。
6.根据权利要求1至5中任意一项所述的半导体结构的版图，其特征在于，所述半导体结构还包括封闭的N型保护环；
其中，所述封闭的N型保护环四周包围所述第一P型晶体管区域和所述第二P型晶体管区域。
7.根据权利要求1至5中任意一项所述的半导体结构的版图，其特征在于，所述第一N型晶体管区域包括第五区域和第六区域；
其中，所述第五区域和所述第六区域左右对称布置，且所述第五区域内的N型晶体管的栅极延伸方向与第六区域内的N型晶体管的栅极延伸方向相同。
8.根据权利要求7所述的半导体结构的版图，其特征在于，所述与非门区域还包括第三N型晶体管区域和第四N型晶体管区域；
其中，所述第三N型晶体管区域位于所述第五区域的下方，所述第四N型晶体管区域位于所述第六区域的下方。
9.根据权利要求8所述的半导体结构的版图，其特征在于，所述第三N型晶体管区域内的N型晶体管的栅极延伸方向与所述第五区域内的N型晶体管的栅极延伸方向相同；且第三N型晶体管区域内的N型晶体管在栅极延伸方向上的宽度与所述第五区域内的N型晶体管在栅极延伸方向上的宽度相等；
第四N型晶体管区域内的N型晶体管的栅极延伸方向与所述第六区域内的N型晶体管的栅极延伸方向相同；且第四N型晶体管区域内的N型晶体管在栅极延伸方向上的宽度与所述第六区域内的N型晶体管在栅极延伸方向上的宽度相等。
10.根据权利要求8所述的半导体结构的版图，其特征在于，所述第三N型晶体管区域内的N型晶体管的栅极延伸方向与所述第五区域内的N型晶体管的栅极延伸方向相互垂直；且第三N型晶体管区域内的N型晶体管在栅极延伸方向上的宽度大于所述第五区域内的N型晶体管在栅极延伸方向上的宽度；
第四N型晶体管区域内的N型晶体管的栅极延伸方向与所述第六区域内的N型晶体管的栅极延伸方向相互垂直；且第四N型晶体管区域内的N型晶体管在栅极延伸方向上的宽度大于所述第六区域内的N型晶体管在栅极延伸方向上的宽度。
11.根据权利要求8所述的半导体结构的版图，其特征在于，所述半导体结构还包括设有第一开口的第一P型保护环；
所述第一P型保护环三面环绕所述第一N型晶体管区域、所述第三N型晶体管区域和所述第四N型晶体管区域组成的区域，且所述第一开口朝向所述第一P型晶体管区域。
12.根据权利要求1至3中任意一项所述的半导体结构的版图，其特征在于，所述第二N型晶体管区域包括第七区域和第八区域；
其中，所述第七区域和所述第八区域左右对称设置，且所述第七区域内的N型晶体管的栅极延伸方向与所述第八区域内的N型晶体管的栅极延伸方向相同。
13.根据权利要求12所述的半导体结构的版图，其特征在于，所述半导体结构还包括设有第二开口的第二P型保护环和设有第三开口的第三P型保护环；
其中，所述第二P型保护环三面围绕所述第七区域，且所述第二开口朝向所述第二P型晶体管区域；所述第三P型保护环三面围绕所述第八区域，且所述第三开口朝向所述第二P型晶体管区域。
14.根据权利要求1至3中任意一项所述的半导体结构的版图，其特征在于，所述第一P型晶体管区域的衬底端电位与所述第二P型晶体管区域的衬底端电位相等。
15.根据权利要求1至3中任意一项所述的半导体结构的版图，其特征在于，所述半导体结构还包括存储阵列；
所述存储阵列位于所述列译码器的上方，所述存储阵列沿着从左到右方向上的宽度与所述列译码器沿着从左到右方向上的宽度相等。
16.根据权利要求15所述的半导体结构的版图，其特征在于，所述列译码器还包括输出金属线；
其中，所述输出金属线沿着从下到上的方向延伸，所述输出金属线的一端与所述第二P型晶体管的漏极连接，所述输出金属线的另一端与所述存储阵列的列选择线相连。
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