JP5711455B2 - 半導体装置及び該半導体装置のレイアウト方法 - Google Patents

半導体装置及び該半導体装置のレイアウト方法 Download PDF

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Description

本発明は、半導体装置及びレイアウト方法に係り、より詳細には、相異なるピッチを有するビットラインパターンとページバッファパターンとを連結できる半導体装置及びレイアウト方法に関する。
ＮＡＮＤフラッシュメモリ装置は、メモリセルアレイ領域とページバッファ領域とを備える。メモリセルアレイ領域に属するビットラインパターンとページバッファ領域に属するページバッファパターンとを相互連結することは、重要な問題である。
米国特許公開２００６−２２８８９５号公報
本発明が解決しようとする技術的課題は、相異なるピッチを有するビットラインパターンとページバッファパターンとを連結できる半導体装置及びそのレイアウト方法を提供することである。
前記課題を達成するための本発明の第１実施形態による半導体装置は、複数のビットラインパターンと、前記複数のビットラインパターンにそれぞれ連結されて形成される複数のパッドパターンと、前記パッドパターンに形成される少なくとも一つのコンタクトと、を備える。前記パッドパターンのピッチは、前記ビットラインパターンのピッチより長い。前記ビットラインパターンは、ＤＰＴ(Ｄｏｕｂｌｅ Ｐａｔｔｅｒｎｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ)技術を利用して形成されうる。
前記ビットラインパターンと前記パッドパターンとは、前記半導体装置のメモリセルアレイ領域に形成される。前記ビットラインパターンの長さは、相異なる。前記パッドパターンの一部は、前記相異なる長さを有するビットラインパターンの一側端部に連結される。前記パッドパターンの残りの一部は、前記相異なる長さを有するビットラインパターンの他側端部に連結される。
本発明の第１実施形態による半導体装置は、前記コンタクトを通じて、前記複数のビットラインパターンまたは前記複数のパッドパターンにそれぞれ連結される複数のページバッファパターンをさらに備える。前記ページバッファパターンのピッチは、前記ビットラインパターンのピッチより長い。前記ページバッファパターンは、前記ビットラインパターンと相異なるレイヤに配されうる。
前記課題を達成するための本発明の第２実施形態による半導体装置は、複数のビットラインパターンと、前記ビットラインパターンに連結されて形成される複数のページバッファパターンと、を備える。前記ビットラインパターンと前記ページバッファパターンとは、ページバッファ領域で連結される。前記ページバッファパターンのピッチは、前記ビットラインパターンのピッチより長い。
前記ページバッファパターンは、前記ビットラインパターンと同じレイヤに形成される。
前記課題を達成するための本発明の第１実施形態による半導体装置のレイアウト方法は、第１レイヤに複数のビットラインパターンを形成するステップと、前記第１レイヤに形成され、前記ビットラインパターンの端部に連結される複数のパッドパターンを形成するステップと、前記第１レイヤより上側に位置する第２レイヤに複数のページバッファパターンを形成するステップと、前記パッドパターンに連結される複数の連結パターンを前記第２レイヤに形成するステップと、前記第１レイヤのパッドパターンと前記第２レイヤの連結パターンとを垂直に連結する一つ以上のコンタクトを形成するステップと、を含む。前記パッドパターンのピッチは、前記ビットラインパターンのピッチより長い。
前記課題を達成するための本発明の第２実施形態による半導体装置のレイアウト方法は、第１レイヤに複数のビットラインパターンを形成するステップと、前記第１レイヤに形成され、ページバッファ領域で前記ビットラインパターンに連結される複数のページバッファパターンを形成するステップと、を含む。前記ページバッファパターンの一部は、前記ビットラインパターンの一側端部に連結される。前記ページバッファパターンの残りの一部は、前記ビットラインパターンの他側端部に連結される。前記ページバッファパターンのピッチは、前記ビットラインパターンのピッチより長い。
本発明の実施形態による半導体装置は、相異なるピッチを有するビットラインパターンとページバッファパターンとを連結することができる。
本発明の実施形態による半導体装置を概略的に示す図である（その１）。 本発明の実施形態による半導体装置を概略的に示す図である（その２）。 本発明の第１実施形態による半導体装置のレイアウトを示す図である。 本発明の第２実施形態による半導体装置のレイアウトを示す図である。
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照しなければならない。
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に付された同一参照符号は、同一部材を表わす。
図１は、本発明の実施形態による半導体装置を概略的に示す図である。
図１を参照すれば、メインアレイ１１０を介して、ページバッファ領域ＰＢＨＶ１〜ＰＢＬＶ８,ＰＢＨＶ９〜ＰＢＬＶ１６が配される。ページバッファ領域ＰＢＨＶ１〜ＰＢＬＶ８は、メインアレイ１１０の一方側に順次に配され、ページバッファ領域ＰＢＨＶ９〜ＰＢＬＶ１６は、メインアレイ１１０の他方側に順次に配される。ページバッファ領域ＰＢＨＶ１〜ＰＢＨＶ１６は、高い電圧に対応するページバッファ領域であり、ページバッファ領域ＰＢＬＶ１〜ＰＢＬＶ１６は、低い電圧に対応するページバッファ領域である。
メインアレイ１１０には、多数のビットラインパターンが形成される。
図２は、本発明の実施形態による半導体装置を概略的に示す図である。
図２を参照すれば、メインアレイ２１０を介して、ページバッファ領域ＰＢＨＶ１〜ＰＢＨＶ１６,ＰＢＬＶ１〜ＰＢＬＶ１６が配される。ページバッファ領域ＰＢＨＶ１〜ＰＢＨＶ１６,ＰＢＬＶ１〜ＰＢＬＶ１６が配される順序において、図１及び図２は、区別される。
図２では、奇数番目のページバッファ領域ＰＢＨＶ１〜ＰＢＨＶ１５,ＰＢＬＶ１〜ＰＢＬＶ１５がメインアレイ１１０の一方側に順次に配され、偶数番目のページバッファ領域ＰＢＨＶ２〜ＰＢＨＶ１６,ＰＢＬＶ２〜ＰＢＬＶ１６が他方側に順次に配される。
図３は、本発明の第１実施形態による半導体装置のレイアウトを示す図である。
図３を参照すれば、本発明の第１実施形態による半導体装置は、メインアレイ３１０、第１ページバッファ３３０と第２ページバッファ３４０を備える。メインアレイ３１０は、メモリセルアレイ領域に属し、第１ページバッファ３３０と第２ページバッファ３４０は、ページバッファ領域に属する。
メインアレイ３１０が属するメインアレイ領域には、複数のビットラインパターンＢＬＰ１,ＢＬＰ２と複数のパッドパターンＰＡＤＰ１,ＰＡＤＰ２とが形成される。複数のパッドパターンＰＡＤＰ１,ＰＡＤＰ２は、複数のビットラインパターンＢＬＰ１,ＢＬＰ２に連結されて形成される。
半導体工程で、ビットラインパターンＢＬＰ１,ＢＬＰ２は、ＤＰＴ(Ｄｏｕｐｌｅ Ｐａｔｔｅｒｎｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ)技術によって形成されうる。この場合、ビットラインパターンＢＬＰ１,ＢＬＰ２のピッチは、縮小化しうる。図３には、ビットラインパターンＢＬＰ１,ＢＬＰ２のピッチが２Ｆまで縮小した形状が図示される。一方、パッドパターンＰＡＤＰ１,ＰＡＤＰ２のピッチは、ビットラインパターンＢＬＰ１,ＢＬＰ２のピッチより長い。
図３を参照すれば、ビットラインパターンＢＬＰ１,ＢＬＰ２の長さは、相異なる。この場合、パッドパターンＰＡＤＰ１,ＰＡＤＰ２をビットラインパターンＢＬＰ１,ＢＬＰ２の両側端部に連結すれば、ビットラインパターンＢＬＰ１,ＢＬＰ２とパッドパターンＰＡＤＰ１,ＰＡＤＰ２とが連結される地点が変わる。それにより、相異なるピッチを有するビットラインパターンＢＬＰ１,ＢＬＰ２とパッドパターンＰＡＤＰ１,ＰＡＤＰ２とをメモリセルアレイ領域で連結しうる。
一つ以上のコンタクトＭＣ１がパッドパターンＰＡＤＰ１,ＰＡＤＰ２に形成されうる。コンタクトＭＣ１は、メタルコンタクトでありうるが、それ以外の多様な素材で形成されうる。コンタクトＭＣ１（ＭＣ２）は、相異なるレイヤに形成されるパターンを連結するために形成される。コンタクトＭＣ１は、垂直に所定の空間をあけねばならないため、コンタクトＭＣ１の面積を減らすには、限界がある。したがって、コンタクトＭＣ１は、ビットラインパターンＢＬＰ１,ＢＬＰ２上に直接形成し難い(ＤＰＴ技術が適用されたビットラインパターンＢＬＰ１,ＢＬＰ２は、短いピッチを有する)。このような点を解決するために、ビットラインパターンＢＬＰ１,ＢＬＰ２に広いピッチを有するパッドパターンＰＡＤＰ１,ＰＡＤＰ２を連結し、パッドパターンＰＡＤＰ１,ＰＡＤＰ２上にコンタクトＭＣ１を形成する。
パッドパターンＰＡＤＰ１,ＰＡＤＰ２は、コンタクトＭＣ１，ＭＣ２を通じて、連結パターンＣＯＮＰ１,ＣＯＮＰ２に連結される。第１ページバッファ３３０と第２ページバッファ３４０とが属するページバッファ領域で、連結パターンＣＯＮＰ１,ＣＯＮＰ２は、ページバッファパターンＰＢＰ１,ＰＢＰ２に連結される。連結パターンＣＯＮＰ１,ＣＯＮＰ２とページバッファパターンＰＢＰ１,ＰＢＰ２とは、ビットラインパターンＢＬＰ１,ＢＬＰ２とパッドパターンＰＡＤＰ１,ＰＡＤＰ２とが位置するレイヤより上位または下位レイヤに位置しうる。
前述したように、ビットラインパターンＢＬＰ１,ＢＬＰ２は、ＤＰＴ技術によって形成されうる。しかし、ページバッファパターンＰＢＰ１,ＰＢＰ２には、ＤＰＴ技術が適用し難い。したがって、ＤＰＴ技術を利用してビットラインパターンＢＬＰ１,ＢＬＰ２のピッチを減らす場合、パッドパターンＰＡＤＰ１,ＰＡＤＰ２のピッチは、ビットラインパターンＢＬＰ１,ＢＬＰ２のピッチより広い。図３には、パッドパターンＰＡＤＰ１,ＰＡＤＰ２のピッチが４Ｆと図示される(ビットラインパターンＢＬＰ１,ＢＬＰ２のピッチが２Ｆである点と比較すればよい)。
また、連結パターンＣＯＮＰ１,ＣＯＮＰ２は、パッドパターンＰＡＤＰ１,ＰＡＤＰ２に連結されるため、連結パターンＣＯＮＰ１,ＣＯＮＰ２のピッチは、パッドパターンＰＡＤＰ１,ＰＡＤＰ２のピッチと同じであることが望ましい。
図４は、本発明の第２実施形態による半導体装置のレイアウトを示す図である。
図４を参照すれば、本発明の第２実施形態による半導体装置は、メインアレイ４１０、第１ページバッファ４３０、第２ページバッファ４４０、第３ページバッファ４５０及び第４ページバッファ４６０を備える。メインアレイ４１０は、メモリセルアレイ領域に属し、第１ページバッファ４３０、第２ページバッファ４４０、第３ページバッファ４５０及び第４ページバッファ４６０は、ページバッファ領域に属しうる。
メインアレイ領域には、複数のビットラインパターンＢＬＰ１〜ＢＬＰ６が形成される。ページバッファ領域には、複数のページバッファパターンＰＢＰ１〜ＰＢＰ８が形成される。
ビットラインパターンＢＬＰ１〜ＢＬＰ６とページバッファパターンＰＢＰ１〜ＰＢＰ６とは、ページバッファ領域で連結される。例えば、ビットラインパターンＢＬＰ１,ＢＬＰ２とページバッファパターンＰＢＰ１,ＰＢＰ２とは、ページバッファ４３０が属するページバッファ領域で連結され、ビットラインパターンＢＬＰ３,ＢＬＰ４とページバッファパターンＰＢＰ３,ＰＢＰ４とは、ページバッファ４５０が属するページバッファ領域で連結されうる。また、ページバッファ４３０,４５０と同じ領域に属するページバッファパターンＰＢＰ１〜ＰＢＰ６は、ページバッファ４４０,４６０と同じ領域に属するページバッファパターンＰＢＰ７,ＰＢＰ８とも連結されうる。
ページバッファパターンＰＢＰ１〜ＰＢＰ８のピッチは、ビットラインパターンＢＬＰ１〜ＢＬＰ６のピッチより長い。図３には、ページバッファパターンＰＢＰ１〜ＰＢＰ８のピッチが４Ｆであり、ビットラインパターンＢＬＰ１〜ＢＬＰ６のピッチが２Ｆである例が図示される。一方、図４のように、ページバッファパターンＰＢＰ１〜ＰＢＰ８の幅が３Ｆであり、ページバッファパターンＰＢＰ１〜ＰＢＰ８間の間隔が１Ｆでありうる。
ページバッファパターンＰＢＰ１〜ＰＢＰ８は、ビットラインパターンＢＬＰ１〜ＢＬＰ６と同じレイヤに位置しうる(図３で、ページバッファパターンがビットラインパターンと相異なるレイヤに位置することと区別される)。
本発明の第１実施形態による半導体装置のレイアウト方法を図３を参照して説明する。
第１レイヤに複数のビットラインパターンＢＬＰ１,ＢＬＰ２を形成する。ビットラインパターンＢＬＰ１,ＢＬＰ２は、ＤＰＴ技術を利用して形成されうる。
次いで、第１レイヤに形成され、ビットラインパターンＢＬＰ１,ＢＬＰ２の端部に連結される複数のパッドパターンＰＡＤＰ１,ＰＡＤＰ２を形成する。パッドパターンＰＡＤＰ１,ＰＡＤＰ２のピッチ(例えば、４Ｆ）は、ビットラインパターンＢＬＰ１,ＢＬＰ２のピッチ(例えば、２Ｆ)より長くする。ビットラインパターンＢＬＰ１,ＢＬＰ２とパッドパターンＰＡＤＰ１,ＰＡＤＰ２とは、半導体装置のメモリセルアレイ領域に形成される。パッドパターンＰＡＤＰ１,ＰＡＤＰ２の一部は、ビットラインパターンＢＬＰ１,ＢＬＰ２の一方側端部に連結され、パッドパターンの残りの一部は、ビットラインパターンＢＬＰ１,ＢＬＰ２の他方側端部に連結される。
次いで、第１レイヤより上側に位置する第２レイヤに複数のページバッファパターンＰＢＰ１,ＰＢＰ２を形成する。次いで、パッドパターンに連結される複数の連結パターンＣＯＮＰ１,ＣＯＮＰ２を第２レイヤに形成する。連結パターンＣＯＮＰ１,ＣＯＮＰ２のピッチは、ビットラインパターンＢＬＰ１,ＢＬＰ２のピッチより長く、ページバッファパターンＰＢＰ１,ＰＢＰ２のピッチと同一でありうる。
次いで、第１レイヤのパッドパターンＰＡＤＰ１,ＰＡＤＰ２と第２レイヤの連結パターンＣＯＮＰ１,ＣＯＮＰ２とを垂直に連結する一つ以上のコンタクトＭＣ１を形成する。
本発明の第２実施形態による半導体装置のレイアウト方法を図４を参照して説明する。
第１レイヤに複数のビットラインパターンＢＬＰ１〜ＢＬＰ６を形成する。次いで、第１レイヤに形成され、ページバッファ領域でビットラインパターンＢＬＰ１〜ＢＬＰ６に連結される複数のページバッファパターンＰＢＰ１〜ＰＢＰ８を形成する。ページバッファパターンＰＢＰ１〜ＰＢＰ８の一部は、ビットラインパターンＢＬＰ１〜ＢＬＰ６の一方側端部に連結され、ページバッファパターンＰＢＰ１〜ＰＢＰ８の残りの一部は、ビットラインパターンＢＬＰ１〜ＢＬＰ６の他方側端部に連結される。ページバッファパターンＰＢＰ１〜ＰＢＰ８のピッチは、ビットラインパターンＢＬＰ１〜ＢＬＰ６のピッチより長い。
以上、図面及び明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは、単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが分かるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されなければならない。
本発明は、半導体メモリ装置、特に、ＮＡＮＤフラッシュメモリ装置に好適に適用可能である。
３１０ メインアレイ
３３０ 第１ページバッファ
３４０ 第２ページバッファ

Claims (12)

  1. 第１方向に沿って互いに平行に配置された複数のビットラインパターンと、
    前記複数のビットラインパターンにそれぞれ直接に連結されて形成される複数のパッドパターンと、
    前記パッドパターンに形成される少なくとも一つのコンタクトと、を備え、
    前記パッドパターンのピッチは、前記ビットラインパターンのピッチより長く、
    前記ビットラインパターンの長さは、相異なり、
    前記ビットラインパターンと前記パッドパターンはメモリセルアレイ領域に形成され、
    前記相異なる長さを有するビットラインパターンは、一方側端部から他方側端部に向かって一直線の形状であり、
    前記複数のパッドパターンのうち一部は前記第１方向で相異なる位置に配されることを特徴とする半導体装置。
  2. 前記ビットラインパターンの長さは、相異なり、
    前記パッドパターンの一部は、前記相異なる長さを有するビットラインパターンの一方側端部に連結され、
    前記パッドパターンの残りの一部は、前記相異なる長さを有するビットラインパターンの他方側端部に連結されることを特徴とする請求項１に記載の半導体装置。
  3. 前記コンタクトを通じて前記複数のビットラインパターンまたは前記複数のパッドパターンにそれぞれ連結される複数のページバッファパターンをさらに備え、
    前記ページバッファパターンのピッチは、前記ビットラインパターンのピッチより広いことを特徴とする請求項１に記載の半導体装置。
  4. 前記パッドパターンは、
    前記ビットラインパターンと同じレイヤに配され、
    前記ページバッファパターンは、
    前記ビットラインパターンと相異なるレイヤに配されることを特徴とする請求項３に記載の半導体装置。
  5. 前記ページバッファパターンと同じレイヤに配される連結パターンをさらに備え、
    前記連結パターンは、
    前記ページバッファパターンと連結され、
    前記コンタクトを通じて前記複数のパッドパターンと連結されることを特徴とする請求項４に記載の半導体装置。
  6. 前記連結パターンのピッチは、
    前記ビットラインパターンのピッチより長く、
    前記ページバッファパターンのピッチと同じであることを特徴とする請求項５に記載の半導体装置。
  7. 前記ビットラインパターンは、
    ＤＰＴ(Ｄｏｕｂｌｅ Ｐａｔｔｅｒｎｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ)技術を利用して形成されることを特徴とする請求項１に記載の半導体装置。
  8. 前記コンタクトは、
    メタルコンタクトであることを特徴とする請求項１に記載の半導体装置。
  9. 第１レイヤに複数のビットラインパターンを第１方向に沿って互いに平行に形成するステップと、
    前記第１レイヤに形成され、前記ビットラインパターンの端部にそれぞれ直接に連結される複数のパッドパターンを形成するステップと、
    前記第１レイヤより上側に位置する第２レイヤに複数のページバッファパターンを形成するステップと、
    前記パッドパターンに連結される複数の連結パターンを前記第２レイヤに形成するステップと、
    前記第１レイヤのパッドパターンと前記第２レイヤの連結パターンとを垂直に連結する一つ以上のコンタクトを形成するステップと、を含み、
    前記パッドパターンのピッチは、前記ビットラインパターンのピッチより長く、
    前記ビットラインパターンの長さは、相異なり、
    前記ビットラインパターンと前記パッドパターンはメモリセルアレイ領域に形成され、
    前記相異なる長さを有するビットラインパターンは、一方側端部から他方側端部に向かって一直線の形状であり、
    前記複数のパッドパターンのうち一部は前記第１方向で相異なる位置に配されることを特徴とする半導体装置のレイアウト方法。
  10. 前記パッドパターンの一部は、
    前記ビットラインパターンの一側端部に連結され、
    前記パッドパターンの残りの一部は、
    前記ビットラインパターンの他側端部に連結されることを特徴とする請求項９に記載の半導体装置のレイアウト方法。
  11. 前記連結パターンのピッチは、
    前記ビットラインパターンのピッチより長く、
    前記ページバッファパターンのピッチと同じであることを特徴とする請求項９に記載の半導体装置のレイアウト方法。
  12. 前記ビットラインパターンは、
    ＤＰＴ技術を利用して形成されることを特徴とする請求項９に記載の半導体装置のレイアウト方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130026683A (ko) 2011-09-06 2013-03-14 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US9974175B2 (en) 2013-04-29 2018-05-15 Samsung Display Co., Ltd. Electronic component, electric device including the same, and bonding method thereof
US11457531B2 (en) 2013-04-29 2022-09-27 Samsung Display Co., Ltd. Electronic component, electric device including the same, and bonding method thereof
EP2930557B1 (en) * 2014-04-10 2018-07-04 Samsung Display Co., Ltd. Electric component
EP3197450A1 (en) 2014-09-22 2017-08-02 INSERM (Institut National de la Santé et de la Recherche Médicale) Methods and pharmaceutical compositions for the treatment of fibrosis
CN107968047A (zh) * 2017-11-23 2018-04-27 长江存储科技有限责任公司 一种sadp页缓冲器切断方法及结构
KR20210015283A (ko) 2019-08-01 2021-02-10 에스케이하이닉스 주식회사 페이지 버퍼를 구비하는 반도체 메모리 장치
KR20210102579A (ko) * 2020-02-12 2021-08-20 에스케이하이닉스 주식회사 반도체 메모리 장치
CN111640759A (zh) * 2020-06-11 2020-09-08 福建省晋华集成电路有限公司 半导体存储装置及其形成方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100221024B1 (ko) 1996-11-08 1999-09-15 윤종용 불휘발성 반도체 메모리 장치
KR20010092073A (ko) 2000-03-20 2001-10-24 윤종용 낸드형 플래시 메모리 장치의 검증 읽기 방법
US7064978B2 (en) * 2002-07-05 2006-06-20 Aplus Flash Technology, Inc. Monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout
KR100996017B1 (ko) 2003-12-24 2010-11-22 주식회사 하이닉스반도체 플래시 메모리 장치의 페이지 버퍼
JP4177798B2 (ja) * 2004-08-23 2008-11-05 株式会社東芝 半導体装置
JP4498088B2 (ja) * 2004-10-07 2010-07-07 株式会社東芝 半導体記憶装置およびその製造方法
JP4832767B2 (ja) 2005-02-03 2011-12-07 株式会社東芝 半導体集積回路装置及びそのデータプログラム方法
JP2007194496A (ja) * 2006-01-20 2007-08-02 Toshiba Corp 半導体集積回路
KR100719694B1 (ko) * 2006-04-06 2007-05-18 주식회사 하이닉스반도체 플래쉬 메모리 소자
JP4127711B2 (ja) * 2006-05-31 2008-07-30 株式会社東芝 半導体メモリ
KR100790998B1 (ko) 2006-10-02 2008-01-03 삼성전자주식회사 셀프 얼라인 더블 패터닝법을 사용한 패드 패턴 형성 방법 및 셀프 얼라인 더블 패터닝법을 사용한 콘택홀 형성방법
KR100771891B1 (ko) 2006-11-10 2007-11-01 삼성전자주식회사 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법
US7675783B2 (en) 2007-02-27 2010-03-09 Samsung Electronics Co., Ltd. Nonvolatile memory device and driving method thereof
JP2008227171A (ja) 2007-03-13 2008-09-25 Toshiba Corp 不揮発性半導体メモリ
KR100886353B1 (ko) 2007-04-02 2009-03-03 삼성전자주식회사 이중 패터닝 기술을 사용한 반도체 메모리 장치 및 그레이아웃 방법
KR101192359B1 (ko) * 2007-12-17 2012-10-18 삼성전자주식회사 Ｎａｎｄ 플래시 메모리 소자 및 그 제조 방법
KR20090110172A (ko) * 2008-04-17 2009-10-21 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법

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