DE102009052546A1 - Halbleiterbauelement mit Bitleitungsstrukturen und Layout-Verfahren - Google Patents

Halbleiterbauelement mit Bitleitungsstrukturen und Layout-Verfahren Download PDF

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Abstract

Die Erfindung bezieht sich auf ein Halbleiterbauelement mit Bitleitungsstrukturen und auf ein Layout-Verfahren für das Halbleiterbauelement. Ein Halbleiterbauelement gemäß der Erfindung beinhaltet eine Mehrzahl von Bitleitungsstrukturen (BLP1, BLP2), eine Mehrzahl von Kontaktfleckstrukturen (PADP1, PADO2), die jeweils mit der Mehrzahl von Bitleitungsstrukturen verbunden sind, und wenigstens einen Kontakt (MC1, MC2), der auf jeder der Mehrzahl von Kontaktfleckstrukturen ausgebildet ist, wobei ein Rastermaß der Mehrzahl von Kontaktfleckstrukturen größer als ein Rastermaß der Mehrzahl von Bitleitungsstrukturen ist. Verwendung z.B. für Halbleiterspeicherbauelemente.

Description

  • Die Erfindung bezieht sich auf ein Halbleiterbauelement mit Bitleitungsstrukturen sowie auf ein Layout-Verfahren für das Halbleiterbauelement.
  • Die Erfindung kann z. B. auf NAND-Flash-Speicherbauelemente angewendet werden, die Speicherzellenfeldbereiche und Seitenpufferbereiche beinhalten. Im Hinblick darauf ist es wichtig, Bitleitungsstrukturen, die zu dem Speicherzellenfeldbereich gehören, und Seitenpufferbereiche zu verbinden, die zu dem Seitenpufferbereich gehören.
  • Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterbauelements sowie eines zugehörigen Layout-Verfahrens zugrunde, die in der Lage sind, Bitleitungsstrukturen in einer vorteilhaften Weise mit begleitenden Strukturen zu verbinden, wie Seitenpufferstrukturen.
  • Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterbauelements mit den Merkmalen des Anspruchs 1 oder 9 und durch die Bereitstellung eines zugehörigen Layout-Verfahrens mit den Merkmalen des Anspruchs 13 oder 17.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen gezeigt und werden im Folgenden beschrieben. Hierbei zeigen:
  • 1 ein schematisches Diagramm eines Halbleiterbauelements mit einem Hauptfeld und zugehörigen Seitenpufferbereichen,
  • 2 ein schematisches Diagramm eines weiteren Halbleiterbauelements mit einem Hauptfeld und zugehörigen Seitenpufferbereichen,
  • 3 ein Diagramm, das ein Layout eines Halbleiterbauelements mit Bitleitungsstrukturen darstellt und
  • 4 ein Diagramm, das ein weiteres Layout eines Halbleiterbauelements mit Bitleitungsstrukturen darstellt.
  • Im Folgenden wird das erfinderische Konzept durch Erläutern exemplarischer Ausführungsformen der Erfindung unter Bezugnahme auf die beigefügten Zeichnungen detailliert beschrieben. Gleiche Bezugszeichen in den Zeichnungen bezeichnen gleiche Elemente.
  • Bezugnehmend auf die Ausführungsform von 1 ist ein Hauptfeld 110 zwischen Seitenpufferbereichen PBHV1 bis PBLV8 und Seitenpufferbereichen PBHV9 bis PBLV16 angeordnet. Die Seitenpufferbereiche PBHV1 bis PBLV8 sind sequentiell auf einer Seite des Hauptfeldes 110 angeordnet, und die Seitenpufferbereiche PBHV9 bis PBLV16 sind sequentiell auf der anderen Seite des Hauptfeldes 110 angeordnet. Die Seitenpufferbereiche PBHV1 bis PBHV16 entsprechen einer hohen Spannung, und die Seitenpufferbereiche PBLV1 bis PBLV16 entsprechen einer niedrigen Spannung. Auf dem Hauptfeld 110 ist eine Mehrzahl von Bitleitungsstrukturen ausgebildet.
  • Bezugnehmend auf die Ausführungsform von 2 sind Seitenpufferbereiche PBHV1 bis PBHV16 und PBLV1 bis PBLV16 auf beiden Seiten eines Hauptfelds 210 angeordnet. Die in 2 dargestellte Anordnung der Seitenpufferbereiche PBHV1 bis PBHV16 und PBLV1 bis PBLV16 unterscheidet sich von der in 1 dargestellten Anordnung derselben. In 2 sind ungeradzahlige Seitenpufferbereiche PBHV1 bis PBHV15 sowie PBLV1 bis PBLV15 sequentiell auf einer Seite des Hauptfeldes 210 angeordnet, und geradzahlige Seitenpufferbereiche PBHV2 bis PBHV16 sowie PBLV2 bis PBLV16 sind sequentiell auf der anderen Seite des Hauptfeldes 210 angeordnet.
  • Bezugnehmend auf 3 beinhaltet das Halbleiterbauelement gemäß dieser Ausführungsform ein Hauptfeld 310, einen ersten Seitenpuffer 330 und einen zweiten Seitenpuffer 340. Das Hauptfeld 310 kann zu einem Speicherzellenfeldbereich gehören, und der erste und der zweite Seitenpuffer 330 und 340 können zu einem Seitenpufferbereich gehören.
  • Eine Mehrzahl von Bitleitungsstrukturen BLP1 und BLP2 sowie eine Mehrzahl von Kontaktfleckstrukturen PADP1 und PADP2 sind auf dem Speicherzellenfeldbereich ausgebildet, zu dem das Hauptfeld 310 gehört. Die mehreren Kontaktfleckstrukturen PADP1 und PADP2 sind jeweils mit einer der mehreren Bitleitungsstrukturen BLP1 und BLP2 verbunden.
  • Bei der Halbleiterfertigung können die Bitleitungsstrukturen BLP1 und BLP2 unter Verwendung einer Doppelstrukturierungstechnologie (DPT) gebildet werden. In diesem Fall kann das Rastermaß der Bitleitungs strukturen BLP1 und BLP2 verringert werden. Bezugnehmend auf 3 ist das Rastermaß der Bitleitungsstrukturen BLP1 und BLP2 gleich 2F. Währenddessen ist das Rastermaß der Kontaktfleckstrukturen PADP1 und PADP2 größer als das Rastermaß der Bitleitungsstrukturen BLP1 und BLP2.
  • Bezugnehmend auf 3 unterscheiden sich die Längen der Bitleitungsstrukturen BLP1 und BLP2 voneinander. Wenn im Hinblick darauf die Kontaktfleckstrukturen, z. B. PADP1 und PADP2, mit einer der beiden Enden der Bitleitungsstruktur BLP1 bzw. einer der beiden Enden der Bitleitungsstruktur BLP2 verbunden sind, unterscheidet sich eine Position, in der die Bitleitungsstruktur BLP1 mit der Kontaktfleckstruktur PADP1 verbunden ist, von einer Position, in der die Bitleitungsstruktur BLP2 mit der Kontaktfleckstruktur PADP2 verbunden ist. Demgemäß können die Bitleitungsstrukturen BLP1 und BLP2 mit einem Rastermaß, das sich von jenem der Bitleitungsstrukturen BLP1 und BLP2 in dem Speicherzellenfeldbereich unterscheidet, mit den Kontaktfleckstrukturen PADP1 und PADP2 verbunden sein.
  • Wenigstens ein Kontakt MC1 beziehungsweise MC2 kann auf den Kontaktfleckstrukturen PADP1 und PADP2 ausgebildet sein. Die Kontakte MC1 und MC2 können durch einen Metallkontakt gebildet sein oder können unter Verwendung verschiedener anderer Materialien gebildet sein. Die Kontakte MC1 und MC2 sind gebildet, um Strukturen, die in verschiedenen Schichten, das heißt Schichtniveaus, ausgebildet sind, miteinander zu verbinden. Die Kontakte MC1 und MC2 sind vertikal perforiert, um einen vorgegebenen Zwischenraum herzustellen, und somit gibt es eine Beschränkung beim Verringern der Flächen der Kontakte MC1 und MC2. Daher ist es unter Berücksichtigung der Tatsache, dass das Rastermaß der Bitleitungsstrukturen BLP1 und BLP2 klein ist, da diese unter Verwendung der DPT gebildet werden, schwierig, die Kontakte MC1 und MC2 direkt auf den Bitleitungsstrukturen BLP1 und BLP2 zu bilden. Um dieses Problem anzugehen, sind die Bitleitungsstrukturen BLP1 und BLP2 jeweils mit den Kontaktfleckstrukturen PADP1 und PADP2 verbunden, und die Kontakte MC1 und MC2 sind jeweils auf den Kontaktfleckstrukturen PADP1 und PADP2 gebildet.
  • Die Kontaktfleckstruktur PADP1 ist über den Kontakt MC1 mit einer Verbindungsstruktur CONP1 verbunden, und die Kontaktfleckstruktur PADP2 ist über den Kontakt MC2 mit einer Verbindungsstruktur CONP2 verbunden. In dem Seitenpufferbereich, zu dem der erste Seitenpuffer 330 und der zweite Seitenpuffer 340 gehören, sind die Verbindungsstrukturen CONP1 und CONP2 jeweils mit Seitenpufferstrukturen PBP1 und PBP2 verbunden. Die Verbindungsstrukturen CONP1 und CONP2 sowie die Seitenpufferstrukturen PBP1 und PBP2 können auf einem Schichtniveau gebildet sein, das über oder unter jenem liegt, auf dem die Bitleitungsstrukturen BLP1 und BLP2 sowie die Kontaktfleckstrukturen PADP1 und PADP2 ausgebildet sind.
  • Wie vorstehend beschrieben, können die Bitleitungsstrukturen BLP1 und BLP2 unter Verwendung der DPT gebildet werden; es ist jedoch schwierig, die Seitenpufferstrukturen PBP1 und PBP2 unter Verwendung der DPT zu bilden. Wenn somit die DPT zur Bildung der Bitleitungsstrukturen BLP1 und BLP2 verwendet wird, ist das Rastermaß derselben verringert. Demgemäß ist das Rastermaß der Seitenpufferstrukturen PBP1 und PBP2 größer als das Rastermaß der Bitleitungsstrukturen BLP1 und BLP2. Bezugnehmend auf 3 beträgt das Rastermaß der Seitenpufferstrukturen PBP1 und PBP2 4F im Vergleich zu dem in 3 dargestellten Rastermaß 2F der Bitleitungsstrukturen BLP1 und BLP2.
  • Außerdem sind die Verbindungsstrukturen CONP1 und CONP2 mit den Seitenpufferstrukturen PBP1 und PBP2 verbunden, und somit kann das Rastermaß der Verbindungsstrukturen CONP1 und CONP2 gleich dem Rastermaß der Seitenpufferstrukturen PBP1 und PBP2 sein.
  • Bezugnehmend auf 4 beinhaltet das Halbleiterbauelement gemäß dieser Ausführungsform ein Hauptfeld 410, einen ersten Seitenpuffer 430, einen zweiten Seitenpuffer 440, einen dritten Seitenpuffer 450 und einen vierten Seitenpuffer 460. Das Hauptfeld 410 kann zu einem Speicherzellenfeldbereich gehören, und der erste Seitenpuffer 430, der zweite Seitenpuffer 440, der dritte Seitenpuffer 450 und der vierte Seitenpuffer 460 können zu einem Seitenpufferbereich gehören.
  • Eine Mehrzahl von Bitleitungsstrukturen BLP1 bis BLP6 ist auf dem Hauptfeld 410 ausgebildet. Eine Mehrzahl von Seitenpufferstrukturen PBP1 bis PBP6 ist in dem Seitenpufferbereich ausgebildet.
  • Die Bitleitungsstrukturen BLP1 bis BLP6 sind jeweils mit den Seitenpufferstrukturen PBP1 bis PBP6 in dem Seitenpufferbereich verbunden. Zum Beispiel können die Bitleitungsstrukturen BLP1 und BLP2 jeweils mit den Seitenpufferstrukturen PBP1 und PBP2 in dem Seitenpufferbereich verbunden sein, zu dem der erste Seitenpuffer 430 gehört, und die Bitleitungsstrukturen BLP3 beziehungsweise BLP4 können mit den Seitenpufferstrukturen PBP3 und PBP4 in dem Seitenpufferbereich verbunden sein, zu dem der dritte Seitenpuffer 450 gehört. Außerdem können die Seitenpufferstrukturen PBP1 bis PBP6 in den Seitenpufferbereichen, zu denen der erste und dritte Seitenpuffer 430 und 450 gehören, mit Seitenpufferstrukturen PBP7 und PBP8 in den Seitenpufferbereichen verbunden sein, zu denen der zweite und vierte Seitenpuffer 440 und 460 gehören.
  • Das Rastermaß der Seitenpufferstrukturen PBP1 bis PBP8 ist größer als das Rastermaß der Bitleitungsstrukturen BLP1 bis BLP6. Bezugnehmend auf 4 beträgt das Rastermaß der Seitenpufferstrukturen PBP1 bis PBP8 4F, und das Rastermaß der Bitleitungsstrukturen BLP1 bis BLP6 beträgt 2F. Außerdem kann die Breite der Seitenpufferstrukturen PBP1 bis PBP8, wie in 4 dargestellt, 3F betragen, und ein Abstand zwischen jeweils zwei der Seitenpufferstrukturen PBP1 bis PBP8 kann 1F betragen.
  • Die Seitenpufferstrukturen PBP1 bis PBP8 können auf dem gleichen Schichtniveau wie jenem ausgebildet sein, auf dem die Bitleitungsstrukturen BLP1 bis BLP6 ausgebildet sind, während die Seitenpufferstrukturen in der Ausführungsform von 3 auf einem Schichtniveau ausgebildet sind, das sich von dem Schichtniveau unterscheidet, auf dem die Bitleitungsstrukturen ausgebildet sind.
  • Nunmehr wird unter Bezugnahme auf 3 ein Layout-Verfahren für ein Halbleiterbauelement gemäß einer Ausführungsform der Erfindung beschrieben. Die Mehrzahl von Bitleitungsstrukturen BLP1 und BLP2 ist auf einer ersten Schicht ausgebildet. Die Bitleitungsstrukturen BLP1 und BLP2 können unter Verwendung einer DPT gebildet werden.
  • Als nächstes wird die Mehrzahl von Kontaktfleckstrukturen PADP1 und PADP2 auf der ersten Schicht gebildet und jeweils mit einem Ende der Bitleitungsstruktur BLP1 und einem Ende der Bitleitungsstruktur BLP2 verbunden. Das Rastermaß, zum Beispiel 4F, der Kontaktfleckstrukturen PADP1 und PADP2 kann größer als das Rastermaß, zum Beispiel 2F, der Bitleitungsstrukturen BLP1 und BLP2 sein. Die Bitleitungsstrukturen BLP1 und BLP2 sowie die Kontaktfleckstrukturen PADP1 und PADP2 werden in einem Speicherzellenfeldbereich des Halbleiterbauelements gebildet. Die Kontaktfleckstrukturen wie z. B. PADP1 werden mit beiden Enden der Bitleitungsstruktur BLP1 verbunden, und die Kontaktfleckstrukturen wie z. B. PADP2 werden mit beiden Enden der Bitleitungsstruktur BLP2 verbunden.
  • Nachfolgend wird die Mehrzahl von Seitenpufferstrukturen PBP1 und PBP2 auf einem zweiten Schichtniveau gebildet, das über dem ersten Schichtniveau ausgebildet ist. Dann wird eine Mehrzahl von Verbindungsstrukturen CONP1 und CONP2, die mit den Kontaktfleckstrukturen PADP1 und PADP2 verbunden sind, auf dem zweiten Schichtniveau gebildet. Das Rastermaß der Verbindungsstrukturen CONP1 und CONP2 kann größer als das Rastermaß der Bitleitungsstrukturen BLP1 und BLP2 sein und kann gleich dem Rastermaß der Seitenpufferstrukturen PBP1 und PBP2 sein.
  • Schließlich wird wenigstens ein Kontakt MC1 so gebildet, dass die Kontaktfleckstruktur PADP1 auf dem ersten Schichtniveau mit der Verbindungsstruktur CONP1 auf dem zweiten Schichtniveau verbunden ist, und wenigstens ein Kontakt MC2 wird so gebildet, dass die Kontaktfleckstruktur PADP2 auf dem ersten Schichtniveau mit der Verbindungsstruktur CONP2 auf dem zweiten Schichtniveau verbunden ist.
  • Nunmehr wird unter Bezugnahme auf 4 ein Layout-Verfahren für ein Halbleiterbauelement gemäß einer weiteren Ausführungsform der Erfindung beschrieben. Die Mehrzahl von Bitleitungsstrukturen BLP1 bis BLP6 wird auf einer ersten Schicht gebildet.
  • Dann wird die Mehrzahl von Seitenpufferstrukturen PBP1 bis PBP8 auf der ersten Schicht gebildet, und die Seitenpufferstrukturen PBP1 bis PBP6 werden jeweils mit den Bitleitungsstrukturen BLP1 bis BLP6 verbunden. Die Seitenpufferstrukturen PBP3 und PBP4 werden jeweils mit den Bitleitungsstrukturen BLP3 und BLP4 in dem Seitenpufferbereich verbunden, zu dem der dritte Seitenpuffer 450 gehört, und die Seitenpufferstrukturen PBP1, PBP2, PBP5 und PBP6 werden jeweils mit den Bitleitungsstrukturen BLP1, BLP2, BLP5 und BLP6 in dem Seitenpufferbereich verbunden, zu dem der erste Seitenpuffer 430 gehört. Das Rastermaß der Seitenpufferstrukturen PBP1 bis PBP8 ist größer als das Rastermaß der Bitleitungsstrukturen BLP1 bis BLP6.
  • Wie vorstehend beschrieben, können in einem Halbleiterbauelement der Erfindung Bitleitungsstrukturen und Seitenpufferleitungen, die ein anderes Rastermaß als jenes der Bitleitungsstrukturen aufweisen, miteinander verbunden sein.

Claims (18)

  1. Halbleiterbauelement mit – einer Mehrzahl von Bitleitungsstrukturen (BLP1, BLP2), – einer Mehrzahl von Kontaktfleckstrukturen (PADP1, PADP2), die jeweils mit einer der mehreren Bitleitungsstrukturen verbunden sind, und – wenigstens einem Kontakt (MC1, MC2), der auf jeder der Mehrzahl von Kontaktfleckstrukturen ausgebildet ist, – wobei ein Rastermaß der Mehrzahl von Kontaktfleckstrukturen größer als ein Rastermaß der Mehrzahl von Bitleitungsstrukturen ist.
  2. Halbleiterbauelement nach Anspruch 1, wobei die Mehrzahl von Bitleitungsstrukturen und die Mehrzahl von Kontaktfleckstrukturen in einem Speicherzellenfeldbereich (310) des Halbleiterbauelements ausgebildet ist.
  3. Halbleiterbauelement nach Anspruch 1 oder 2, wobei sich die Längen der Mehrzahl von Bitleitungsstrukturen voneinander unterscheiden, wobei einige der Mehrzahl von Kontaktfleckstrukturen jeweils mit Enden von einigen der Mehrzahl von Bitleitungsstrukturen verbunden sind, die Längen aufweisen, die sich voneinander unterscheiden, und die verbleibenden Kontaktfleckstrukturen jeweils mit den anderen Enden der verbleibenden Bitleitungsstrukturen verbunden sind, die Längen aufweisen, die sich voneinander unterscheiden.
  4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, das des Weiteren eine Mehrzahl von Seitenpufferstrukturen (PBP1, PBP2) beinhaltet, die über den Kontakt jeweils mit der Mehrzahl von Bit leitungsstrukturen oder der Mehrzahl von Kontaktfleckstrukturen verbunden sind, wobei das Rastermaß der Mehrzahl von Seitenpufferstrukturen größer als das Rastermaß der Mehrzahl von Bitleitungsstrukturen ist.
  5. Halbleiterbauelement nach Anspruch 4, wobei die Mehrzahl von Kontaktfleckstrukturen auf einem Schichtniveau ausgebildet ist, welches das gleiche wie ein Schichtniveau ist, auf dem die Mehrzahl von Bitleitungsstrukturen ausgebildet ist, und die Mehrzahl von Seitenpufferstrukturen auf einem Schichtniveau ausgebildet ist, das sich von dem Schichtniveau unterscheidet, auf dem die Mehrzahl von Bitleitungsstrukturen ausgebildet ist.
  6. Halbleiterbauelement nach Anspruch 5, das des Weiteren Verbindungsstrukturen beinhaltet, die auf einem Schichtniveau ausgebildet sind, welches das gleiche wie ein Schichtniveau ist, auf dem die Mehrzahl von Seitenpufferstrukturen ausgebildet ist, wobei die Verbindungsstrukturen jeweils mit der Mehrzahl von Seitenpufferstrukturen verbunden sind und über den Kontakt jeweils mit der Mehrzahl von Kontaktfleckstrukturen verbunden sind.
  7. Halbleiterbauelement nach Anspruch 6, wobei das Rastermaß der Verbindungsstrukturen größer als das Rastermaß der Mehrzahl von Bitleitungsstrukturen und gleich dem Rastermaß der Mehrzahl von Seitenpufferstrukturen ist.
  8. Halbleiterbauelement nach einem der Ansprüche 1 bis 7, wobei der Kontakt durch einen Metallkontakt gebildet ist.
  9. Halbleiterbauelement mit – einer Mehrzahl von Bitleitungsstrukturen (BLP1, ..., BLP6) und – einer Mehrzahl von Seitenpufferstrukturen (PBP1, ..., PBP6), die jeweils mit der Mehrzahl von Bitleitungsstrukturen verbunden sind, – wobei die Mehrzahl von Bitleitungsstrukturen mit der Mehrzahl von Seitenpufferstrukturen in einem Seitenpufferbereich verbunden ist und ein Rastermaß der Mehrzahl von Seitenpufferstrukturen größer als ein Rastermaß der Mehrzahl von Bitleitungsstrukturen ist.
  10. Halbleiterbauelement nach Anspruch 9, wobei die Mehrzahl von Seitenpufferstrukturen auf einem Schichtniveau ausgebildet ist, welches das gleiche wie ein Schichtniveau ist, auf dem die Mehrzahl von Bitleitungsstrukturen ausgebildet ist.
  11. Halbleiterbauelement nach Anspruch 9 oder 10, wobei einige der Mehrzahl von Seitenpufferstrukturen jeweils mit Enden von einigen der Mehrzahl von Bitleitungsstrukturen verbunden sind und die verbleibenden Seitenpufferstrukturen jeweils mit den anderen Enden der verbleibenden Bitleitungsstrukturen verbunden sind.
  12. Halbleiterbauelement nach einem der Ansprüche 1 bis 11, wobei die Mehrzahl von Bitleitungsstrukturen unter Verwendung einer Doppelstrukturierungstechnologie (DPT) gebildet ist.
  13. Layout-Verfahren für ein Halbleiterbauelement, das die folgenden Schritte umfasst: – Bilden einer Mehrzahl von Bitleitungsstrukturen (BLP1, BLP2) auf einem ersten Schichtniveau, – Bilden einer Mehrzahl von Kontaktfleckstrukturen (PADP1, PADP2) auf der ersten Schicht, wobei die Mehrzahl von Kontaktfleckstrukturen jeweils mit Enden der Mehrzahl von Bitleitungsstrukturen verbunden ist, – Bilden einer Mehrzahl von Seitenpufferstrukturen (PBP1, PBP2) auf einem zweiten Schichtniveau, das über dem ersten Schichtniveau ausgebildet ist, – Bilden einer Mehrzahl von Verbindungsstrukturen (CONP1, CONP2) auf der zweiten Schicht, wobei die Mehrzahl von Verbindungsstrukturen jeweils mit der Mehrzahl von Kontaktfleckstrukturen verbunden ist, – Bilden von wenigstens einem Kontakt (MC1, MC2), der eine jeweilige der Kontaktfleckstrukturen auf dem ersten Schichtniveau und eine jeweilige der Verbindungsstrukturen auf dem zweiten Schichtniveau vertikal verbindet, – wobei die Mehrzahl von Kontaktfleckstrukturen so gebildet wird, dass sie ein Rastermaß aufweist, das größer als ein Rastermaß der Mehrzahl von Bitleitungsstrukturen ist.
  14. Layout-Verfahren nach Anspruch 13, wobei die Mehrzahl von Bitleitungsstrukturen und die Mehrzahl von Kontaktfleckstrukturen in einem Speicherzellenfeldbereich (310) des Halbleiterbauelements gebildet werden.
  15. Layout-Verfahren nach Anspruch 13 oder 14, wobei einige der Mehrzahl von Kontaktfleckstrukturen jeweils mit Enden von einigen der Mehrzahl von Bitleitungsstrukturen verbunden werden, die Längen aufweisen, die sich voneinander unterscheiden, und die verbleibenden Kontaktfleckstrukturen jeweils mit den anderen Enden verbleibenden Bitleitungsstrukturen verbunden werden, die Längen aufweisen, die sich voneinander unterscheiden.
  16. Layout-Verfahren nach einem der Ansprüche 13 bis 15, wobei die Mehrzahl von Verbindungsstrukturen so gebildet wird, dass sie ein Rastermaß aufweisen, das größer als ein Rastermaß der Mehr zahl von Bitleitungsstrukturen und gleich einem Rastermaß der Mehrzahl von Seitenpufferstrukturen ist.
  17. Layout-Verfahren für ein Halbleiterbauelement, wobei das Verfahren umfasst: – Bilden einer Mehrzahl von Bitleitungsstrukturen (BLP1, ..., BLP6) auf einem ersten Schichtniveau und – Bilden einer Mehrzahl von Seitenpufferstrukturen (PBP1, ..., PBP6) auf dem ersten Schichtniveau, – wobei die Mehrzahl von Seitenpufferstrukturen jeweils mit der Mehrzahl von Bitleitungsstrukturen in einem Seitenpufferbereich verbunden ist, – wobei einige der Mehrzahl von Seitenpufferstrukturen jeweils mit Enden von einigen der Mehrzahl von Bitleitungsstrukturen verbunden werden und die verbleibenden Seitenpufferstrukturen jeweils mit den anderen Enden der verbleibenden Bitleitungsstrukturen verbunden werden und die Mehrzahl von Seitenpufferstrukturen so gebildet wird, dass sie ein Rastermaß aufweisen, das größer als ein Rastermaß der Mehrzahl von Bitleitungsstrukturen ist.
  18. Layout-Verfahren nach einem der Ansprüche 13 bis 17, wobei die Mehrzahl von Bitleitungsstrukturen unter Verwendung einer Doppelstrukturierungstechnologie (DPT) gebildet wird.
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