JP5690892B2 - コアレス多層配線基板及びその製造方法 - Google Patents

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Description

本発明は、コアレス多層配線基板及びその製造方法に関する。
半導体装置の高密度実装化に伴い、半導体チップ等を搭載する半導体パッケージ等に使用される高密度多層配線基板において、積層厚さの薄い、「コアレス基板」が使用されている。コアレス基板とは、例えば特許文献1に記載されているような、基板本体の補強支持機能等をもつコア層を有しない多層配線基板である。
図1は、コアレス基板1の概要図である。その製造は、例えば、支持基板2上にソルダーレジスト3、電極4、絶縁層5、層間接続ビア6、及び配線層7並びに絶縁層5、層間接続ビア6、及び配線層7の繰り返し順次積層によるビルドアップ積層後、支持基板2を除去する等の方法による。このようなコアレス基板においては、従来のコア層を内層に有する基板と異なって、基板の反り又は変形等に抗する剛性の機能が、十分に発揮されないことがある。例えば、基板全体の変形又は内部応力の発生によって、パッドと絶縁層とが接合されている界面部の絶縁層に、剥離やパッドコーナー付近のクラックが発生する等の不都合があった。このようなコアレス基板のパッド付近の剥離及びクラック等を防止するために、例えば、特許文献2のパッドの構造のような、技術が開示されている。
図2は、従来のパッドの構造例を、特許文献2における図1及び2の記載に基づいて示したものであり、パッド21と絶縁層22との密着面積が広がるように、パッド21が、配線基板の内層方向xに、絶縁層22の開口の壁部23に沿って形成される壁面導体部24が伸びる形に形成され、この形状によって、内部応力が分散し、クラックの発生を防止しようとするものである。
特開2007−13092号公報 特開2005−244108号公報
上記特許文献2に示された「壁面導体部」を有する配線基板においては、密着面積を広げるパッドを得るために、配線形成工程が増加する問題があった。また、構造の面においては、基板に、変形又は曲げを生じるような外力が作用した場合に、積層方向に関してパッドと絶縁層との剥離を防止するための、確実な固繋接続の機能を有していないので、剥離又はクラックについて、十分には解決できない状況にあった。
本発明は、上記に鑑みてなされたもので、コアレス多層配線基板の製造方法において、工程数を増加することなく、剥離又はクラックの防止を有効に行うことを課題とする。
コアレス多層配線基板の製造方法は、樹脂からなる複数の絶縁層と複数の配線層とが積層されたコアレス多層配線基板の製造方法であって、支持体上に、前記支持体を給電層とする電解めっきによりパッドを形成する工程と、前記支持体上に前記パッドを被覆する絶縁層を形成する工程と、前記絶縁層に、1つの前記パッドを露出する複数のビア用空間を形成する工程と、前記複数のビア用空間を形成した前記絶縁層にシード層を形成する工程と、前記シード層を用いためっき処理により前記複数のビア用空間をめっきで充填し、一端が前記パッドと接続する複数のビアを形成すると共に、前記複数のビアの他端と一体に形成された配線層を、前記絶縁層上に形成する工程と、前記絶縁層上に、前記配線層を被覆して次層の絶縁層を積層する工程と、前記次層の絶縁層に、前記複数のビアと接続された部分の配線層と接続された次層のビアを形成すると共に、前記次層のビアと接続された次層の配線層を、前記次層の絶縁層上に形成する工程と、前記支持体を除去する工程と、を有し、前記複数のビアは、前記配線層側の断面積が、前記パッド側の断面積より大きく形成され、前記次層のビアは、前記次層の配線層側の断面積が、前記配線層側の断面積より大きいと共に、前記パッドの直上に形成されることを特徴とする。
本発明により、コアレス多層配線基板の製造方法において、工程数を増加することなく、剥離又はクラックの防止を有効に行うことができる。
コアレス基板1の概要を例示する図である。 従来のパッドの構造を例示する図である。 本発明の第1の実施の形態に係る、多層配線基板30及びその各要素を例示する図である。 本発明の第1の実施の形態に係る、図3Aの切断線C−Cにおける断面を例示する図である。 本発明の第1の実施の形態の変形例1に係る、図3Aの切断線C−Cにおける断面を例示する図である。 本発明の第1の実施の形態の変形例2に係る、多層配線基板を例示する図である。 従来の、パッドの表面が平坦でない場合の構造を例示する図である。 本発明の第2の実施の形態に係る、多層配線基板60及びその各要素を例示する図である。 本発明の第2の実施の形態に係る、図6Aの切断線D−Dにおける断面を例示する図である。 本発明の第2の実施の形態の変形例に係る、図6Aの切断線D−Dにおける断面を例示する図である。 本発明の第3の実施の形態に係る、半導体チップが設けられた半導体パッケージ70を例示する図である。 本発明の第3の実施の形態に係る、半導体装置が設けられた他の半導体パッケージ80を例示する図である。 本発明の第4の実施の形態に係る、半導体チップ301が搭載された多層配線基板302がマザーボード303に接続された状態の装置300を例示する図である。 本発明の第5の実施の形態に係る、多層配線基板の製造のフローを例示する図である。 本発明の第5の実施の形態に係る、多層配線基板の製造についての途中工程の状態を例示する図である。 本発明の第6の実施の形態に係る、多層配線基板の製造のフローを例示する図である。 本発明の第6の実施の形態に係る、多層配線基板の製造についての途中工程の状態を例示する図である。 本発明の第6の実施の形態の変形例に係る多層配線基板を例示する図である。
以下、図面を参照して、本発明を実施するための形態を説明する。
(第1の実施の形態)
本発明の第1の実施の形態は、6個の層間接続ビアが、等間隔に配置されて、パッドの周縁に設けられている構造の、多層配線基板の例示である。
図3Aは、本発明に係る多層配線基板30及びその各要素を例示する図である。各要素は、配線層31と、パッド32と、絶縁層33と、その絶縁層33に設けられた、配線層31及びパッド32とを接続する複数の層間接続ビア34と、パッド32の層間接続ビア34と反対側の面のめっき層35と、から構成される。なお、半導体チップ等を接続するための金属バンプ36も同時に示した。
(絶縁層に応力集中又は剥離等が生じない理由)
このような図3Aの構成により、複数の層間接続ビア34が、パッド32の周縁32aの領域を接続により占有することとなり、本来絶縁層33が内部変形や剥離等を生じるべき周縁32aの領域の面積が減少するので、パッド32のコーナー部32bの近傍にある絶縁層33への応力集中、剥離又はクラック等を防止することができる。ここで図3Aの32aの「周縁」とは、パッド32の表面の外周のすぐ内側の領域をさしている。
また、図3Aの構成は、図中の積層方向(x方向)についての、パッド32と絶縁層33との積層方向固繋が、外力に対して変形を防止する効果を発揮することを示している。パッド32は、その周縁32aにおいて複数の層間接続ビア34により接合されて、積層の一要素である配線層31と結合されている。そして、配線層31と、パッド32と、それらの間の空間を満たす絶縁層33とが一体となって積層方向に固繋される。このような積層方向固繋の構造によって、パッド32及び絶縁層33に曲げ又は反り等を生じさせるような外力が作用するときであっても、従来の構造と比較して、その変形を効果的に防止することができる。
ところで、従来の多層配線基板のパッドと絶縁層との接続の構造は、例えば、図2の構造(特許文献2(特開2005−244108号公報)の例による)における、パッド21のコーナー部付近Bに見られるように、パッド21と絶縁層22との面同士の接着以外には、積層方向(図2で示すx方向)について、他の固繋の機能がなかった。従って、外部からの変形の作用に対して、接着面において容易に剥離が生じる傾向にあった。
しかし、本発明によれば、面同士の接着構造以外にもつ積層方向固繋の構造によって、積層方向の接続強度が確実に保たれ、曲げや反り等を生じさせるような外力が作用する場合にも、パッドの周縁の界面において、絶縁層の剥離又はクラック等を生じることがない。また、本発明によれば、従来例の図2の壁面導体部24のような層を設ける工程を要さず、複数のビアの形成は、従来のビア形成の工程において同時に行うことができるので、多層配線基板の製造において、工程数を増加することなく、剥離又はクラック等の防止を有効に行うことができる。
(ビアの形状)
層間接続ビアを、限られた微少な面積のパッドの周縁に、精度よく接合するためには、例えば、図3Aに示すような、層間接続ビア34のパッド32への接続側の断面が細い形状を有していると、効果的である。このような層間接続ビアの形状について、配線層側の断面積が、パッド側の断面積よりも大きいテーパ形状を有する多層配線基板は、例えば、コアレス基板の製造の方法(第3の実施の形態に後述する)により、形成することができる。層間接続ビアの断面は通常円形であり、その断面の代表的な寸法は、配線層側においてφ65〜75μm、パッド側においてφ55〜65μmである。なお、パッドの外径寸法を例示すると、半導体チップの搭載を対象とする場合、φ100〜120μmであり、他の半導体装置の搭載を対象とする場合、φ300〜700μmである。
(層間接続ビアの配置)
図3Bは、上記の図3Aの切断線C−Cにおける断面を例示する図である。6個の層間接続ビア34が等間隔に配置され、パッド32の周縁32aに接続されている。層間接続ビア34の配置は、外部からの変形に対して、応力負荷を均等にするため、パッド32の周縁32aに等間隔に設けることが望ましい。
なお、パッドの周縁又は周縁の内側の領域に設けられるこれらの層間接続ビアの数、配置の形態については、多層配線基板の全体の電気的特性、積層の層数、絶縁材及び配線層等の設計諸元に応じて、増減又は位置変更等を適宜選択することができる。
(パッド表面の平坦性)
本発明において、パッド表面については、ビア又は絶縁層が設けられている側と反対側の面は平坦である。
図3Aにおけるパッド32の表面38は、その裏面39における層間接続ビア34との接続状態による影響を受けることなく、平坦な形状となっている。例えばコアレス基板の製造方法による場合には、パッドが、平坦な支持基板上に形成されるため、パッドの表面を平坦にすることができる。これに対し、図5に示すようなコア層を有する積層基板50において、コア層側から単に、順次積層及びめっきをしていくものは、パッドの表面51は平坦とならない。即ち、ビアはコア層と反対側の表面に向かって断面積が広がる形状をなし、層間接続ビア位置が表面のパッド51と同じ位置になる場合には、パッド自体の内部に孔の空間52が生じることになる。パッド自体がこのような孔を有する場合、パッド付近に外力が作用すると、その孔の縁部53等において応力集中によるクラックの発生等が生じることがある。これに対して、本発明のパッドにおいては、表面の平坦性が確保されており、クラック発生等の懸念はない。
(第1の実施の形態の変形例1)
本発明の第1の実施の形態の変形例1は、層間接続ビアの数と配置を変形させた例である。
図3Cの(a)から(c)までの各図は、パッド32の周縁32aに、各々等間隔に設けられた3,4,5個の層間接続ビア34の配置を例示する図である。
図3Cの(d)から(f)までの各図は、パッド32の周縁32aに設けられた、等間隔の3,4,5個の層間接続ビア34に加えて、パッド32の周縁32aよりも内側の領域32cにも、層間接続ビア37が設けられたことを例示する図である。各図の層間接続ビア37は、パッド32の中心点に設けられているが、多層配線基板の全体の設計諸元に応じて、その数の増減又は位置変更等を適宜選択することができる。
(第1の実施の形態の変形例2)
本発明の第1の実施の形態の変形例2は、パッドの露出している表面の、積層方向における位置が、多層配線基板の表面より積層の内側に位置している多層配線基板の例示である。
図4は、パッド42の表面45aが、絶縁層43の表面43aの位置より多層配線基板の内層に位置する多層配線基板40を例示する図である。パッド42の、層間接続ビア44が設けられた面と反対側の面には、めっき層45を介して金属バンプ46が設けられ、その上に半導体チップ又は半導体装置49が搭載されて、半導体パッケージが形成される。半導体パッケージの厚さは、製品の小型化のため、最小化が求められるので、金属バンプの高さLを最小とするには、パッド42の表面45aの位置を、絶縁層43の表面43aから内層の側に設定して、金属バンプの厚さを変えずに強度を確保することができる。その製造方法は、例えば後述(第5の実施の形態、(5)の段階)の「電極高さ調整層」に示すように、コアレス基板製造の際のパッド形成の一工程を利用して行うことができる。
また、金属パンプの高さLの制限が厳しくない場合等には、パッド42の表面45aを絶縁層43の表面43aと面一の状態とすることができる。更に、パッドを絶縁層の表面から突出させて、両者の接合面積を増加させ、接合強度を高めることができる。パッドの突出の製造方法は、例えばコアレス基板の製造の際に、支持基板におけるパッドの対応位置に凹部を形成しておくこと等により行うことができる。
(第2の実施の形態)
本発明の第2の実施の形態は、環状層間接続体が、パッドの周縁部に設けられている構造の、多層配線基板の例示である。
図6Aは、本発明に係る多層配線基板60及びその各要素を例示する図である。各要素は、配線層61と、パッド62と、絶縁層63と、その絶縁層63に設けられた、配線層61及びパッド62とを接続する環状層間接続体64と、パッド62の環状層間接続体64と反対側の面のめっき層65と、から構成される。なお、半導体チップ等を接続するための金属バンプ66も同時に示した。
図6Aの構成において、環状層間接続体64は、パッド62とその周縁62aの領域において接続されており、周縁62aの領域を占有する。従って、絶縁層63が従来有していたパッド62のコーナー部付近の領域に相当する箇所が存在しないので、絶縁層63について、従来コーナー部付近に発生していた応力集中、剥離又はクラック等は、発生することがない。
なお、図6Aにおいて、パッド62の金属バンプ66側の表面65aは、多層配線基板の絶縁層の表面63aと同一平面に形成されている状態を例示しているが、図4に示すパッド42の表面45aと絶縁層43の表面43aとの位置関係と同様に、パッド62の金属バンプ66側の表面65aが、絶縁層の表面63aの位置より、多層配線基板の内側の窪んだ位置に設けられていてもよい。
図6Bは、上記の図6Aの切断線D−Dにおける断面を例示する図である。パッド62の周縁62aの領域に環状層間接続体64が設けられている状態を示している。
(第2の実施の形態の変形例)
図6Cは、環状層間接続体64に加えて、2個の層間接続ビア67がパッド62の周縁の内側の領域62cに設けられている状態を、図6Aの切断線D−Dにおける断面図位置として例示する図である。これら層間接続ビアの数、配置の形態又は環状層間接続体の配置の形態については、多層配線基板全体の電気的特性、積層の層数、絶縁材及び配線層等の設計諸元に応じて、増減又は位置変更等を適宜選択することができる。
(第3の実施の形態)
本発明の第3の実施の形態は、複数の層間接続ビアがパッドの周縁に設けられている多層配線基板に、半導体チップ又は半導体装置が設けられた半導体パッケージの例示である。
図7は、係る半導体パッケージ70を例示する図である。半導体パッケージ70は、複数の層間接続ビア71がパッド72の周縁に設けられている多層配線基板73に、金属バンプ74を介して電気的及び機械的に接続された半導体チップ75を有している。半導体チップ75と多層配線基板73との間隙は、封止樹脂76によって封止されている。パッド72の外径寸法は、φ100〜120μmである。
図8Aは、半導体装置85が設けられた他の半導体パッケージ80を例示する図である。半導体パッケージ80は、複数の層間接続ビア81がパッド82の周縁に設けられている多層配線基板83に、金属バンプ84を介して電気的及び機械的に接続された半導体装置85を有している。半導体装置85は、多層配線基板83と対向する面と反対側の表面85aに半導体チップ86をフリップチップ接合により搭載している。半導体装置85と多層配線基板83との間隙は、封止樹脂87によって封止されている。パッドの外径寸法は、φ300〜700μmである。
なお、図7及び図8Aにおいて、パッドの金属バンプ側の表面が、多層配線基板の絶縁層の表面と同一平面に形成されている状態を例示しているが、図4に示すパッド42の表面45aと絶縁層43の表面43aとの位置関係と同様に、パッドの金属バンプ側の表面が、多層配線基板の絶縁層の表面の位置より、多層配線基板の内側の窪んだ位置に設けられていてもよい。
(第4の実施の形態)
本発明の第4の実施の形態は、複数の層間接続ビアがパッドの周縁に設けられている多層配線基板とマザーボードとが接続された状態の装置の例示である。本発明のパッドは、多層配線基板が、半導体チップ又は半導体装置等を搭載する場合の使用に限らず、マザーボード又は他の実装基板と接続する場合においても、外部接続端子として使用することができる。
図8Bは、半導体チップ301が搭載された多層配線基板302が、金属バンプ304を介してマザーボード303に接続された状態の装置300を例示する図である。金属バンプ304によって、外部接続端子305及びマザーボードの接続端子306が接続されている。この例においては、半導体チップ301が搭載された多層配線基板302はBGA(Ball Grid Array)の形態となっている。
なお、図8Bにおいて、外部接続端子305の金属バンプ304側の表面305aが、多層配線基板302の絶縁層の表面302aより内側の窪んだ位置に設けられている状態を例示しているが、図3Aに示すパッド32の表面38と多層配線基板30の絶縁層33の表面33aとの位置関係と同様に、外部接続端子305の金属バンプ304側の表面305aが、多層配線基板302の絶縁層の表面302aと同一の平面の位置に設けられていてもよい。
(第5の実施の形態)
本発明の第5の実施の形態は、複数の層間接続ビアが、パッドの周縁に設けられている、コアレス基板の構成の多層配線基板の製造の方法の例示である。
図9は、本発明の多層配線基板の製造のフローを例示する図である。この多層配線基板の製造においては、ビルドアップ基板の積層方法を利用することができる。製造フローの各段階は、(1)準備、(2)パッド形成、(3)層間接続ビアの形成及び積層、(4)基板表面の処理、及び(5)支持基板除去及び仕上げから構成される。
図10は、係る多層配線基板製造の途中工程の状態を例示する図である。図10の各図を参照しながら、本発明の多層配線基板の製造のフローの、それぞれの各工程を説明する。
(1)の段階において、銅板等の導電材である支持基板を準備する。
(2)の段階において、工程2)パッドの形成のため、図10(a)に示す支持基板100上に、めっきレジスト101をフィルムラミネーション又はスクリーン印刷塗布により形成し、工程3)露光現像等によりパッド形成のための空間102を形成し、工程4)図10(b)に示すパッド103の金属層を、電解めっきにより形成する。例えば金属バンプ(図示せず)と接着すべき表面を金、ニッケル等により形成し、パッド本体を銅等により形成する。なお、パッドの表面の位置を、絶縁層の表面の位置より内層の側に設定する場合(第1の実施の形態の変形例2に記載)には、この工程4)においては、表面用のめっきの前に、電極高さ調整層としての銅めっき等を行えばよい。
図10(f)に、電極高さ調整層109とパッド103とを例示している。
(3)の段階において、工程5)めっきレジストを除去後、エポキシ樹脂等の絶縁層を形成し、工程6)図10(c)に示す、レーザによる層間接続ビア空間104の穿孔の後、工程7)配線パターン形成として、シード層形成、めっきレジスト塗布、パターニングを行う。更に、多層配線基板の積層数に応じて、図9の(3)の段階の工程5)から工程7)を繰り返し、図10(d)に示す多層配線が形成される。
図10(c),(d)において、層間接続ビア105をパッド103の周縁103aに接続するための層間接続ビア空間104を穿孔する際に、特に、穿孔の位置精度の確保が重要である。その理由は、穿孔位置がパッドの周縁から外れた場合には、次のビア及びパターニングの形成工程において、パッドの周縁と層間接続ビアとの接続部分に不良が生じて、絶縁層とパッド金属との剥離又はクラックの発生の原因となるからである。
(4)の段階において、図10(d)の半導体チップ等搭載面の反対側の面106にソルダーレジスト107を塗布し、他の開口部108を形成する。
(5)の段階において、図10(e)に示すように、支持基板100をウエットエッチング等によって除去して、コアレス多層基板が完成する。なお、パッドの表面の位置を絶縁層の表面の位置より内層の側に設定する場合(第1の実施の形態の変形例2に記載)には、この工程4)で施した、図10(f)の電極高さ調整層109としての銅めっき等を、ウエットエッチング等により除去すればよい。
(第6の実施の形態)
本発明の第6の実施の形態は、環状層間接続体が、パッドの周縁に設けられている多層配線基板の製造の方法の例示である。
図11は、係る多層配線基板の製造のフローを例示する図である。この多層配線基板の製造においては、ビルドアップ基板の積層方法を利用することができる。製造フローの各段階は、(1)準備、(2)パッド形成、(3)環状層間接続体の形成及び積層、(4)基板表面の処理、及び(5)支持基板除去及び仕上げから構成される。前述した(第5の実施の形態)の説明において、「パッドに接続される層間接続ビア」の文中の「層間接続ビア」の箇所を「環状層間接続体」に置き換えれば、環状層間接続体を特徴とする多層配線基板の製造方法となるので、説明が(第5の実施の形態)の説明と同様の部分は、重複するので省略する。
図12は、係る多層配線基板製造の途中工程の状態を例示する図である。図12を参照しながら、図11の本発明の多層配線基板の製造のフローの、特徴的な工程を説明する。
図11の(3)の段階において、工程5)めっきレジストを除去後、エポキシ樹脂等の絶縁層を形成し、工程6)図12(a)に示すレーザによる環状層間接続体の空間124の穿孔後、シード層形成、めっきレジスト塗布、パターニングを行い、図12(b)に示すパッド123と接続される環状層間接続体125が形成される。更に、多層配線基板の積層数に応じて、図11の(3)の段階の工程7)から工程9)を繰り返す。
本発明において、図12(a),(b)のパッド123の周縁に設ける環状層間接続体125のための空間124を穿孔する際に、特に、穿孔の位置精度の確保が重要である。前述(第5の実施の形態)の説明と同様に、パッドの周縁と環状層間接続体との接続部分に不良が生じて、絶縁層とパッド金属との剥離又はクラックの発生の原因となるからである。
段階(4)及び(5)において、(第5の実施の形態)の場合と同様にして、図12(c)の積層状態を経て、図12(d)のようにコアレス多層基板が完成する。
(第6の実施の形態の変形例)
本発明の第6の実施の形態の変形例は、環状層間接続体に加えて、環状層間接続体が形成する空間内に、層間接続ビアを設けた多層配線基板の製造の方法の例示である。
図13(a)は、係る製造の方法に関して、環状層間接続体135が形成する空間130の内部に、2個の層間接続ビア131が設けられた状態の多層配線基板を例示する図である。
図13(b)は、図13(a)の切断線E−Eにおける断面図である。
係る構造の多層配線基板の製造方法については、図11に示した環状層間接続体の製造フローの工程6)において、環状層間接続体用の空間の穿孔時に、その層間接続ビア用の孔を形成し、同時にめっき処理を施す等により、行うことができる。
以上、本発明の好ましい実施の形態について詳説したが、本発明は、上述した実施の形態に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
例えば、本発明は、「コアレス基板」、すなわち、多層配線基板の一積層要素としての補強支持機能を有するコア基板を有さない多層配線基板について説明したが、コアレス基板に限ることなく、コア基板を有する多層配線基板においても、本発明の技術を利用することによって、製品の信頼性の向上、品質の向上を図ることができる。
1 コアレス基板
2,100 支持基板
3,107 ソルダーレジスト
4 電極
5,22,33,43,63 絶縁層
6,34,37,44,47,67,71,81,105,131 層間接続ビア
7,31,61 配線層
21,32,42,62,72,82,103,123 パッド
23 絶縁層の開口の壁部
24 壁面導体部
30,40,60,73,83,302 多層配線基板
32a パッド32の周縁
32b パッド32のコーナー部
32c パッド32の周縁32aよりも内側の領域
35,45,65 めっき層
36,46,66,74,84,304 金属バンプ
42a パッド42の裏面
43a 絶縁層43の表面
45a パッド42の表面
62a パッド62の周縁
62c パッド62の周縁62aよりも内側の領域
64,125,135 環状層間接続体
70,80 半導体パッケージ
75,86,301 半導体チップ
76,87 封止樹脂
85 半導体装置
85a 多層配線基板83と対向する面と反対側の表面
101 めっきレジスト
102 パッド形成のための空間
103aパッド103の周縁
104 層間接続ビア空間
106 半導体チップ等搭載面の反対側の面
109 電極高さ調整層
124 環状層間接続体用の空間
130 環状層間接続体135が形成する空間
303 マザーボード
305 外部接続端子
306 マザーボードの接続端子
B パッド21のコーナー部付近
L 金属バンプの高さ

Claims (10)

  1. 樹脂からなる複数の絶縁層と複数の配線層とが積層されたコアレス多層配線基板の製造方法であって、
    支持体上に、前記支持体を給電層とする電解めっきによりパッドを形成する工程と、
    前記支持体上に前記パッドを被覆する絶縁層を形成する工程と、
    前記絶縁層に、1つの前記パッドを露出する複数のビア用空間を形成する工程と、
    前記複数のビア用空間を形成した前記絶縁層にシード層を形成する工程と、
    前記シード層を用いためっき処理により前記複数のビア用空間をめっきで充填し、一端が前記パッドと接続する複数のビアを形成すると共に、前記複数のビアの他端と一体に形成された配線層を、前記絶縁層上に形成する工程と、
    前記絶縁層上に、前記配線層を被覆して次層の絶縁層を積層する工程と、
    前記次層の絶縁層に、前記複数のビアと接続された部分の配線層と接続された次層のビアを形成すると共に、前記次層のビアと接続された次層の配線層を、前記次層の絶縁層上に形成する工程と、
    前記支持体を除去する工程と、を有し、
    前記複数のビアは、前記配線層側の断面積が、前記パッド側の断面積より大きく形成され、
    前記次層のビアは、前記次層の配線層側の断面積が、前記配線層側の断面積より大きいと共に、前記パッドの直上に形成されることを特徴とするコアレス多層配線基板の製造方法。
  2. 前記支持体を除去する工程の後において、前記絶縁層の前記支持体を除去した表面と前記パッドの表面とが面一であることを特徴とする請求項1記載のコアレス多層配線基板の製造方法。
  3. 前記パッドを形成する工程において、前記支持体上に高さ調整層を介してパッドを形成し、
    前記支持体を除去する工程の後において、前記高さ調整層を除去し、前記絶縁層の前記支持体を除去した表面より前記絶縁層の内に前記パッドの表面を位置させることを特徴とする請求項1記載のコアレス多層配線基板の製造方法。
  4. 前記パッドを形成する工程において、前記支持体のパッド形成部に凹部を形成し、前記凹部内にパッドを形成し、
    前記支持体を除去する工程の後において、前記絶縁層の前記支持体を除去した表面より前記パッドの表面を突出させることを特徴とする請求項1記載のコアレス多層配線基板の製造方法。
  5. 前記複数のビアが、前記パッドの周縁に設けられることを特徴とする請求項1乃至4の何れか一項記載のコアレス多層配線基板の製造方法。
  6. 樹脂からなる複数の絶縁層と複数の配線層とが積層されたコアレス多層配線基板であって、
    最外層の絶縁層と、
    前記最外層の絶縁層に埋設され、表面が前記最外層の絶縁層の表面に露出し、裏面及び側面が前記最外層の絶縁層に被覆されたパッドと、
    前記最外層の絶縁層に設けられた、1つの前記パッドの裏面を露出する複数のビア用空間と、
    前記複数のビア用空間内及び前記最外層の絶縁層の裏面に設けられたシード層と、
    前記シード層が設けられた前記複数のビア用空間内にめっきにより形成され、一端が前記パッドと接続する複数のビアと、
    前記シード層が設けられた前記最外層の絶縁層の裏面に、前記複数のビアの他端と一体に形成された配線層と、
    前記最外層の絶縁層の裏面に、前記配線層を被覆して積層された次層の絶縁層と、
    前記次層の絶縁層に設けられ、前記複数のビアと接続された部分の配線層と接続された次層のビアと、
    前記次層の絶縁層の裏面に設けられた、前記次層のビアと接続された次層の配線層と、を有し、
    前記複数のビアは、前記配線層側の断面積が、前記パッド側の断面積より大きく、
    前記次層のビアは、前記次層の配線層側の断面積が、前記配線層側の断面積より大きいと共に、前記パッドの直上に設けられていることを特徴とするコアレス多層配線基板。
  7. 前記最外層の絶縁層の表面と前記パッドの表面とは面一であることを特徴とする請求項6記載のコアレス多層配線基板。
  8. 前記最外層の絶縁層の表面より前記パッドの表面が前記最外層の絶縁層の内方に位置していることを特徴とする請求項6記載のコアレス多層配線基板。
  9. 前記最外層の絶縁層の表面より前記パッドの表面が突出していることを特徴とする請求項6記載のコアレス多層配線基板。
  10. 前記複数のビアが、前記パッドの周縁に設けられることを特徴とする請求項6乃至9の何れか一項記載のコアレス多層配線基板。
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JP3546961B2 (ja) * 2000-10-18 2004-07-28 日本電気株式会社 半導体装置搭載用配線基板およびその製造方法、並びに半導体パッケージ
JP3961537B2 (ja) * 2004-07-07 2007-08-22 日本電気株式会社 半導体搭載用配線基板の製造方法、及び半導体パッケージの製造方法
JP2006135154A (ja) * 2004-11-08 2006-05-25 Canon Inc プリント配線版
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